JPH08137715A - プロセッサ装置 - Google Patents

Abstract

(57)【要約】 【目的】内部情報を明確に把握でき、デバッグを容易に
行うことができるプロセッサ装置の提供を目的とする。 【構成】主メモリ１へアクセスする際に、デバッグのた
めの有益なプロセッサ内部情報が取得され、メモリアク
セスのための物理アドレスがメモリバス２上に送出され
た直後から一定時間の間、主メモリ１からのメモリアク
セス応答に対するプロセッサ３の入出力動作が遅延さ
れ、この間にプロセッサ内部情報がメモリバス２上に送
出される。これにより、プロセッサ３上で動作するソフ
トウェアのインストラクション及びデータの仮想アドレ
スを容易にトレースすることができ、プロセッサ３の状
態を明確に把握することができる。また、本実施例の動
作はプロセッサの通常動作に全く影響がない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はいわゆるデバッグ機能を
有するプロセッサ装置に関する。

【０００２】

【従来の技術】プロセッサの試験、デバッグ、評価（以
下、これらをデバッグと統一して呼称する）を行う際
に、プロセッサに接続されるバスを経由して所望のデー
タを見る、読み出す、または検索することが行われてい
る。この場合、プロセッサのデバッグのための所望のデ
ータとして、プロセッサが主メモリをアクセスする際ア
ドレスサイクルの間にバス上に送出する物理アドレスを
見ることができる。ただし、プロセッサはその内部で仮
想アドレスを物理アドレスに変換して主メモリをアクセ
スするため、仮想アドレスがアクセス時にバス上に送出
されることはない。したがって、プロセッサのデバッグ
において有益な情報をもたらす仮想アドレスを見ること
ができなかった。また、プロセッサが有する整数演算ユ
ニット（インテジャユニット、以下、ＩＵと略称す
る）、メモリ管理ユニット（以下、ＭＭＵと略称する）
内部のレジスタの値、およびプロセッサが有するキャッ
シュの内容（以下、キャッシュエントリと称する）を見
ることも不可能であった。

【０００３】このため、物理アドレスの値のみに基づい
てプロセッサのデバッグを行っていたため、主に仮想ア
ドレスを用いるソフトウェア内において、バスから得ら
れた物理アドレスから相当する仮想アドレスの場所を捜
し当てることは困難であった。また、プロセッサ内部の
情報を明確に把握することができなかった。

【０００４】例えばＵＮＩＸオペレーティングシステム
を利用する場合、ソフトウェアアドレス（ソフトウェア
の実行時のアドレス、これは仮想アドレスである）と物
理アドレスとが異なる値であるため、ロジックアナライ
ザや他のハードウェア解析ツールを使って物理アドレス
を取得しても、インストラクションのアドレス（ソフト
ウェアアドレス）をトレースすることは困難である。ま
た、プロセッサのステータス（状態）を知るために有益
な情報をもたらし得るＩＵ、ＭＭＵ内部のレジスタの値
もしくはキャッシュの内容を知ることはできなかった。

【０００５】

【発明が解決しようとする課題】上述したようにプロセ
ッサをデバッグする従来例では、プロセッサが主メモリ
をアクセスする際、バスに送出されるバス信号から物理
アドレスのみしか得ることができなかったため、プロセ
ッサ内部の状態を把握することができないという問題点
があった。

【０００６】本発明はこのような事情に対処すべくなさ
れたものであり、その目的は内部状態を明確に把握で
き、デバッグを容易に行うことができるプロセッサ装置
を提供することである。

【０００７】

【課題を解決するための手段】本発明のプロセッサ装置
は、バスを介してメモリと接続されるプロセッサ装置に
おいて、メモリに対する入出力動作を行うための物理ア
ドレスをバス上に送出し、続いてプロセッサ内部情報を
バス上に送出する送出手段と、送出手段が物理アドレス
を送出してから一定時間遅延したのちメモリに対する入
出力動作を行う入出力手段とを具備することを特徴とす
る。

【０００８】

【作用】本発明のプロセッサ装置によれば、主メモリへ
アクセスする際に、メモリアクセスのための物理アドレ
スがバス上に送出された直後に、デバッグに有益なプロ
セッサ内部情報がバス上に送出される。すなわち、ロジ
ックアナライザ等を使用してバスのデータフィールドか
らインストラクションおよびデータを追跡する場合、メ
モリアクセスのための物理アドレスのみならず、仮想ア
ドレスおよび特定の重要なレジスタの値、およびキャッ
シュの内容等のプロセッサ内部情報を監視することがで
きるので、プロセッサ上で動作するソフトウェアのイン
ストラクション及びデータの仮想アドレスを容易にトレ
ースすることができ、プロセッサの状態を明確に把握す
ることができる。

【０００９】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係るプロセッサ装置の
概略構成を示すブロック図である。

【００１０】プロセッサ３は命令（インストラクショ
ン）を実行するものであり、データ転送制御部５と、メ
モリバス制御部６と、ＩＵ１０と、ＭＭＵ１１と、キャ
ッシュ１２と、内部情報出力ユニット４とによって構成
され、メモリバス２を介して主メモリ１に接続されてい
る。なお、プロセッサ３はメモリバス２に対してデータ
転送制御部５のデータ線５ａ及びメモリバス制御部６の
制御線６ａとを介して接続されている。

【００１１】データ転送制御部５は、ＩＵ１０からメモ
リアクセス信号を受取りＭＭＵ１１から物理アドレスを
受け取ってこれをメモリバス２に送出する。また、メモ
リバス制御部６に対しバスアクセス要求を発信する。

【００１２】メモリバス制御部６は、データ転送制御部
５からバスアクセス要求を受け取って、バス上のトラフ
ィックを規制しデータ転送制御部５及び他の回路に対し
バスアクセスの許可を与え、或いは許可を撤回する。

【００１３】ＩＵ（インテジャユニット）１０は、仮想
アドレスの値と特定レジスタの値とをＭＵＸ８に送り、
また、仮想アドレスを物理アドレスに変換するためにこ
れをＭＭＵ１１に送り、メモリアクセス信号をデータ転
送制御部５に送る。そして種々の命令を実行する。

【００１４】ＭＭＵ（メモリ管理ユニット）１１は、メ
モリバス２に出力可能とするために特定レジスタの値を
ＭＵＸ８に送る。また、仮想アドレスを物理アドレスに
変換してデータ転送制御部５に送る。

【００１５】キャッシュ１２は、バスに出力可能とする
ためにキャッシュエントリをＭＵＸ８に送る。内部情報
出力ユニット４は、バッファ７とＭＵＸ８とシグナルセ
レクトスイッチ９とを有し、ＩＵ１０、ＭＭＵ１１、キ
ャッシュ１２からプロセッサのデバッグのための内部情
報を取得し、これをデータ線５ａを介してメモリバス２
上に出力するものである。

【００１６】ＭＵＸ（マルチプレクサ）８は、ＩＵ１０
から仮想アドレスの値およびＩＵ１０が内部に有する特
定レジスタの値を入力し、ＭＭＵ１１からＭＭＵ１１が
内部に有する特定レジスタの値２を入力し、キャッシュ
１２からキャッシュエントリを入力し、シグナルセレク
タスイッチ９を参照することによりこれらの入力を選択
し、プロセッサ内部情報としてデータバッファ７に出力
する。

【００１７】データバッファ７は、ＭＵＸ８から送られ
てきたプロセッサ内部情報をデータ線５ａを介してメモ
リバス２へ転送するためのバッファである。１０個のス
イッチからなりプロセッサボード上に設けられるシグナ
ルセレクトスイッチ９は、手動によりセットされＩＵ１
０、ＭＭＵ１１及びキャッシュ１２からのどの入力をプ
ロセッサ内部情報としてメモリバスに出力するかを選択
するためのスイッチである。

【００１８】以上のように構成された本実施例の動作を
図２に示すタイミングチャートを参照しながら説明す
る。先ず、ＩＵ１０が“読出し”、“書込み”のいづれ
か一方の指示をデータ転送制御部５に送る。同時にＩＵ
１０は、“読出し”の場合は、読出しを行いたいメモリ
位置の仮想アドレスの値をＭＭＵ１１に送り、“書込
み”の場合は、書込みを行いたいメモリ位置の仮想アド
レスの値をＭＭＵ１１に送ると共に書込むデータを図示
しないデータバッファに送る。

【００１９】なお、本実施例では、“書込み”動作を行
う場合について説明する。ＩＵ１０は所望のメモリ位置
を示す仮想アドレスの値をＭＭＵ１１に送るとき、この
仮想アドレスの値と、後述するスイッチ９により選択さ
れＩＵ１０が内部に有する特定レジスタ（例えばＰＳＲ
レジスタ）の値とをＭＵＸ８にも同様に送る。同時に、
ＭＭＵ１１は、スイッチ９により同様に選択されＭＭＵ
１１が内部に有する特定レジスタ（例えばＳＣＲ，ＴＬ
Ｂエントリ）の値をＭＵＸ８に送り、キャッシュ１２
は、キャッシュエントリをＭＵＸ８に送る。

【００２０】１０個のシグナルセレクタからなるシグナ
ルセレクトスイッチ９は、プロセッサが動作を実行する
前に手動によりセット（設定）され、ＭＵＸ８へ接続さ
れる線を“選択”するものとして動作する。なお、本実
施例では２ｅｘｐ１０＝１０２４本の信号線が１本にマ
ルチプレキシングされるようになっている。すなわち、
１０２４種の入力信号からそのうちの１つの信号を選択
することができる。また、本実施例では入力は３２ビッ
ト値であるとしている。したがって、多数の入力を与え
ることができるので多数の内部レジスタにアクセス可能
であり、多量の入力を与えることができるので多量のキ
ャッシュエントリにアクセス可能となっている。

【００２１】シグナルセレクトスイッチ９により選択さ
れたＭＵＸ８の出力、すなわちプロセッサ内部情報は後
述する物理アドレス送出サイクル時間内にデータバッフ
ァ７にダンプされる。

【００２２】ＭＵＸ８の動作と同時に、ＭＭＵ１１は上
述したＩＵ１０が送出した仮想アドレスの値を受け取っ
て、これをメモリアクセスのための物理アドレスに変換
する。その一方で、データ転送制御部５はメモリバス制
御部６に対しバスの使用の許可を求める要求を出すとと
もに、バスの使用許可を受け取るまでウェイトする。

【００２３】データ転送制御部５は、メモリバス制御部
６からバス使用の許可を受け取ると、図２（ｂ）に示す
ようにアドレスストローブ信号（ＡＳ）を送出してバス
使用権を行使し、図２（ｃ）に示すようにメモリアクセ
スのための物理アドレスの値を送出する。通常のプロセ
ッサは、物理アドレス送出の後メモリからメモリアクセ
スの応答を受け取ると直ぐに読み出しデータ又は書き込
みデータの入出力動作を行うが、本実施例ではプロセッ
サ３はメモリアクセスの応答に対し３クロックサイクル
のディレイ（遅延）をかけるようになっている。また、
３クロックのディレイサイクルの間は、データ転送制御
部５もしくは他のユニットからは、例えばＡＳ信号等の
他の信号がメモリバス２上に送出されないようになって
いる。

【００２４】データ転送制御部５は３クロックのディレ
イサイクルの間、すなわち“アドレスストローブ”サイ
クルに続く次の３クロックサイクルの間に、データバッ
ファ７にダンプされたプロセッサ内部情報、すなわち、
図２（ｄ）に示すように、シグナルセレクトスイッチ９
にて選択された仮想アドレスの値、特定レジスタの値、
キャッシュエントリのいずれかをメモリバス２上に送出
する。このように、デバッグのためのプロセッサ内部情
報はディレイ中に送出されるので、他の信号と衝突する
虞がない。

【００２５】そして、主メモリ１からメモリアクセスの
応答を受け取った後、“読出し”の場合は所望の読み出
しデータがメモリから取得され、“書込み”の場合は、
書き込みデータが主メモリ１に送られる。本実施例は
“書込み”の場合であるので、図２（ｅ）示すように、
プロセッサ３から主メモリ１に対しライトデータが出力
される場合が示されている。

【００２６】両者の場合におけるトランザクションに続
いて、メモリバス制御部６に対し“バス使用終了”のメ
ッセージが送出される。上述した本実施例の動作によれ
ば、主メモリ１へアクセスする際に、プロセッサ３のデ
バッグのための有益なプロセッサ内部情報が取得され、
メモリアクセスのための物理アドレスがメモリバス２上
に送出された直後から一定時間の間、主メモリ１からの
メモリアクセス応答に対するプロセッサ３の入出力動作
が遅延され、この間にプロセッサ内部情報がメモリバス
２上に送出される。このため、ロジックアナライザ等を
使用してメモリバス２のデータフィールドからインスト
ラクションおよびデータを追跡する場合、メモリアクセ
スの物理アドレスを監視し、同様に送出された仮想アド
レス、特定レジスタの値およびキャッシュの内容を用い
ることができる。このため、プロセッサ３上で動作する
ソフトウェアのインストラクション及びデータの仮想ア
ドレスを容易にトレースすることができ、プロセッサの
状態を明確に把握することができる。また、本実施例の
動作はプロセッサの通常動作に全く影響がない。

【００２７】なお、本発明は上述した実施例に限定され
ず種々変形して実施可能である。例えば、本実施例のプ
ロセッサ３は、メモリバス２と相互に関係しメモリアク
セスの応答に対し最低１クロックサイクルのディレイを
かけることが可能なものであればどの様なプロセッサで
あってよい。

【００２８】

【発明の効果】本発明によれば、内部状態を明確に把握
でき、デバッグを容易に行えるプロセッサ装置を提供で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るプロセッサ装置の概略
構成を示すブロック図。

【図２】本発明の一実施例に係るプロセッサ装置の動作
を説明するためのタイミングチャート図。

【符号の説明】

１…主メモリ、２…メモリバス、３…プロセッサ、４…
内部情報出力ユニット、５…データ転送制御部、５ａ…
データ線、６…メモリバス制御部、６ａ…制御線、７…
データバッファ、８…マルチプレクサ、９…シグナルセ
レクトスイッチ、１０…インテジャユニット、１１…メ
モリ管理ユニット、１２…キャッシュ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 バスを介してメモリと接続されるプロセ
   ッサ装置において、 前記メモリに対する入出力動作を行うための物理アドレ
   スを前記バス上に送出し、続いてプロセッサ内部情報を
   前記バス上に送出する送出手段と、 前記送出手段が物理アドレスを送出してから一定時間遅
   延したのち前記メモリに対する入出力動作を行う入出力
   手段とを具備することを特徴とするプロセッサ装置。
2. 【請求項２】 前記プロセッサ内部情報は、仮想アドレ
   スと、整数演算ユニットの内部レジスタの値と、メモリ
   管理ユニットの内部レジスタの値と、キャッシュメモリ
   の内容とのうちの少なくとも１つを具備することを特徴
   とする請求項１に記載のプロセッサ装置。
3. 【請求項３】 前記一定時間は、前記プロセッサ内部情
   報を前記バス上に送出するのに充分な時間であることを
   特徴とする請求項１または２に記載のプロセッサ装置。