JPH08137785A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH08137785A JPH08137785A JP27629994A JP27629994A JPH08137785A JP H08137785 A JPH08137785 A JP H08137785A JP 27629994 A JP27629994 A JP 27629994A JP 27629994 A JP27629994 A JP 27629994A JP H08137785 A JPH08137785 A JP H08137785A
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Abstract
(57)【要約】
【目的】ＤＭＡデバイスの広範囲な転送要求に対応し、
かつＣＰＵを完全に停止させることなく高速転送が可能
なＤＭＡ制御を行う。 【構成】ＤＭＡコントローラ１０２は、ＤＭＡ要求があ
るとバス１０５，１０６，１０７の使用権を獲得し、転
送を開始する。その際、転送間隔タイマ２１１を起動
し、所定時間経過すると転送を中断してＣＰＵに制御を
戻す。転送中はテンポラリカウンタ２１０によって転送
したデータ量を計数する。データ量と経過時間とから転
送速度を算出し、その転送速度に見合った時間をタイマ
２１１にセットしなおし、以降の転送を行う。このよう
にして、所定時間毎にＣＰＵに制御が戻るため、ＤＭＡ
の速度を必要以上に落とさずに、ＣＰＵによる処理と完
全に停止しないシステムを構成できる。
かつＣＰＵを完全に停止させることなく高速転送が可能
なＤＭＡ制御を行う。 【構成】ＤＭＡコントローラ１０２は、ＤＭＡ要求があ
るとバス１０５，１０６，１０７の使用権を獲得し、転
送を開始する。その際、転送間隔タイマ２１１を起動
し、所定時間経過すると転送を中断してＣＰＵに制御を
戻す。転送中はテンポラリカウンタ２１０によって転送
したデータ量を計数する。データ量と経過時間とから転
送速度を算出し、その転送速度に見合った時間をタイマ
２１１にセットしなおし、以降の転送を行う。このよう
にして、所定時間毎にＣＰＵに制御が戻るため、ＤＭＡ
の速度を必要以上に落とさずに、ＣＰＵによる処理と完
全に停止しないシステムを構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロコンピ
ュータシステム等におけるＤＭＡ転送を制御するＤＭＡ
制御装置に関する。
ュータシステム等におけるＤＭＡ転送を制御するＤＭＡ
制御装置に関する。
【０００２】
【従来の技術】ＤＭＡによるデータ転送の手順の一例を
以下に示す。 １．ＣＰＵからＤＭＡ要求デバイスへのＤＭＡ実行コマ
ンドの発行。 ２．ＤＭＡ要求デバイスからバスマスターへのバス使用
権の要求。 ３．バスアービトレーションによるＤＭＡ要求デバイス
のバス使用権の確保。 ４．ＤＭＡシークエンスによるデータ転送。 ５．データ転送完了。 ６．バス使用権の放棄。 ７．バスマスタのバス使用権の確保。
以下に示す。 １．ＣＰＵからＤＭＡ要求デバイスへのＤＭＡ実行コマ
ンドの発行。 ２．ＤＭＡ要求デバイスからバスマスターへのバス使用
権の要求。 ３．バスアービトレーションによるＤＭＡ要求デバイス
のバス使用権の確保。 ４．ＤＭＡシークエンスによるデータ転送。 ５．データ転送完了。 ６．バス使用権の放棄。 ７．バスマスタのバス使用権の確保。
【０００３】ここでバスマスタとは一般的にＣＰＵであ
るが、複数のバスマスタとなりうるデバイスを持つバス
では、ＤＭＡ要求デバイスの次にバスマスタとなるデバ
イスはそれらの優先順位により決定される。ＤＭＡによ
るデータ転送モードとしてはバーストモードとサイクル
スチールモードがある。
るが、複数のバスマスタとなりうるデバイスを持つバス
では、ＤＭＡ要求デバイスの次にバスマスタとなるデバ
イスはそれらの優先順位により決定される。ＤＭＡによ
るデータ転送モードとしてはバーストモードとサイクル
スチールモードがある。
【０００４】バーストモードではＤＭＡ実行コマンド発
行時に設定されたデータ量の転送が完了するまでＤＭＡ
要求デバイスがバスを確保し続ける。このモードでは高
速にデータ転送可能であるが、転送期間中はＤＭＡ要求
デバイス以外のバスを使用するデバイスは機能できな
い。
行時に設定されたデータ量の転送が完了するまでＤＭＡ
要求デバイスがバスを確保し続ける。このモードでは高
速にデータ転送可能であるが、転送期間中はＤＭＡ要求
デバイス以外のバスを使用するデバイスは機能できな
い。
【０００５】サイクルスチールモードではＤＭＡ要求デ
バイス以外のバスマスタがバスを使用しない期間のみＤ
ＭＡ転送を行う。基本的に１ワード転送実行毎にバス専
有権を放棄する。このモードではデータ転送期間中であ
ってもＤＭＡ要求デバイス以外のバスマスタは機能でき
るが、転送レートはかなり低下する。
バイス以外のバスマスタがバスを使用しない期間のみＤ
ＭＡ転送を行う。基本的に１ワード転送実行毎にバス専
有権を放棄する。このモードではデータ転送期間中であ
ってもＤＭＡ要求デバイス以外のバスマスタは機能でき
るが、転送レートはかなり低下する。
【０００６】
【発明が解決しようとする課題】バースト転送モードで
は転送は高速で実行可能であるが、その期間中他のバス
マスタは機能できない。例えば他のバスマスタがＣＰＵ
であり、バスがそのＣＰＵに直結したアドレスバスやデ
ータバス等である場合、そのＣＰＵは停止する。もしＤ
ＭＡ要求デバイス転送レートが外部Ｉ／Ｆ等で支配され
るものであれば、その外部Ｉ／Ｆが低速である場合ＣＰ
Ｕが長時間停止してシステム機能に重大な問題が生じる
可能性がある。
は転送は高速で実行可能であるが、その期間中他のバス
マスタは機能できない。例えば他のバスマスタがＣＰＵ
であり、バスがそのＣＰＵに直結したアドレスバスやデ
ータバス等である場合、そのＣＰＵは停止する。もしＤ
ＭＡ要求デバイス転送レートが外部Ｉ／Ｆ等で支配され
るものであれば、その外部Ｉ／Ｆが低速である場合ＣＰ
Ｕが長時間停止してシステム機能に重大な問題が生じる
可能性がある。
【０００７】サイクルスチールモードでは上記ケースに
おいてもＣＰＵは機能するが、外部Ｉ／Ｆが高速であっ
てもそのＩ／Ｆのハードウエアを十分に使用することが
できず、データ転送レートが低下してシステム効率を低
下させる。
おいてもＣＰＵは機能するが、外部Ｉ／Ｆが高速であっ
てもそのＩ／Ｆのハードウエアを十分に使用することが
できず、データ転送レートが低下してシステム効率を低
下させる。
【０００８】本発明は上記従来例に鑑みてなされたもの
で、ＤＭＡデバイスの広範囲な転送要求に対応し、かつ
ＣＰＵを完全に停止させることなく高速転送が可能なＤ
ＭＡ制御を行うことができる。
で、ＤＭＡデバイスの広範囲な転送要求に対応し、かつ
ＣＰＵを完全に停止させることなく高速転送が可能なＤ
ＭＡ制御を行うことができる。
【０００９】
【課題を解決するための手段】及び
【作用】上記目的を達成するために本発明のＤＭＡ制御
装置は次のような構成からなる。すなわち、ＤＭＡ転送
は基本的にバースト転送で行うが、所定の転送量あるい
は転送時間毎にバス専有権を放棄する。データ転送が低
速である場合は連続ＤＭＡ転送量を少なくしてＣＰＵの
バス使用権を上げる。高速である場合には連続ＤＭＡ転
送料を多くしてデータ転送によるシステムパフォーマン
スの低下をおさえる。このように任意のバス専有率でＤ
ＭＡ転送を実行することによりＤＭＡ要求デバイスの広
範囲な転送速度に対応し、かつＣＰＵを完全に停止させ
ることなく高速化に対応する。
装置は次のような構成からなる。すなわち、ＤＭＡ転送
は基本的にバースト転送で行うが、所定の転送量あるい
は転送時間毎にバス専有権を放棄する。データ転送が低
速である場合は連続ＤＭＡ転送量を少なくしてＣＰＵの
バス使用権を上げる。高速である場合には連続ＤＭＡ転
送料を多くしてデータ転送によるシステムパフォーマン
スの低下をおさえる。このように任意のバス専有率でＤ
ＭＡ転送を実行することによりＤＭＡ要求デバイスの広
範囲な転送速度に対応し、かつＣＰＵを完全に停止させ
ることなく高速化に対応する。
【００１０】また、バスマスタの管理するバスを介して
転送元から転送先へのＤＭＡ転送を制御するＤＭＡ制御
装置であって、バスの使用権をバスマスタから獲得する
獲得手段と、該獲得手段により獲得したバスを介して連
続的にＤＭＡ転送を行う期間を所定期間に制限し、該期
間が経過するとバスの使用権を放棄する制限手段と、前
記獲得手段及び前記制限手段により、転送すべきデータ
が終了するまでＤＭＡ転送を行うべく制御する制御手段
とを備える。
転送元から転送先へのＤＭＡ転送を制御するＤＭＡ制御
装置であって、バスの使用権をバスマスタから獲得する
獲得手段と、該獲得手段により獲得したバスを介して連
続的にＤＭＡ転送を行う期間を所定期間に制限し、該期
間が経過するとバスの使用権を放棄する制限手段と、前
記獲得手段及び前記制限手段により、転送すべきデータ
が終了するまでＤＭＡ転送を行うべく制御する制御手段
とを備える。
【００１１】さらに、バスマスタの管理するバスを用い
てＤＭＡ転送するＤＭＡ制御装置であって、バスマスタ
とバス使用権の調停を行いバス使用権を得るバスアービ
タと、複数ワードの連続したＤＭＡデータ転送の実行シ
ークエンスを制御するリードライトシークエンサと、前
記バスアービタにより使用権を得たバスの制御を前記リ
ードライトシークエンサの指示に従って行うバス制御手
段と、連続したＤＭＡデータ転送の長さを所定の条件で
制限し、該条件を越えた場合にＤＭＡ転送の停止を前記
レードライトシークエンサ指示し、それと共にバス使用
権の放棄を前記バスアービタに指示する転送制限手段と
を備える。
てＤＭＡ転送するＤＭＡ制御装置であって、バスマスタ
とバス使用権の調停を行いバス使用権を得るバスアービ
タと、複数ワードの連続したＤＭＡデータ転送の実行シ
ークエンスを制御するリードライトシークエンサと、前
記バスアービタにより使用権を得たバスの制御を前記リ
ードライトシークエンサの指示に従って行うバス制御手
段と、連続したＤＭＡデータ転送の長さを所定の条件で
制限し、該条件を越えた場合にＤＭＡ転送の停止を前記
レードライトシークエンサ指示し、それと共にバス使用
権の放棄を前記バスアービタに指示する転送制限手段と
を備える。
【００１２】
［実施例１］ＤＭＡコントローラを含むＣＰＵ周辺回路
の構成例を図１に示す。ＣＰＵ１０１から周辺回路への
アクセスはアドレスバス１０５、データバス１０６、制
御信号１０７で行う。通常はＣＰＵ１０１がバスマスタ
となり、これらのバス制御を行う。ＤＭＡコントローラ
１０２は、ＤＭＡ転送元デバイス１０３からのＤＭＡ要
求信号１０８が発生すると、即ちＤＭＡ要求があるとバ
スアービトレーション信号１０９でＣＰＵ１０１を停止
させ、バスマスタとなってバスの制御を行う。この状態
でＤＭＡ転送元デバイス１０３とＤＭＡ転送先デバイス
１０４との間でデータ転送を行う。ここで言うＤＭＡ転
送元デバイスとはＤＭＡ要求を出すデバイスであり、Ｄ
ＭＡ転送先デバイスとはメモリやレジスタ等であって、
ＤＭＡ転送元デバイスとのデータ転送対象となるデバイ
スである。ＤＭＡ転送元デバイスは外部Ｉ／Ｆ１１２と
データ転送を行い、Ｉ／Ｆ規格あるいはこのＩ／Ｆに接
続する他のデバイスやホスト（図示せず）の転送能力に
応じた転送速度でデータ転送を制御する。
の構成例を図１に示す。ＣＰＵ１０１から周辺回路への
アクセスはアドレスバス１０５、データバス１０６、制
御信号１０７で行う。通常はＣＰＵ１０１がバスマスタ
となり、これらのバス制御を行う。ＤＭＡコントローラ
１０２は、ＤＭＡ転送元デバイス１０３からのＤＭＡ要
求信号１０８が発生すると、即ちＤＭＡ要求があるとバ
スアービトレーション信号１０９でＣＰＵ１０１を停止
させ、バスマスタとなってバスの制御を行う。この状態
でＤＭＡ転送元デバイス１０３とＤＭＡ転送先デバイス
１０４との間でデータ転送を行う。ここで言うＤＭＡ転
送元デバイスとはＤＭＡ要求を出すデバイスであり、Ｄ
ＭＡ転送先デバイスとはメモリやレジスタ等であって、
ＤＭＡ転送元デバイスとのデータ転送対象となるデバイ
スである。ＤＭＡ転送元デバイスは外部Ｉ／Ｆ１１２と
データ転送を行い、Ｉ／Ｆ規格あるいはこのＩ／Ｆに接
続する他のデバイスやホスト（図示せず）の転送能力に
応じた転送速度でデータ転送を制御する。
【００１３】ＤＭＡ転送はＤＭＡ転送元、転送先間の転
送をリード／ライト別のバスサイクルで行う２アクセス
／転送サイクルモードでもよいし、リード期間中もう一
方に同時に書き込む１アクセス／転送サイクルモードで
もよい。ただし、前者はバスサイクルとしては、データ
をＤＭＡコントローラ内部のテンポラリレジスタに一時
格納し、後者の場合はＤＭＡ専用のリード／ライト制御
信号線（図示せず）が必要となる。
送をリード／ライト別のバスサイクルで行う２アクセス
／転送サイクルモードでもよいし、リード期間中もう一
方に同時に書き込む１アクセス／転送サイクルモードで
もよい。ただし、前者はバスサイクルとしては、データ
をＤＭＡコントローラ内部のテンポラリレジスタに一時
格納し、後者の場合はＤＭＡ専用のリード／ライト制御
信号線（図示せず）が必要となる。
【００１４】ＤＭＡ転送が完了すると、ＤＭＡ転送元デ
バイス１０３はＤＭＡ要求信号１０８を消滅させてＤＭ
Ａ要求を取り下げる。ＤＭＡコントローラ１０２はこれ
に対応してバスの制御権をＣＰＵ１０１に戻す。またＤ
ＭＡ転送完了に対応して割り込み信号１１０あるいは１
１１を発生し、その完了をＣＰＵ１０１に通知する。
バイス１０３はＤＭＡ要求信号１０８を消滅させてＤＭ
Ａ要求を取り下げる。ＤＭＡコントローラ１０２はこれ
に対応してバスの制御権をＣＰＵ１０１に戻す。またＤ
ＭＡ転送完了に対応して割り込み信号１１０あるいは１
１１を発生し、その完了をＣＰＵ１０１に通知する。
【００１５】ＤＭＡコントローラ１０２の構成例を図２
に示す。ＣＰＵ１０１がバスマスタである通常の動作状
態では、制御信号制御回路２０１及びアドレスバス制御
回路２０３は入力回路として機能し、リードライト制御
回路２０６を介してＤＭＡコントローラ１０２内部のレ
ジスタをアクセスするように動作する。
に示す。ＣＰＵ１０１がバスマスタである通常の動作状
態では、制御信号制御回路２０１及びアドレスバス制御
回路２０３は入力回路として機能し、リードライト制御
回路２０６を介してＤＭＡコントローラ１０２内部のレ
ジスタをアクセスするように動作する。
【００１６】バスアービタ２０８は、ＤＭＡ要求信号１
０８が発生するとＣＰＵ１０１とアービトレーションを
行い、ＣＰＵを停止させてバスマスタとなった後リード
ライトシークエンス回路２０４を起動させる。リードラ
イトシークエンス回路２０４は制御信号制御回路２０１
を介して制御信号１０７を制御し、ＤＭＡ転送元デバイ
ス１０３、ＤＭＡ転送先デバイス１０４のリードライト
制御を行い、ＤＭＡ転送を実行する。これらのデバイス
にアクセスするアドレスはアドレス発生回路２０７が発
生する。また２アクセス／転送サイクルの動作モードで
はテンポラリレジスタ２０５にリードサイクルで読み込
んだデータを一時格納し、ライトサイクルでデバイスに
書き出す。
０８が発生するとＣＰＵ１０１とアービトレーションを
行い、ＣＰＵを停止させてバスマスタとなった後リード
ライトシークエンス回路２０４を起動させる。リードラ
イトシークエンス回路２０４は制御信号制御回路２０１
を介して制御信号１０７を制御し、ＤＭＡ転送元デバイ
ス１０３、ＤＭＡ転送先デバイス１０４のリードライト
制御を行い、ＤＭＡ転送を実行する。これらのデバイス
にアクセスするアドレスはアドレス発生回路２０７が発
生する。また２アクセス／転送サイクルの動作モードで
はテンポラリレジスタ２０５にリードサイクルで読み込
んだデータを一時格納し、ライトサイクルでデバイスに
書き出す。
【００１７】転送カウンタ２０９は転送バイト数をカウ
ントし、あらかじめ設定された値の転送が完了するとリ
ードライトシークエンス回路２０４を停止させ、バスア
ービタ２０８にバス制御権をＣＰＵ１０１に戻させると
ともに、割り込み制御回路２１２を介してＣＰＵ１０１
に対して転送終了処理を要求する割り込み信号１１０を
発生させる。またもしＤＭＡ転送元デバイスに転送バイ
ト数カウント機能があるならば、この割り込み要求はＤ
ＭＡ転送元デバイスから割り込み信号１１１を介して行
い、ＤＭＡコントローラは割り込み要求を出さなくても
良い。
ントし、あらかじめ設定された値の転送が完了するとリ
ードライトシークエンス回路２０４を停止させ、バスア
ービタ２０８にバス制御権をＣＰＵ１０１に戻させると
ともに、割り込み制御回路２１２を介してＣＰＵ１０１
に対して転送終了処理を要求する割り込み信号１１０を
発生させる。またもしＤＭＡ転送元デバイスに転送バイ
ト数カウント機能があるならば、この割り込み要求はＤ
ＭＡ転送元デバイスから割り込み信号１１１を介して行
い、ＤＭＡコントローラは割り込み要求を出さなくても
良い。
【００１８】テンポラリカウンタ２１０は転送カウンタ
２０９と同様に転送バイト数をカウントするが、これは
次に述べる転送間隔タイマ２１１によるバス制御権の一
時放棄後、ＤＭＡ転送が再スタートするときリセットさ
れる。すなわちＣＰＵ１０１はテンポラリカウンタ２１
０の値と転送間隔タイマ２１１の設定値からＤＭＡ転送
速度を算出することができる。
２０９と同様に転送バイト数をカウントするが、これは
次に述べる転送間隔タイマ２１１によるバス制御権の一
時放棄後、ＤＭＡ転送が再スタートするときリセットさ
れる。すなわちＣＰＵ１０１はテンポラリカウンタ２１
０の値と転送間隔タイマ２１１の設定値からＤＭＡ転送
速度を算出することができる。
【００１９】転送間隔タイマ２１１はＣＰＵ１０１が指
定した連続最大ＤＭＡ転送時間を保持し、リードライト
シークエンス回路２０４が起動してからこの設定時間を
経過するとリードライトシークエンスを停止させ、バス
アービタ回路２０８を介してバス制御権をＣＰＵ１０１
に戻す。これによりＣＰＵ１０１は動作状態となるが、
ＤＭＡ転送要求信号１０８がアサートされていればバス
アービタ２０８はＣＰＵ１０１がバスマスタとなった直
後再びバスアービトレーションを行いバス制御権を得
る。
定した連続最大ＤＭＡ転送時間を保持し、リードライト
シークエンス回路２０４が起動してからこの設定時間を
経過するとリードライトシークエンスを停止させ、バス
アービタ回路２０８を介してバス制御権をＣＰＵ１０１
に戻す。これによりＣＰＵ１０１は動作状態となるが、
ＤＭＡ転送要求信号１０８がアサートされていればバス
アービタ２０８はＣＰＵ１０１がバスマスタとなった直
後再びバスアービトレーションを行いバス制御権を得
る。
【００２０】これらの動作を図３のタイミング図に示
す。波形３０１はバスアービトレーション信号１０９の
中のバスリクエスト信号、波形３０２はバスマスタ、波
形３０３はＤＭＡ転送状態である。ＤＭＡ要求信号１０
８が発生するとそれに対応してバスリクエスト信号３０
１がアサートされる（タイミングｔ１）。これによりＤ
ＭＡコントローラ１０２は波形３０２に示すようにバス
マスタとなり、波形３０３に示す様にＤＭＡ転送を行う
（タイミングｔ２）。上述したように転送間隔タイマ２
１１は、リードライトシークエンス回路２０４が起動し
てからＣＰＵ１０１が設定した連続最大ＤＭＡ転送時間
ｐ１経過すると、リードライトシークエンスを停止さ
せ、バスアービタ回路２０８を介してバス制御権をＣＰ
Ｕ１０１に戻す。これがタイミングｔ３である。バスア
ービタ回路２０８はＣＰＵ１０１がバスマスタとなった
直後再びバスリクエスト３０１をアサートさせ再びバス
制御権を得る（タイミングｔ４）。ここで転送間隔タイ
マ２１１に設定した連続最大ＤＭＡ転送時間ｐ１を短く
すれば１バイトあるいは１ワード転送毎にＣＰＵアクセ
スサイクルが入るサイクルスチールモードに、長く取れ
ば動作は完全なバースト転送に近づいていく。もし転送
間隔タイマ２１１に設定した時間の経過以前に転送カウ
ンタに設定した転送を完了したり、ＤＭＡリクエスト信
号１０８がネゲートされた場合（タイミングｔ５）、そ
の時点でバスリクエスト３０１をネゲートし、バス制御
をＣＰＵ１０１に戻すとともにＤＭＡシークエンスを停
止させる。また、この時点で必要ならばＣＰＵ１０１に
ＤＭＡ停止処理を行わせるため割り込み信号１１０をア
サートする。
す。波形３０１はバスアービトレーション信号１０９の
中のバスリクエスト信号、波形３０２はバスマスタ、波
形３０３はＤＭＡ転送状態である。ＤＭＡ要求信号１０
８が発生するとそれに対応してバスリクエスト信号３０
１がアサートされる（タイミングｔ１）。これによりＤ
ＭＡコントローラ１０２は波形３０２に示すようにバス
マスタとなり、波形３０３に示す様にＤＭＡ転送を行う
（タイミングｔ２）。上述したように転送間隔タイマ２
１１は、リードライトシークエンス回路２０４が起動し
てからＣＰＵ１０１が設定した連続最大ＤＭＡ転送時間
ｐ１経過すると、リードライトシークエンスを停止さ
せ、バスアービタ回路２０８を介してバス制御権をＣＰ
Ｕ１０１に戻す。これがタイミングｔ３である。バスア
ービタ回路２０８はＣＰＵ１０１がバスマスタとなった
直後再びバスリクエスト３０１をアサートさせ再びバス
制御権を得る（タイミングｔ４）。ここで転送間隔タイ
マ２１１に設定した連続最大ＤＭＡ転送時間ｐ１を短く
すれば１バイトあるいは１ワード転送毎にＣＰＵアクセ
スサイクルが入るサイクルスチールモードに、長く取れ
ば動作は完全なバースト転送に近づいていく。もし転送
間隔タイマ２１１に設定した時間の経過以前に転送カウ
ンタに設定した転送を完了したり、ＤＭＡリクエスト信
号１０８がネゲートされた場合（タイミングｔ５）、そ
の時点でバスリクエスト３０１をネゲートし、バス制御
をＣＰＵ１０１に戻すとともにＤＭＡシークエンスを停
止させる。また、この時点で必要ならばＣＰＵ１０１に
ＤＭＡ停止処理を行わせるため割り込み信号１１０をア
サートする。
【００２１】ＣＰＵ１０１は、テンポラリカウンタ２１
０の値を読み込むことにより設定した転送間隔の間に転
送したバイト数を、上述したようにＤＭＡ転送期間中に
知ることができ、ここから転送速度を見積もることがで
きる。この転送速度から転送効率をさらに上げるべきで
あると判断した場合、転送間隔を長くしてバースト転送
に近い状態で動作させ、逆の場合は転送間隔を短くして
サイクルスチール転送に近い状態で動作させる。この処
理手順を図７に示す。
０の値を読み込むことにより設定した転送間隔の間に転
送したバイト数を、上述したようにＤＭＡ転送期間中に
知ることができ、ここから転送速度を見積もることがで
きる。この転送速度から転送効率をさらに上げるべきで
あると判断した場合、転送間隔を長くしてバースト転送
に近い状態で動作させ、逆の場合は転送間隔を短くして
サイクルスチール転送に近い状態で動作させる。この処
理手順を図７に示す。
【００２２】ＤＭＡからＣＰＵに制御が移り、しかもＤ
ＭＡ転送がまだ終了していない場合には、まず転送間隔
タイマ２１１から転送間隔を読み取り（ステップＳ７０
１）、テンポラリカウンタ２１０から転送データ量を読
み取る（ステップＳ７０２）。これらの値から転送速度
を算出し（ステップＳ７０３）、設定されている転送間
隔が適正か判定する（ステップＳ７０４）。適正な場合
にはそのままであるが、不適な場合には適正な値を転送
間隔タイマ２１１に再設定する（ステップＳ７０５）。
ステップＳ７０５における判定のためには、転送速度
と、転送間隔とを対照した表などをメモリに予め記憶し
ておけば良い。最後に、次の転送シーケンスのために、
テンポラリカウンタ２１０を０にしリセットする（Ｓ７
０６）。
ＭＡ転送がまだ終了していない場合には、まず転送間隔
タイマ２１１から転送間隔を読み取り（ステップＳ７０
１）、テンポラリカウンタ２１０から転送データ量を読
み取る（ステップＳ７０２）。これらの値から転送速度
を算出し（ステップＳ７０３）、設定されている転送間
隔が適正か判定する（ステップＳ７０４）。適正な場合
にはそのままであるが、不適な場合には適正な値を転送
間隔タイマ２１１に再設定する（ステップＳ７０５）。
ステップＳ７０５における判定のためには、転送速度
と、転送間隔とを対照した表などをメモリに予め記憶し
ておけば良い。最後に、次の転送シーケンスのために、
テンポラリカウンタ２１０を０にしリセットする（Ｓ７
０６）。
【００２３】以上述べた様に、転送間隔タイマ２１１に
設定する連続最大ＤＭＡ転送時間を変化させることによ
り、外部Ｉ／Ｆの転送速度が大きくＤＭＡ転送速度が大
きい場合はＤＭＡによる連続的なバス専有時間を長くし
て転送効率を上げ、小さければ逆に連続的なバス専有時
間を短くしてＣＰＵの動作効率を上げることが可能とな
る。すなわち任意のＤＭＡのバス専有率でデータ転送を
行うことが可能となる。
設定する連続最大ＤＭＡ転送時間を変化させることによ
り、外部Ｉ／Ｆの転送速度が大きくＤＭＡ転送速度が大
きい場合はＤＭＡによる連続的なバス専有時間を長くし
て転送効率を上げ、小さければ逆に連続的なバス専有時
間を短くしてＣＰＵの動作効率を上げることが可能とな
る。すなわち任意のＤＭＡのバス専有率でデータ転送を
行うことが可能となる。
【００２４】［実施例２］第２の実施例のＤＭＡコント
ローラを図４に示す。装置全体の構成は図１に示した通
りのものである。第１の実施例では転送間隔タイマ２１
１で最大連続ＤＭＡ転送時間を制御したが、本実施例で
は転送間隔タイマ２１１及びテンポラリカウンタ２１０
の代わりに転送間隔カウンタ４０１を設け、最大連続Ｄ
ＭＡ転送バイト数でＤＭＡのバス専有時間を制御するも
のである。転送間隔カウンタ４０１はＣＰＵ１０１が指
定した最大連続ＤＭＡ転送バイト数を保持し、ＤＭＡ要
求信号１０８がアサートされていても連続転送バイト数
がこの設定値となったときバスアービタ２０８を介して
バス制御権をＣＰＵ１０１に戻す。ＣＰＵ１０１はシス
テムクロック（図示せず）から設定バイト数の転送にか
かった時間を算出することができ、この結果に応じて最
大連続ＤＭＡ転送バイト数の設定を制御する。この制御
は図７と同じ要領で行えば良い。ただし、テンポラリカ
ウンタ２１０を用いないためステップＳ７０６は不要で
あるし、転送間隔が時間でなくデータ量により設定され
ている点が異なっている。転送に要した時間の設定値を
大きくすればバースト転送に近くなり、小さくすればサ
イクルスチール転送に近くなる。すなわち第１の実施例
を同様に任意のＤＭＡのバス専有率でデータ転送を行う
ことが可能となる。
ローラを図４に示す。装置全体の構成は図１に示した通
りのものである。第１の実施例では転送間隔タイマ２１
１で最大連続ＤＭＡ転送時間を制御したが、本実施例で
は転送間隔タイマ２１１及びテンポラリカウンタ２１０
の代わりに転送間隔カウンタ４０１を設け、最大連続Ｄ
ＭＡ転送バイト数でＤＭＡのバス専有時間を制御するも
のである。転送間隔カウンタ４０１はＣＰＵ１０１が指
定した最大連続ＤＭＡ転送バイト数を保持し、ＤＭＡ要
求信号１０８がアサートされていても連続転送バイト数
がこの設定値となったときバスアービタ２０８を介して
バス制御権をＣＰＵ１０１に戻す。ＣＰＵ１０１はシス
テムクロック（図示せず）から設定バイト数の転送にか
かった時間を算出することができ、この結果に応じて最
大連続ＤＭＡ転送バイト数の設定を制御する。この制御
は図７と同じ要領で行えば良い。ただし、テンポラリカ
ウンタ２１０を用いないためステップＳ７０６は不要で
あるし、転送間隔が時間でなくデータ量により設定され
ている点が異なっている。転送に要した時間の設定値を
大きくすればバースト転送に近くなり、小さくすればサ
イクルスチール転送に近くなる。すなわち第１の実施例
を同様に任意のＤＭＡのバス専有率でデータ転送を行う
ことが可能となる。
【００２５】［実施例３］第３の実施例のＤＭＡコント
ローラを図５に示す。この構成例では、連続的にＤＭＡ
転送できる最大値である最大連続ＤＭＡ転送バイト数を
カウント制御回路５０１が制御するが、これは転送カウ
ントテーブル５０２の設定に従って行われる。ＣＰＵ１
０１は転送速度に応じたバス専有率と転送速度との関係
を転送カウントテーブル５０２にＤＭＡ転送に先行して
ダウンロードしておく。カウント制御回路５０１は第２
の実施例と同様に連続ＤＭＡ転送バイト数がある転送バ
イト数に達した時点で転送シークエンスを中断し、バス
制御権をＣＰＵに戻す。その際、ＤＭＡ転送開始時にタ
イマ５０３を起動し、中断時にタイマを停止する。こう
して転送時間をタイマ５０３による時間経過から求め、
転送に要した時間から転送速度を算出する。転送カウン
トテーブル５０２は転送速度をインデクスとする最大連
続ＤＭＡ転送バイト数を格納しており、カウント制御回
路５０１はこの変換結果を次のＤＭＡ転送の最大連続Ｄ
ＭＡ転送バイト数として動作を行う。以上の動作により
ＤＭＡコントローラ１０２はあらかじめＣＰＵが転送カ
ウントテーブルに設定した特性に従って自動的にバス専
有率を制御して動作する。
ローラを図５に示す。この構成例では、連続的にＤＭＡ
転送できる最大値である最大連続ＤＭＡ転送バイト数を
カウント制御回路５０１が制御するが、これは転送カウ
ントテーブル５０２の設定に従って行われる。ＣＰＵ１
０１は転送速度に応じたバス専有率と転送速度との関係
を転送カウントテーブル５０２にＤＭＡ転送に先行して
ダウンロードしておく。カウント制御回路５０１は第２
の実施例と同様に連続ＤＭＡ転送バイト数がある転送バ
イト数に達した時点で転送シークエンスを中断し、バス
制御権をＣＰＵに戻す。その際、ＤＭＡ転送開始時にタ
イマ５０３を起動し、中断時にタイマを停止する。こう
して転送時間をタイマ５０３による時間経過から求め、
転送に要した時間から転送速度を算出する。転送カウン
トテーブル５０２は転送速度をインデクスとする最大連
続ＤＭＡ転送バイト数を格納しており、カウント制御回
路５０１はこの変換結果を次のＤＭＡ転送の最大連続Ｄ
ＭＡ転送バイト数として動作を行う。以上の動作により
ＤＭＡコントローラ１０２はあらかじめＣＰＵが転送カ
ウントテーブルに設定した特性に従って自動的にバス専
有率を制御して動作する。
【００２６】［実施例４］第４の実施例のＤＭＡコント
ローラを図６に示す。この構成例ではカウント制御回路
６０１は最大連続ＤＭＡ転送バイト数をホストＩ／Ｆテ
ーブル６０２に登録されている値に設定して動作する。
ＤＭＡ転送元デバイス１０３は外部Ｉ／Ｆ１１２の転送
速度とＤＭＡコントローラ１０２の転送速度に対応して
動作するが、外部Ｉ／Ｆ１１２につながるホスト（図示
せず）の転送速度はホスト、Ｉ／Ｆのタイプに応じてお
よそ見積もることができる。この見積もられた転送速度
とそれに対応したＤＭＡによるバス専有率に相当する最
大連続転送バイト数の対応表がホストＩ／Ｆテーブル６
０２である。ＣＰＵ１０１はＤＭＡ転送に先立ってホス
トとＩ／ＦタイプのＩＤコードをホストＩ／Ｆテーブル
にインデクスとして入力し、カウント制御回路６０１は
そのインデクスに対応した値をテーブルから読み出して
それを最大連続転送バイト数としてカウント制御回路に
設定し、ＤＭＡ制御を行う。これによりＣＰＵ１０１は
簡単なインデックスを指定するだけで最適なＤＭＡ転送
を行うことができる。
ローラを図６に示す。この構成例ではカウント制御回路
６０１は最大連続ＤＭＡ転送バイト数をホストＩ／Ｆテ
ーブル６０２に登録されている値に設定して動作する。
ＤＭＡ転送元デバイス１０３は外部Ｉ／Ｆ１１２の転送
速度とＤＭＡコントローラ１０２の転送速度に対応して
動作するが、外部Ｉ／Ｆ１１２につながるホスト（図示
せず）の転送速度はホスト、Ｉ／Ｆのタイプに応じてお
よそ見積もることができる。この見積もられた転送速度
とそれに対応したＤＭＡによるバス専有率に相当する最
大連続転送バイト数の対応表がホストＩ／Ｆテーブル６
０２である。ＣＰＵ１０１はＤＭＡ転送に先立ってホス
トとＩ／ＦタイプのＩＤコードをホストＩ／Ｆテーブル
にインデクスとして入力し、カウント制御回路６０１は
そのインデクスに対応した値をテーブルから読み出して
それを最大連続転送バイト数としてカウント制御回路に
設定し、ＤＭＡ制御を行う。これによりＣＰＵ１０１は
簡単なインデックスを指定するだけで最適なＤＭＡ転送
を行うことができる。
【００２７】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。
【００２８】
【発明の効果】以上説明したように、本発明に係るＤＭ
Ａ制御装置は、ＤＭＡデバイスの広範囲な転送要求に対
応し、かつＣＰＵを完全に停止させることなく高速転送
が可能なＤＭＡ制御を行うことができるという効果を奏
する。
Ａ制御装置は、ＤＭＡデバイスの広範囲な転送要求に対
応し、かつＣＰＵを完全に停止させることなく高速転送
が可能なＤＭＡ制御を行うことができるという効果を奏
する。
【００２９】
【図１】ＤＭＡコントローラを含むシステムの構成例で
ある。
ある。
【図２】ＤＭＡコントローラの第１の構成例を示すブロ
ック図である。
ック図である。
【図３】ＤＭＡコントローラの動作時の波形図である。
【図４】ＤＭＡコントローラの第２の構成例を示すブロ
ック図である。
ック図である。
【図５】ＤＭＡコントローラの第３の構成例を示すブロ
ック図である。
ック図である。
【図６】ＤＭＡコントローラの第４の構成例を示すブロ
ック図である。
ック図である。
【図７】ＤＭＡによるバス占有率を制御する手順を示す
フローチャートである。
フローチャートである。
１０１ ＣＰＵ １０２ ＤＭＡコントローラ １０３ ＤＭＡソースデバイス １０４ ＤＭＡデスティネーションデバイス ２０１ 制御信号制御回路 ２０２ データバス制御回路 ２０３ アドレスバス制御回路 ２０４ リードライトシークエンス回路 ２０５ テンポラリーレジスタ ２０６ リードライト制御回路 ２０７ アドレス発生回路 ２０８ バスアービター ２０９ 転送カウンタ ２１０ テンポラリーカウンタ ２１１ 転送間隔タイマ ４０１ 転送間隔カウンタ ５０１ カウント制御回路 ５０２ 転送カウントテーブル ５０３ タイマ ６０２ ホストＩ／Ｆテーブル
Claims (9)
- 【請求項１】 バスマスタの管理するバスを介して転送
元から転送先へのＤＭＡ転送を制御するＤＭＡ制御装置
であって、 バスの使用権をバスマスタから獲得する獲得手段と、 該獲得手段により獲得したバスを介して連続的にＤＭＡ
転送を行う期間を所定期間に制限し、該期間が経過する
とバスの使用権を放棄する制限手段と、 前記獲得手段及び前記制限手段により、転送すべきデー
タが終了するまでＤＭＡ転送を行うべく制御する制御手
段と、を備えることを特徴とするＤＭＡ制御装置。 - 【請求項２】 前記所定期間とその期間に転送されたデ
ータ量とから転送速度を算出し、該転送速度に応じて前
記所定期間を再設定する手段を更に備えることを特徴と
する請求項１に記載のＤＭＡ制御装置。 - 【請求項３】 バスマスタの管理するバスを用いてＤＭ
Ａ転送するＤＭＡ制御装置であって、 バスマスタとバス使用権の調停を行いバス使用権を得る
バスアービタと、 複数ワードの連続したＤＭＡデータ転送の実行シークエ
ンスを制御するリードライトシークエンサと、 前記バスアービタにより使用権を得たバスの制御を前記
リードライトシークエンサの指示に従って行うバス制御
手段と、 連続したＤＭＡデータ転送の長さを所定の条件で制限
し、該条件を越えた場合にＤＭＡ転送の停止を前記リー
ドライトシークエンサ指示し、それと共にバス使用権の
放棄を前記バスアービタに指示する転送制限手段と、を
備えることを特徴とするＤＭＡ制御装置。 - 【請求項４】 前記ＤＭＡデータ転送の長さを制限する
条件を外部から設定する手段を更に備えることを特徴と
する請求項３に記載のＤＭＡ制御装置。 - 【請求項５】 前記転送制限手段は、前記リードライト
シークエンサによるリードライトシークエンス動作開始
からの経過時間を条件として連続したＤＭＡデータ転送
の長さを制限する請求項４記載のＤＭＡ制御装置。 - 【請求項６】 前記転送制限手段は、前記リードライト
シークエンサによるリードライトシークエンス動作開始
からの転送ワード数を条件として連続したＤＭＡデータ
転送の長さを制限することを特徴とする請求項４記載の
ＤＭＡ制御装置。 - 【請求項７】 前記転送制限手段は、連続したＤＭＡデ
ータ転送の転送速度を計測する計測手段と、該計測手段
による計測結果と経過時間とを基に、連続的にＤＭＡデ
ータ転送されたワード数に変換する変換手段とを有し、
該変換手段により得られたワード数を前記所定条件とす
ることを特徴とする請求項３記載のＤＭＡ制御装置。 - 【請求項８】 前記転送制限手段は、ＤＭＡ転送を行う
デバイスを識別するＩＤコードを設定する設定手段と、
設定されたＩＤコードに基づいて連続的にＤＭＡデータ
転送されるワード数に変換する変換手段とを有し、変換
により得られたワード数を前記所定条件とする請求項３
記載のＤＭＡ制御装置。 - 【請求項９】 前記転送制御手段は、外部のホストマシ
ンと接続されたＩ／Ｆを有するＤＭＡ要求デバイスとの
ＤＭＡデータ転送制御を行い、この外部ホストマシンを
識別するＩＤコード設定手段を更に有することを特徴と
する請求項８記載のＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27629994A JPH08137785A (ja) | 1994-11-10 | 1994-11-10 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27629994A JPH08137785A (ja) | 1994-11-10 | 1994-11-10 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08137785A true JPH08137785A (ja) | 1996-05-31 |
Family
ID=17567521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27629994A Withdrawn JPH08137785A (ja) | 1994-11-10 | 1994-11-10 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08137785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204242A (ja) * | 2007-02-21 | 2008-09-04 | Ricoh Co Ltd | サブ制御装置および情報処理装置 |
| KR100868766B1 (ko) * | 2007-01-31 | 2008-11-17 | 삼성전자주식회사 | 복수의 ｄｍａ 요청 블록들을 가지는 직접 메모리 액세스장치의 우선 순위를 결정하는 방법 및 장치 |
| JP2011008413A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 処理装置 |
-
1994
- 1994-11-10 JP JP27629994A patent/JPH08137785A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100868766B1 (ko) * | 2007-01-31 | 2008-11-17 | 삼성전자주식회사 | 복수의 ｄｍａ 요청 블록들을 가지는 직접 메모리 액세스장치의 우선 순위를 결정하는 방법 및 장치 |
| JP2008204242A (ja) * | 2007-02-21 | 2008-09-04 | Ricoh Co Ltd | サブ制御装置および情報処理装置 |
| JP2011008413A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |