JPH08139200A - トランジスタ・ゲート駆動電圧発生回路及びそのトランジスタの製造方法 - Google Patents
トランジスタ・ゲート駆動電圧発生回路及びそのトランジスタの製造方法Info
- Publication number
- JPH08139200A JPH08139200A JP6279026A JP27902694A JPH08139200A JP H08139200 A JPH08139200 A JP H08139200A JP 6279026 A JP6279026 A JP 6279026A JP 27902694 A JP27902694 A JP 27902694A JP H08139200 A JPH08139200 A JP H08139200A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- gate
- voltage
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】しきい値電圧のバラツキに起因する飽和電流の
バラツキを低減させる。 【構成】ＭＯＳトランジスタ12, 21の製造条件が同一と
なるように、ＭＯＳトランジスタ21を、ＭＯＳトランジ
スタ12と同一のＰ形基板の同一チップ内に形成する。そ
して定電流源22をＮチャンネルのＭＯＳトランジスタ21
のドレインに接続し、ドレイン−ゲート間を接続し、定
電圧を供給する定電圧回路23をソースに接続し、定電圧
にしきい値電圧ＶT を加算した電圧をＭＯＳトランジス
タのゲートに印加する。
バラツキを低減させる。 【構成】ＭＯＳトランジスタ12, 21の製造条件が同一と
なるように、ＭＯＳトランジスタ21を、ＭＯＳトランジ
スタ12と同一のＰ形基板の同一チップ内に形成する。そ
して定電流源22をＮチャンネルのＭＯＳトランジスタ21
のドレインに接続し、ドレイン−ゲート間を接続し、定
電圧を供給する定電圧回路23をソースに接続し、定電圧
にしきい値電圧ＶT を加算した電圧をＭＯＳトランジス
タのゲートに印加する。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ・ゲート
駆動電圧発生回路及びそのトランジスタの製造方法に関
し、特にＭＯＳ（Metal oxide Semiconductor)トランジ
スタのしきい値電圧のバラツキに起因する飽和電流のバ
ラツキを低減させる技術に関する。
駆動電圧発生回路及びそのトランジスタの製造方法に関
し、特にＭＯＳ（Metal oxide Semiconductor)トランジ
スタのしきい値電圧のバラツキに起因する飽和電流のバ
ラツキを低減させる技術に関する。
【０００２】
【従来の技術】従来より、負荷駆動用のＭＯＳトランジ
スタのゲート駆動電圧発生回路には、通常、定電圧回路
が用いられる。図５は、従来のＭＯＳトランジスタのゲ
ート駆動電圧発生回路を示す。図５において、ＭＯＳト
ランジスタ42は、ドレインに接続された負荷41を駆動す
るトランジスタであり、ゲートには、ＭＯＳ駆動回路43
が接続されている。このＭＯＳ駆動回路43は、入力信号
により制御されてゲートに電圧を印加するための回路で
あり、ＭＯＳ駆動回路43には定電圧回路44が接続されて
いる。尚、ＭＯＳ駆動回路43をゲートに接続する代わり
に定電圧に保たれた入力信号を直接ゲートに入力する場
合もある。
スタのゲート駆動電圧発生回路には、通常、定電圧回路
が用いられる。図５は、従来のＭＯＳトランジスタのゲ
ート駆動電圧発生回路を示す。図５において、ＭＯＳト
ランジスタ42は、ドレインに接続された負荷41を駆動す
るトランジスタであり、ゲートには、ＭＯＳ駆動回路43
が接続されている。このＭＯＳ駆動回路43は、入力信号
により制御されてゲートに電圧を印加するための回路で
あり、ＭＯＳ駆動回路43には定電圧回路44が接続されて
いる。尚、ＭＯＳ駆動回路43をゲートに接続する代わり
に定電圧に保たれた入力信号を直接ゲートに入力する場
合もある。
【０００３】負荷正常時では負荷41の抵抗で規定される
通電量で電流が流れるので問題ないが、負荷短絡時で
は、過電流が流れる場合がある。このような異常時に対
処するためには２つの方法がある。１つは、負荷41の過
電流を検知したときに、過電流は完全な異常であると判
断し、ＭＯＳトランジスタ42をオフして電流を完全に遮
断し、システムを止める方法である。もう１つは、負荷
41に通電される電流の通電量を制御する方法である。即
ち、外部からのサージ、ノイズ等により瞬間的に過電流
状態になることを想定し、通電電流を制限することによ
りシステムを止めないでＭＯＳトランジスタ42を保護す
る方法である。
通電量で電流が流れるので問題ないが、負荷短絡時で
は、過電流が流れる場合がある。このような異常時に対
処するためには２つの方法がある。１つは、負荷41の過
電流を検知したときに、過電流は完全な異常であると判
断し、ＭＯＳトランジスタ42をオフして電流を完全に遮
断し、システムを止める方法である。もう１つは、負荷
41に通電される電流の通電量を制御する方法である。即
ち、外部からのサージ、ノイズ等により瞬間的に過電流
状態になることを想定し、通電電流を制限することによ
りシステムを止めないでＭＯＳトランジスタ42を保護す
る方法である。
【０００４】
【発明が解決しようとする課題】ところで、後者の方法
には、さらにゲート電圧を制御して通電電流を飽和させ
る方法がある。図６はＭＯＳトランジスタ42の電流、電
圧特性を示す図であるが、この方法では、この図に示す
ように、負荷短絡時の通電量は、ゲート電圧を制御した
ときのＭＯＳトランジスタ42の飽和電流値で決まる。即
ち、同じゲート電圧でも飽和電流値が大きすぎると、Ｍ
ＯＳトランジスタ42のチップ焼損や、ワイヤ溶断等が考
えられ、小さすぎると、極端な場合、ＭＯＳトランジス
タ42がオフしてしまうケースが考えられるので、飽和電
流値のバラツキをできるだけ小さくすることがポイント
となる。
には、さらにゲート電圧を制御して通電電流を飽和させ
る方法がある。図６はＭＯＳトランジスタ42の電流、電
圧特性を示す図であるが、この方法では、この図に示す
ように、負荷短絡時の通電量は、ゲート電圧を制御した
ときのＭＯＳトランジスタ42の飽和電流値で決まる。即
ち、同じゲート電圧でも飽和電流値が大きすぎると、Ｍ
ＯＳトランジスタ42のチップ焼損や、ワイヤ溶断等が考
えられ、小さすぎると、極端な場合、ＭＯＳトランジス
タ42がオフしてしまうケースが考えられるので、飽和電
流値のバラツキをできるだけ小さくすることがポイント
となる。
【０００５】ここで、一般にＭＯＳトランジスタ42の飽
和電流ＩS は次式(1) によって表される。 ＩS ∝（ＶGS−ＶT ）2 ・・・・・・・・・・・・・・・・(1) 但し、ＶGS：ゲート−ソース間電圧 ＶT ：しきい値電圧 尚、しきい値電圧ＶT は、ゲートに電圧を印加していっ
たときに基板表面で反転が始まる時の電圧であり、ゲー
ト電圧がしきい値電圧ＶT を越えたときに初めてドレイ
ン電流が流れ出す。
和電流ＩS は次式(1) によって表される。 ＩS ∝（ＶGS−ＶT ）2 ・・・・・・・・・・・・・・・・(1) 但し、ＶGS：ゲート−ソース間電圧 ＶT ：しきい値電圧 尚、しきい値電圧ＶT は、ゲートに電圧を印加していっ
たときに基板表面で反転が始まる時の電圧であり、ゲー
ト電圧がしきい値電圧ＶT を越えたときに初めてドレイ
ン電流が流れ出す。
【０００６】(1) 式から分かるように、ＭＯＳトランジ
スタ42の飽和電流ＩS はしきい値電圧ＶT によって左右
される。また、しきい値電圧ＶT は次式(2) によって表
される。 ＶT ＝２φF ＋ｑＮA ＬDm／ＣOX 但し、φF ：Ｐ形基板のフェルミポテンシャル ＮA ：Ｐ形基板の不純物濃度 ＬDm：最大空乏層厚さ ＣOX：絶縁膜の単位面積当たりの容量 (2) 式から分かるように、しきい値電圧ＶT はＰ形基板
の不純物濃度ＮA に左右される。
スタ42の飽和電流ＩS はしきい値電圧ＶT によって左右
される。また、しきい値電圧ＶT は次式(2) によって表
される。 ＶT ＝２φF ＋ｑＮA ＬDm／ＣOX 但し、φF ：Ｐ形基板のフェルミポテンシャル ＮA ：Ｐ形基板の不純物濃度 ＬDm：最大空乏層厚さ ＣOX：絶縁膜の単位面積当たりの容量 (2) 式から分かるように、しきい値電圧ＶT はＰ形基板
の不純物濃度ＮA に左右される。
【０００７】不純物濃度についていえば、図７（Ａ）に
示すようなＬＳＩ等に用いられる通常のＭＯＳトランジ
スタでは、Ｐ形基板にチャンネル領域が形成されるた
め、Ｐ形基板表面の不純物濃度は、ソース−ドレイン領
域形成時の拡散によってはほとんど影響されず、しきい
値電圧ＶT のバラツキは少ない。これに対し、負荷駆動
用に用いられるＭＯＳトランジスタでは、電流駆動力を
高めるため、ＤＭＯＳ（Double Diffusion MOS) 構造の
トランジスタが多いが、かかるＤＭＯＳ構造のトランジ
スタでは、２重拡散により各領域が形成されるため、不
純物濃度がばらつきやすい。
示すようなＬＳＩ等に用いられる通常のＭＯＳトランジ
スタでは、Ｐ形基板にチャンネル領域が形成されるた
め、Ｐ形基板表面の不純物濃度は、ソース−ドレイン領
域形成時の拡散によってはほとんど影響されず、しきい
値電圧ＶT のバラツキは少ない。これに対し、負荷駆動
用に用いられるＭＯＳトランジスタでは、電流駆動力を
高めるため、ＤＭＯＳ（Double Diffusion MOS) 構造の
トランジスタが多いが、かかるＤＭＯＳ構造のトランジ
スタでは、２重拡散により各領域が形成されるため、不
純物濃度がばらつきやすい。
【０００８】即ち、例えばＮチャンネルＤＭＯＳ構造の
トランジスタに示す図７（Ｂ）において、一般にＰベー
ス、Ｐウェル等と呼ばれるＰ形基板領域は、Ｎ+ 拡散層
であるソース領域と同様に、ゲートエッジからの拡散に
より形成され、このＰ形基板領域がチャンネル領域とな
る。このため、Ｐ形基板の表面領域の不純物濃度は、拡
散条件によってばらつき、ＤＭＯＳ構造のトランジスタ
の基板表面領域の不純物濃度のバラツキは、通常のＭＯ
Ｓトランジスタの基板表面領域の不純物濃度のバラツキ
に比べて大きくなってしまう。
トランジスタに示す図７（Ｂ）において、一般にＰベー
ス、Ｐウェル等と呼ばれるＰ形基板領域は、Ｎ+ 拡散層
であるソース領域と同様に、ゲートエッジからの拡散に
より形成され、このＰ形基板領域がチャンネル領域とな
る。このため、Ｐ形基板の表面領域の不純物濃度は、拡
散条件によってばらつき、ＤＭＯＳ構造のトランジスタ
の基板表面領域の不純物濃度のバラツキは、通常のＭＯ
Ｓトランジスタの基板表面領域の不純物濃度のバラツキ
に比べて大きくなってしまう。
【０００９】したがって、しきい値電圧ＶT のバラツキ
も、通常のＭＯＳトランジスタより約２倍程度大きくな
り、±１Ｖ程度となる。この場合、例えば、しきい値電
圧Ｖ T の中心値を２Ｖ、最小値、最大値を、夫々、１
Ｖ、３Ｖとしてゲート−ソース間に５Ｖを印加すると、
前述の(1) 式によれば、夫々の飽和電流ＩS の比は９：
16：４となり、飽和電流ＩS に最大で４倍の開きが生じ
る。同様にゲート−ソース間電圧ＶGS＝４Ｖとした場合
には、飽和電流ＩS に最大で９倍のバラツキが生じてし
まう。
も、通常のＭＯＳトランジスタより約２倍程度大きくな
り、±１Ｖ程度となる。この場合、例えば、しきい値電
圧Ｖ T の中心値を２Ｖ、最小値、最大値を、夫々、１
Ｖ、３Ｖとしてゲート−ソース間に５Ｖを印加すると、
前述の(1) 式によれば、夫々の飽和電流ＩS の比は９：
16：４となり、飽和電流ＩS に最大で４倍の開きが生じ
る。同様にゲート−ソース間電圧ＶGS＝４Ｖとした場合
には、飽和電流ＩS に最大で９倍のバラツキが生じてし
まう。
【００１０】このように、ゲート電圧としてＭＯＳ駆動
回路43から定電圧を出力することによりＭＯＳトランジ
スタ42を駆動する場合、ＭＯＳトランジスタ42のしきい
値電圧ＶT にバラツキがあると、特に過電流時に通電電
流を制限したときに通電量もばらついてしまい、通電量
に一桁程度のバラツキが生じる場合もある。本発明はこ
のような従来の課題に鑑みてなされたもので、しきい値
電圧のバラツキに起因する飽和電流のバラツキを低減さ
せることが可能なトランジスタ・ゲート駆動電圧発生回
路及びそのトランジスタの製造方法を提供することを目
的とする。
回路43から定電圧を出力することによりＭＯＳトランジ
スタ42を駆動する場合、ＭＯＳトランジスタ42のしきい
値電圧ＶT にバラツキがあると、特に過電流時に通電電
流を制限したときに通電量もばらついてしまい、通電量
に一桁程度のバラツキが生じる場合もある。本発明はこ
のような従来の課題に鑑みてなされたもので、しきい値
電圧のバラツキに起因する飽和電流のバラツキを低減さ
せることが可能なトランジスタ・ゲート駆動電圧発生回
路及びそのトランジスタの製造方法を提供することを目
的とする。
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかるトランジスタ・ゲート駆動電圧発生回路で
は、負荷駆動用の第１のＭＯＳトランジスタのゲートに
出力されるゲート駆動用電圧を発生するトランジスタ・
ゲート駆動電圧発生回路において、前記第１のＭＯＳト
ランジスタと同一半導体基板上に同一製造条件にて形成
され、ドレイン端子とゲート端子が短絡されてゲート端
子が第１のＭＯＳトランジスタのゲート端子に接続され
た第２のＭＯＳトランジスタと、該第２のＭＯＳトラン
ジスタのドレイン側に接続されて所定の定電流を供給す
る定電流源と、前記第２のＭＯＳトランジスタのソース
側に接続されて所定の定電圧を発生する定電圧回路と、
を備えるようにした。
明にかかるトランジスタ・ゲート駆動電圧発生回路で
は、負荷駆動用の第１のＭＯＳトランジスタのゲートに
出力されるゲート駆動用電圧を発生するトランジスタ・
ゲート駆動電圧発生回路において、前記第１のＭＯＳト
ランジスタと同一半導体基板上に同一製造条件にて形成
され、ドレイン端子とゲート端子が短絡されてゲート端
子が第１のＭＯＳトランジスタのゲート端子に接続され
た第２のＭＯＳトランジスタと、該第２のＭＯＳトラン
ジスタのドレイン側に接続されて所定の定電流を供給す
る定電流源と、前記第２のＭＯＳトランジスタのソース
側に接続されて所定の定電圧を発生する定電圧回路と、
を備えるようにした。
【００１２】請求項２の発明にかかるトランジスタ・ゲ
ート駆動電圧発生回路では、前記第１のＭＯＳトランジ
スタのゲート端子と第２のＭＯＳトランジスタのゲート
端子との間に第１のバッファ回路を接続するように構成
した。請求項３の発明にかかるトランジスタ・ゲート駆
動電圧発生回路では、前記定電流源を、電源に接続され
た抵抗で構成する一方、前記定電圧回路の出力電圧を分
圧する分圧抵抗と、該分圧抵抗の接続点と前記第２のＭ
ＯＳトランジスタの接地側との間に接続され、分圧抵抗
により分圧された電圧を保持する第２のバッファ回路
と、を備えた。
ート駆動電圧発生回路では、前記第１のＭＯＳトランジ
スタのゲート端子と第２のＭＯＳトランジスタのゲート
端子との間に第１のバッファ回路を接続するように構成
した。請求項３の発明にかかるトランジスタ・ゲート駆
動電圧発生回路では、前記定電流源を、電源に接続され
た抵抗で構成する一方、前記定電圧回路の出力電圧を分
圧する分圧抵抗と、該分圧抵抗の接続点と前記第２のＭ
ＯＳトランジスタの接地側との間に接続され、分圧抵抗
により分圧された電圧を保持する第２のバッファ回路
と、を備えた。
【００１３】請求項４の発明にかかるトランジスタ・ゲ
ート駆動電圧発生回路のトランジスタの製造方法では、
半導体基板の負荷駆動用の第１のＭＯＳトランジスタ形
成領域としきい値電圧検出用の第２のＭＯＳトランジス
タ形成領域に埋込層を形成し、その上にエピタキシャル
層を形成する工程と、前記各トランジスタ形成領域を接
合分離する工程と、各トランジスタ形成領域上にゲート
酸化膜を形成した後、ゲート酸化膜上にゲート電極を形
成する工程と、前記第１のＭＯＳトランジスタ形成領域
及び第２のＭＯＳトランジスタ形成領域内のエピタキシ
ャル層内に不純物を拡散してチャンネル領域を同時に形
成する工程と、前記第１のＭＯＳトランジスタ形成領域
及び第２のＭＯＳトランジスタ形成領域の各チャンネル
領域内に不純物を拡散してソース領域を同時に形成する
とともに、両トランジスタの各エピタキシャル層内に不
純物を拡散してドレイン領域を同時に形成する工程と、
層間絶縁膜を形成する工程と、各トランジスタ形成領域
のドレイン領域、ソース領域にコンタクトを形成してド
レイン、ソース電極を形成する工程と、前記ドレイン、
ソース、ゲート電極に配線する工程と、を含むようにし
た。
ート駆動電圧発生回路のトランジスタの製造方法では、
半導体基板の負荷駆動用の第１のＭＯＳトランジスタ形
成領域としきい値電圧検出用の第２のＭＯＳトランジス
タ形成領域に埋込層を形成し、その上にエピタキシャル
層を形成する工程と、前記各トランジスタ形成領域を接
合分離する工程と、各トランジスタ形成領域上にゲート
酸化膜を形成した後、ゲート酸化膜上にゲート電極を形
成する工程と、前記第１のＭＯＳトランジスタ形成領域
及び第２のＭＯＳトランジスタ形成領域内のエピタキシ
ャル層内に不純物を拡散してチャンネル領域を同時に形
成する工程と、前記第１のＭＯＳトランジスタ形成領域
及び第２のＭＯＳトランジスタ形成領域の各チャンネル
領域内に不純物を拡散してソース領域を同時に形成する
とともに、両トランジスタの各エピタキシャル層内に不
純物を拡散してドレイン領域を同時に形成する工程と、
層間絶縁膜を形成する工程と、各トランジスタ形成領域
のドレイン領域、ソース領域にコンタクトを形成してド
レイン、ソース電極を形成する工程と、前記ドレイン、
ソース、ゲート電極に配線する工程と、を含むようにし
た。
【００１４】
【作用】上記、請求項１の発明にかかるトランジスタ・
ゲート駆動電圧発生回路の構成によれば、第２のＭＯＳ
トランジスタの電源側とゲート間を短絡することによ
り、しきい値電圧が検出される。第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとは、同一半導体基板
上に同一製造条件にて形成されるので、チャンネル領域
の不純物濃度は、両トランジスタで等しくとなり、この
しきい値電圧も等しくなる。また、第１のＭＯＳトラン
ジスタのゲートには、定電圧にしきい値電圧が加算され
た電圧がゲート電圧として印加されるが、このとき、両
トランジスタのしきい値電圧が等しいので、このしきい
値電圧はキャンセルされる。したがって、しきい値電圧
のバラツキに起因する飽和電流のバラツキもキャンセル
され、精度の良い電流リミッタを構成することが可能と
なる。
ゲート駆動電圧発生回路の構成によれば、第２のＭＯＳ
トランジスタの電源側とゲート間を短絡することによ
り、しきい値電圧が検出される。第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとは、同一半導体基板
上に同一製造条件にて形成されるので、チャンネル領域
の不純物濃度は、両トランジスタで等しくとなり、この
しきい値電圧も等しくなる。また、第１のＭＯＳトラン
ジスタのゲートには、定電圧にしきい値電圧が加算され
た電圧がゲート電圧として印加されるが、このとき、両
トランジスタのしきい値電圧が等しいので、このしきい
値電圧はキャンセルされる。したがって、しきい値電圧
のバラツキに起因する飽和電流のバラツキもキャンセル
され、精度の良い電流リミッタを構成することが可能と
なる。
【００１５】請求項２の発明にかかるトランジスタ・ゲ
ート駆動電圧発生回路の構成によれば、第１のバッファ
回路の働きにより、第１のＭＯＳトランジスタのゲート
容量に影響されずに、該ゲートに正確なゲート電圧を印
加することが可能となる。請求項３の発明にかかるトラ
ンジスタ・ゲート駆動電圧発生回路の構成によれば、第
２のバッファ回路の働きにより、ＭＯＳトランジスタの
接地側電位は、分圧抵抗により分圧された定電圧に保た
れ、定電流源が、電源に接続された抵抗で構成されてい
るため、簡単な回路構成でしきい値電圧を検出すること
が可能となる。
ート駆動電圧発生回路の構成によれば、第１のバッファ
回路の働きにより、第１のＭＯＳトランジスタのゲート
容量に影響されずに、該ゲートに正確なゲート電圧を印
加することが可能となる。請求項３の発明にかかるトラ
ンジスタ・ゲート駆動電圧発生回路の構成によれば、第
２のバッファ回路の働きにより、ＭＯＳトランジスタの
接地側電位は、分圧抵抗により分圧された定電圧に保た
れ、定電流源が、電源に接続された抵抗で構成されてい
るため、簡単な回路構成でしきい値電圧を検出すること
が可能となる。
【００１６】請求項４の発明にかかるトランジスタ・ゲ
ート駆動電圧発生回路のトランジスタの製造方法によれ
ば、第１のＭＯＳトランジスタ形成領域及び第２のＭＯ
Ｓトランジスタ形成領域のチャンネル領域が同時に形成
されるので、第１，２のＭＯＳトランジスタ形成領域の
両チャンネル領域の不純物濃度が等しくなる。
ート駆動電圧発生回路のトランジスタの製造方法によれ
ば、第１のＭＯＳトランジスタ形成領域及び第２のＭＯ
Ｓトランジスタ形成領域のチャンネル領域が同時に形成
されるので、第１，２のＭＯＳトランジスタ形成領域の
両チャンネル領域の不純物濃度が等しくなる。
【００１７】
【実施例】以下、本発明の実施例を図１〜図４に基づい
て説明する。図１は、負荷駆動回路１、及び本発明の第
一実施例のゲート駆動電圧発生回路２を示す。図１にお
いて、負荷11は、電圧ＶB の電源とＭＯＳトランジスタ
12のドレイン端子間に接続されている。ＭＯＳトランジ
スタ12は、負荷駆動用のＤＭＯＳ電界効果トランジスタ
であり、ソース端子がアースに接続されている。
て説明する。図１は、負荷駆動回路１、及び本発明の第
一実施例のゲート駆動電圧発生回路２を示す。図１にお
いて、負荷11は、電圧ＶB の電源とＭＯＳトランジスタ
12のドレイン端子間に接続されている。ＭＯＳトランジ
スタ12は、負荷駆動用のＤＭＯＳ電界効果トランジスタ
であり、ソース端子がアースに接続されている。
【００１８】ゲート駆動電圧発生回路２のＭＯＳトラン
ジスタ21は、しきい値電圧ＶT 検出用のＤＭＯＳ電界効
果トランジスタであり、ドレイン−ゲート端子間が短絡
され、ドレイン端子、ソース端子には、夫々、定電流源
22、定電圧回路23が接続され、ゲート端子は、第１のバ
ッファ回路24を介してＭＯＳトランジスタ12のゲート端
子に接続されている。
ジスタ21は、しきい値電圧ＶT 検出用のＤＭＯＳ電界効
果トランジスタであり、ドレイン−ゲート端子間が短絡
され、ドレイン端子、ソース端子には、夫々、定電流源
22、定電圧回路23が接続され、ゲート端子は、第１のバ
ッファ回路24を介してＭＯＳトランジスタ12のゲート端
子に接続されている。
【００１９】このＭＯＳトランジスタ21は、しきい値電
圧がＭＯＳトランジスタ12のしきい値電圧と等しくなる
ようにするため、ＭＯＳトランジスタ12と同一半導体基
板上の同一のＬＳＩ（１チップ）内に形成される。次
に、ＭＯＳトランジスタ12，21の製造方法について説明
する。図２及び図３の（ａ）〜（ｆ）は、ＭＯＳトラン
ジスタ12，21の製造方法の一例を示す。尚、ここでは、
ＣＭＯＳトランジスタを製造するように記載されている
が、この製造方法は、基本的には、バイポーラトランジ
スタも含め、パワーＭＯＳトランジスタと同一半導体基
板上に回路を形成することが可能なプロセスによる。
圧がＭＯＳトランジスタ12のしきい値電圧と等しくなる
ようにするため、ＭＯＳトランジスタ12と同一半導体基
板上の同一のＬＳＩ（１チップ）内に形成される。次
に、ＭＯＳトランジスタ12，21の製造方法について説明
する。図２及び図３の（ａ）〜（ｆ）は、ＭＯＳトラン
ジスタ12，21の製造方法の一例を示す。尚、ここでは、
ＣＭＯＳトランジスタを製造するように記載されている
が、この製造方法は、基本的には、バイポーラトランジ
スタも含め、パワーＭＯＳトランジスタと同一半導体基
板上に回路を形成することが可能なプロセスによる。
【００２０】まず、図２（ａ）に示すように、Ｐ型基板
51上にＮ+ 埋込層52を形成し、その上にＮ型エピタキシ
ャル層53を形成する。このＮ+ 埋込層52は、出力用トラ
ンジスタのドレイン抵抗を下げるため、また、回路部の
ラッチアップ耐量を向上させるために形成される。尚、
本実施例では、出力用トランジスタをＬＤＭＯＳトラン
ジスタとしている。
51上にＮ+ 埋込層52を形成し、その上にＮ型エピタキシ
ャル層53を形成する。このＮ+ 埋込層52は、出力用トラ
ンジスタのドレイン抵抗を下げるため、また、回路部の
ラッチアップ耐量を向上させるために形成される。尚、
本実施例では、出力用トランジスタをＬＤＭＯＳトラン
ジスタとしている。
【００２１】それから、図２（ｂ）に示すように、Ｐ型
アイソレーション領域54を形成し、Ｎ型エピタキシャル
層53を分離する。分離された一部のＮ型エピタキシャル
層53にＰウェル領域55を形成する。最終的にＰウェル領
域55内にＮ（チャンネル）ＭＯＳトランジスタが形成さ
れる。次に、図２（ｃ）に示すように、フィールド酸化
膜56を形成し、次にゲート酸化膜56′を熱酸化により形
成し、ＭＯＳトランジスタのゲートとしてポリシリコン
電極57を形成する。その後、負荷駆動用ＭＯＳトランジ
スタ、しきい値電圧検出用ＭＯＳトランジスタのＰ型チ
ャンネル領域58を拡散により形成する。
アイソレーション領域54を形成し、Ｎ型エピタキシャル
層53を分離する。分離された一部のＮ型エピタキシャル
層53にＰウェル領域55を形成する。最終的にＰウェル領
域55内にＮ（チャンネル）ＭＯＳトランジスタが形成さ
れる。次に、図２（ｃ）に示すように、フィールド酸化
膜56を形成し、次にゲート酸化膜56′を熱酸化により形
成し、ＭＯＳトランジスタのゲートとしてポリシリコン
電極57を形成する。その後、負荷駆動用ＭＯＳトランジ
スタ、しきい値電圧検出用ＭＯＳトランジスタのＰ型チ
ャンネル領域58を拡散により形成する。
【００２２】それから、図３（ｄ）に示すように、負荷
駆動用ＭＯＳトランジスタ、しきい値電圧検出用ＭＯＳ
トランジスタ及びＮ（チャンネル）ＭＯＳトランジスタ
のソース−ドレイン領域を形成するためにＮ+ 拡散領域
59，60，61，62を形成し、Ｐ（チャンネル）ＭＯＳトラ
ンジスタのソース−ドレイン領域を形成するためにＰ +
拡散領域63，64を形成する。
駆動用ＭＯＳトランジスタ、しきい値電圧検出用ＭＯＳ
トランジスタ及びＮ（チャンネル）ＭＯＳトランジスタ
のソース−ドレイン領域を形成するためにＮ+ 拡散領域
59，60，61，62を形成し、Ｐ（チャンネル）ＭＯＳトラ
ンジスタのソース−ドレイン領域を形成するためにＰ +
拡散領域63，64を形成する。
【００２３】このように負荷駆動用ＭＯＳトランジス
タ、しきい値電圧検出用ＭＯＳトランジスタのＰ型チャ
ンネル領域58、Ｎ+ 拡散領域59が同一拡散条件のもとに
形成されるため、両トランジスタのＰ型チャンネル領域
58の不純物濃度にバラツキが生じなくなる。それから、
図３（ｅ）に示すように、ＰＳＧ等からなる層間絶縁膜
65を形成し、フォトエッチング工程によりコンタクト領
域66を形成する。
タ、しきい値電圧検出用ＭＯＳトランジスタのＰ型チャ
ンネル領域58、Ｎ+ 拡散領域59が同一拡散条件のもとに
形成されるため、両トランジスタのＰ型チャンネル領域
58の不純物濃度にバラツキが生じなくなる。それから、
図３（ｅ）に示すように、ＰＳＧ等からなる層間絶縁膜
65を形成し、フォトエッチング工程によりコンタクト領
域66を形成する。
【００２４】最後に、図３（ｆ）に示すように、アルミ
ニウム電極67を形成する。実際にはこの後チップ表面に
ＰＳＧ、ＰＩＱ等の最終パッシベーション膜を形成す
る。このようなプロセスを経てＭＯＳトランジスタ12，
21が製造される。次に、ゲート駆動電圧発生回路２の動
作を説明する。ＭＯＳトランジスタ21のドレインとゲー
ト間を短絡し、定電流源22によりＭＯＳトランジスタ21
は定電流駆動されているため、ＭＯＳトランジスタ21
は、しきい値電圧ＶT2で導通することとなり、したがっ
て、ドレイン−ソース間で、しきい値電圧ＶT2が発生す
る。
ニウム電極67を形成する。実際にはこの後チップ表面に
ＰＳＧ、ＰＩＱ等の最終パッシベーション膜を形成す
る。このようなプロセスを経てＭＯＳトランジスタ12，
21が製造される。次に、ゲート駆動電圧発生回路２の動
作を説明する。ＭＯＳトランジスタ21のドレインとゲー
ト間を短絡し、定電流源22によりＭＯＳトランジスタ21
は定電流駆動されているため、ＭＯＳトランジスタ21
は、しきい値電圧ＶT2で導通することとなり、したがっ
て、ドレイン−ソース間で、しきい値電圧ＶT2が発生す
る。
【００２５】このＭＯＳトランジスタ12のしきい値電圧
ＶT1は、ＭＯＳトランジスタ12，21が同一半導体基板上
の同一チップ内に形成されているため、ＭＯＳトランジ
スタ21のしきい値電圧ＶT2と略等しいと考えられる。即
ち、半導体デバイスのしきい値電圧ＶT を含む各種特性
のバラツキは製造バラツキに起因する。半導体デバイス
は、１個のＬＳＩを１チップとして１ウェハ中に数百〜
数千個形成され、数十枚のウェハを１ロットとして製造
する。従って特性のバラツキの大きさは一般に次のよう
になる。
ＶT1は、ＭＯＳトランジスタ12，21が同一半導体基板上
の同一チップ内に形成されているため、ＭＯＳトランジ
スタ21のしきい値電圧ＶT2と略等しいと考えられる。即
ち、半導体デバイスのしきい値電圧ＶT を含む各種特性
のバラツキは製造バラツキに起因する。半導体デバイス
は、１個のＬＳＩを１チップとして１ウェハ中に数百〜
数千個形成され、数十枚のウェハを１ロットとして製造
する。従って特性のバラツキの大きさは一般に次のよう
になる。
【００２６】ロット間バラツキ＞ロット内バラツキ＞ウ
ェハ内バラツキ＞チップ内バラツキ 特に、Ｐ形基板の表面領域の不純物濃度は拡散条件によ
り影響を受けるが、本実施例では、ＭＯＳトランジスタ
12，21が同一半導体基板上の同一チップ内に形成されて
いるため、拡散条件が同一となり、Ｐ形基板の表面領域
の不純物濃度のバラツキは極小となる。したがって、Ｐ
形基板の表面領域の不純物濃度のバラツキが極小となれ
ば、ＭＯＳトランジスタ12のしきい値電圧ＶT1と、ＭＯ
Ｓトランジスタ21のしきい値電圧ＶT2と、は略等しいと
考えられ、例えば、ＶT1＝２Ｖの時、ＶT2＝２Ｖとな
り、ＶT1＝３Ｖの時、ＶT2＝３Ｖとなり、ＶT1＝１Ｖの
時、ＶT1＝１Ｖとなる。
ェハ内バラツキ＞チップ内バラツキ 特に、Ｐ形基板の表面領域の不純物濃度は拡散条件によ
り影響を受けるが、本実施例では、ＭＯＳトランジスタ
12，21が同一半導体基板上の同一チップ内に形成されて
いるため、拡散条件が同一となり、Ｐ形基板の表面領域
の不純物濃度のバラツキは極小となる。したがって、Ｐ
形基板の表面領域の不純物濃度のバラツキが極小となれ
ば、ＭＯＳトランジスタ12のしきい値電圧ＶT1と、ＭＯ
Ｓトランジスタ21のしきい値電圧ＶT2と、は略等しいと
考えられ、例えば、ＶT1＝２Ｖの時、ＶT2＝２Ｖとな
り、ＶT1＝３Ｖの時、ＶT2＝３Ｖとなり、ＶT1＝１Ｖの
時、ＶT1＝１Ｖとなる。
【００２７】一方、ＭＯＳトランジスタ21のソースに
は、定電圧回路23の出力電圧が入力されるため、バッフ
ァ回路34を介して出力される電圧Ｖout は次式(3) によ
って表される。 Ｖout ＝Ｖ1 ＋ＶT2 ・・・・・・・・・・・・・・・・・・・・(3) 但し、Ｖ1 ：定電圧回路23の出力電圧 ＶT2：ＭＯＳトランジスタ21のしきい値電圧 この出力電圧Ｖout がＭＯＳトランジスタ12のゲートに
入力される。
は、定電圧回路23の出力電圧が入力されるため、バッフ
ァ回路34を介して出力される電圧Ｖout は次式(3) によ
って表される。 Ｖout ＝Ｖ1 ＋ＶT2 ・・・・・・・・・・・・・・・・・・・・(3) 但し、Ｖ1 ：定電圧回路23の出力電圧 ＶT2：ＭＯＳトランジスタ21のしきい値電圧 この出力電圧Ｖout がＭＯＳトランジスタ12のゲートに
入力される。
【００２８】式(1) のゲート−ソース間電圧ＶGSに式
(3) の出力電圧Ｖout を代入すると、ＭＯＳトランジス
タの飽和電流ＩS は ＩS ∝Ｖ1 ・・・・・・・・・・・・・・・・・・・・・・（4) と表され、ＭＯＳトランジスタ12のしきい値電圧ＶT1の
バラツキに起因する飽和電流ＩS のバラツキがなくなる
ことが分かる。
(3) の出力電圧Ｖout を代入すると、ＭＯＳトランジス
タの飽和電流ＩS は ＩS ∝Ｖ1 ・・・・・・・・・・・・・・・・・・・・・・（4) と表され、ＭＯＳトランジスタ12のしきい値電圧ＶT1の
バラツキに起因する飽和電流ＩS のバラツキがなくなる
ことが分かる。
【００２９】かかる構成によれば、ＭＯＳトランジスタ
12，21を同一半導体基板上の同一チップ内に同一製造方
法で形成したため、ＭＯＳトランジスタ12，21のしきい
値電圧は等しくなり、また、ＭＯＳトランジスタ12のゲ
ートには、定電圧にＭＯＳトランジスタ21のしきい値電
圧ＶT2が加算された電圧が印加されるため、ＭＯＳトラ
ンジスタ12のしきい値電圧ＶT1のバラツキによるＭＯＳ
トランジスタ12の飽和電流ＩS のバラツキを低減させる
ことができ、簡単な回路の追加のみで精度の良い電流リ
ミッタを構成することができる。
12，21を同一半導体基板上の同一チップ内に同一製造方
法で形成したため、ＭＯＳトランジスタ12，21のしきい
値電圧は等しくなり、また、ＭＯＳトランジスタ12のゲ
ートには、定電圧にＭＯＳトランジスタ21のしきい値電
圧ＶT2が加算された電圧が印加されるため、ＭＯＳトラ
ンジスタ12のしきい値電圧ＶT1のバラツキによるＭＯＳ
トランジスタ12の飽和電流ＩS のバラツキを低減させる
ことができ、簡単な回路の追加のみで精度の良い電流リ
ミッタを構成することができる。
【００３０】また、第１のバッファ回路24の働きにより
ＭＯＳトランジスタ12のゲート容量に影響されず瞬間的
に大電流を流すことができ、ＭＯＳトランジスタ21のド
レイン電圧を、ＭＯＳトランジスタ12のゲートに正確に
印加することができる。尚、実施例では、Ｎチャンネル
形のＭＯＳトランジスタを用いて説明したが、Ｐチャン
ネル形のものにも同様に適用することができる。また、
ＭＯＳトランジスタだけでなくＩＧＢＴを用いても全く
同様の効果が得られる。
ＭＯＳトランジスタ12のゲート容量に影響されず瞬間的
に大電流を流すことができ、ＭＯＳトランジスタ21のド
レイン電圧を、ＭＯＳトランジスタ12のゲートに正確に
印加することができる。尚、実施例では、Ｎチャンネル
形のＭＯＳトランジスタを用いて説明したが、Ｐチャン
ネル形のものにも同様に適用することができる。また、
ＭＯＳトランジスタだけでなくＩＧＢＴを用いても全く
同様の効果が得られる。
【００３１】次に第二実施例について説明する。このも
のは、簡単な回路構成で定電流源を構成し、さらに定電
圧も任意に変更できるようにしたものである。図４は第
二実施例の回路構成を示す。尚、図１と同一要素のもの
については同一符号を付して説明は省略する。
のは、簡単な回路構成で定電流源を構成し、さらに定電
圧も任意に変更できるようにしたものである。図４は第
二実施例の回路構成を示す。尚、図１と同一要素のもの
については同一符号を付して説明は省略する。
【００３２】図４において、ゲート−ドレイン間が短絡
されたしきい値電圧ＶT 検出用のＭＯＳトランジスタ21
は、ドレインが電流制限用抵抗Ｒ1 を介して電圧ＶB の
電源に接続されることにより、定電流駆動されている。
定電圧回路23の出力電圧は、抵抗Ｒ2 ，Ｒ3 によって分
圧され、分圧比によって任意に変えられる。オペアンプ
31は第２のバッファ回路を構成するものであり、オペア
ンプ31の入力端は、抵抗Ｒ2 ，Ｒ3 の接続点に接続し、
出力端は、ＭＯＳトランジスタ21のソースに接続され、
抵抗Ｒ2 ，Ｒ3 により分圧された電圧を電流増幅する。
されたしきい値電圧ＶT 検出用のＭＯＳトランジスタ21
は、ドレインが電流制限用抵抗Ｒ1 を介して電圧ＶB の
電源に接続されることにより、定電流駆動されている。
定電圧回路23の出力電圧は、抵抗Ｒ2 ，Ｒ3 によって分
圧され、分圧比によって任意に変えられる。オペアンプ
31は第２のバッファ回路を構成するものであり、オペア
ンプ31の入力端は、抵抗Ｒ2 ，Ｒ3 の接続点に接続し、
出力端は、ＭＯＳトランジスタ21のソースに接続され、
抵抗Ｒ2 ，Ｒ3 により分圧された電圧を電流増幅する。
【００３３】また、第１のバッファ回路24は、オペアン
プ32によって構成され、オペアンプ32の入力端がＭＯＳ
トランジスタ21のドレイン及びゲートに接続され、出力
端が負荷駆動用のＭＯＳトランジスタ12のゲートに接続
される。次に動作を説明する。ＭＯＳトランジスタ47の
ソース電位は、第１のバッファ回路の働きにより、抵抗
Ｒ2 ，Ｒ3 により分圧された定電圧に保たれ、抵抗
Ｒ1 、ＭＯＳトランジスタ21に通電される電流の影響を
受けない。
プ32によって構成され、オペアンプ32の入力端がＭＯＳ
トランジスタ21のドレイン及びゲートに接続され、出力
端が負荷駆動用のＭＯＳトランジスタ12のゲートに接続
される。次に動作を説明する。ＭＯＳトランジスタ47の
ソース電位は、第１のバッファ回路の働きにより、抵抗
Ｒ2 ，Ｒ3 により分圧された定電圧に保たれ、抵抗
Ｒ1 、ＭＯＳトランジスタ21に通電される電流の影響を
受けない。
【００３４】かかる構成によれば、分圧抵抗により定電
圧回路23の出力電圧を任意に変更してＭＯＳトランジス
タ12の電流リミット値を任意に設定することが可能とな
る。また定電流源として抵抗Ｒ1 を用いているため簡単
な回路構成でしきい値電圧を発生させることができる。
さらに、第１のバッファ回路をオペアンプ32で簡易に構
成することができる。
圧回路23の出力電圧を任意に変更してＭＯＳトランジス
タ12の電流リミット値を任意に設定することが可能とな
る。また定電流源として抵抗Ｒ1 を用いているため簡単
な回路構成でしきい値電圧を発生させることができる。
さらに、第１のバッファ回路をオペアンプ32で簡易に構
成することができる。
【００３５】
【発明の効果】以上説明したように、請求項１の発明に
かかるトランジスタ・ゲート駆動電圧発生回路によれ
ば、第１、２のＭＯＳトランジスタのしきい値電圧を等
しくすることができ、しきい値電圧のバラツキに起因す
る飽和電流のバラツキがキャンセルされ、精度の良い電
流リミッタを構成することができる。
かかるトランジスタ・ゲート駆動電圧発生回路によれ
ば、第１、２のＭＯＳトランジスタのしきい値電圧を等
しくすることができ、しきい値電圧のバラツキに起因す
る飽和電流のバラツキがキャンセルされ、精度の良い電
流リミッタを構成することができる。
【００３６】請求項２の発明にかかるトランジスタ・ゲ
ート駆動電圧発生回路によれば、第１のＭＯＳトランジ
スタのゲート容量に影響されずに、該ゲートに正確なゲ
ート電圧を印加することができる。請求項３の発明にか
かるトランジスタ・ゲート駆動電圧発生回路によれば、
簡単な回路構成でしきい値電圧を検出することができ
る。
ート駆動電圧発生回路によれば、第１のＭＯＳトランジ
スタのゲート容量に影響されずに、該ゲートに正確なゲ
ート電圧を印加することができる。請求項３の発明にか
かるトランジスタ・ゲート駆動電圧発生回路によれば、
簡単な回路構成でしきい値電圧を検出することができ
る。
【００３７】請求項４の発明にかかるトランジスタ・ゲ
ート駆動電圧発生回路のトランジスタの製造方法によれ
ば、第１，２のＭＯＳトランジスタ形成領域の両チャン
ネル領域の不純物濃度が等しくなり、したがって、しき
い値電圧も等しくなる。
ート駆動電圧発生回路のトランジスタの製造方法によれ
ば、第１，２のＭＯＳトランジスタ形成領域の両チャン
ネル領域の不純物濃度が等しくなり、したがって、しき
い値電圧も等しくなる。
【図１】本発明の第１実施例の構成を示す回路図。
【図２】図１のＭＯＳトランジスタの製造工程における
断面図。
断面図。
【図３】同上断面図。
【図４】本発明の第２実施例の構成を示す回路図。
【図５】従来の回路図。
【図６】図５のＭＯＳトランジスタの動作説明図。
【図７】ＭＯＳトランジスタの説明図。
１ 負荷駆動回路 ２ ゲート駆動電圧発生回路 12，21 ＭＯＳトランジスタ 22 定電流源 23 定電圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｅ
Claims (4)
- 【請求項１】負荷駆動用の第１のＭＯＳトランジスタの
ゲートに出力されるゲート駆動用電圧を発生するトラン
ジスタ・ゲート駆動電圧発生回路において、 前記第１のＭＯＳトランジスタと同一半導体基板上に同
一製造条件にて形成され、ドレイン端子とゲート端子が
短絡されてゲート端子が第１のＭＯＳトランジスタのゲ
ート端子に接続された第２のＭＯＳトランジスタと、 該第２のＭＯＳトランジスタのドレイン側に接続されて
所定の定電流を供給する定電流源と、 前記第２のＭＯＳトランジスタのソース側に接続されて
所定の定電圧を発生する定電圧回路と、 を備えたことを特徴とするトランジスタ・ゲート駆動電
圧発生回路。 - 【請求項２】前記第１のＭＯＳトランジスタのゲート端
子と第２のＭＯＳトランジスタのゲート端子との間に第
１のバッファ回路を接続するように構成したことを特徴
とする請求項１に記載のトランジスタ・ゲート駆動電圧
発生回路。 - 【請求項３】前記定電流源を、電源に接続された抵抗で
構成する一方、 前記定電圧回路の出力電圧を分圧する分圧抵抗と、 該分圧抵抗の接続点と前記第２のＭＯＳトランジスタの
接地側との間に接続され、分圧抵抗により分圧された電
圧を保持する第２のバッファ回路と、を備えたことを特
徴とする請求項１又は請求項２に記載のトランジスタ・
ゲート駆動電圧発生回路。 - 【請求項４】半導体基板の負荷駆動用の第１のＭＯＳト
ランジスタ形成領域としきい値電圧検出用の第２のＭＯ
Ｓトランジスタ形成領域に埋込層を形成し、その上にエ
ピタキシャル層を形成する工程と、 前記各トランジスタ形成領域を接合分離する工程と、 各トランジスタ形成領域上にゲート酸化膜を形成した
後、ゲート酸化膜上にゲート電極を形成する工程と、 前記第１のＭＯＳトランジスタ形成領域及び第２のＭＯ
Ｓトランジスタ形成領域内のエピタキシャル層内に不純
物を拡散してチャンネル領域を同時に形成する工程と、 前記第１のＭＯＳトランジスタ形成領域及び第２のＭＯ
Ｓトランジスタ形成領域の各チャンネル領域内に不純物
を拡散してソース領域を同時に形成するとともに、両ト
ランジスタの各エピタキシャル層内に不純物を拡散して
ドレイン領域を同時に形成する工程と、 層間絶縁膜を形成する工程と、 各トランジスタ形成領域のドレイン領域、ソース領域に
コンタクトを形成してドレイン、ソース電極を形成する
工程と、 前記ドレイン、ソース、ゲート電極に配線する工程と、
を含むことを特徴とするトランジスタ・ゲート駆動電圧
発生回路のトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902694A JP3289518B2 (ja) | 1994-11-14 | 1994-11-14 | トランジスタ・ゲート駆動電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902694A JP3289518B2 (ja) | 1994-11-14 | 1994-11-14 | トランジスタ・ゲート駆動電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139200A true JPH08139200A (ja) | 1996-05-31 |
| JP3289518B2 JP3289518B2 (ja) | 2002-06-10 |
Family
ID=17605366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27902694A Expired - Fee Related JP3289518B2 (ja) | 1994-11-14 | 1994-11-14 | トランジスタ・ゲート駆動電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289518B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278436A (ja) * | 2009-05-29 | 2010-12-09 | Power Integrations Inc | パワー集積回路デバイス |
| WO2011040016A1 (en) * | 2009-09-29 | 2011-04-07 | Fuji Electric Systems Co., Ltd. | High voltage semiconductor device and driving circuit |
| US9973183B2 (en) | 2015-09-28 | 2018-05-15 | Power Integrations, Inc. | Field-effect transistor device with partial finger current sensing FETs |
| US9983239B2 (en) | 2016-05-13 | 2018-05-29 | Power Integrations, Inc. | Integrated linear current sense circuitry for semiconductor transistor devices |
| US10819102B2 (en) | 2016-08-08 | 2020-10-27 | Power Integrations, Inc. | Electronic circuit for fast temperature sensing of a power switching device |
-
1994
- 1994-11-14 JP JP27902694A patent/JP3289518B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278436A (ja) * | 2009-05-29 | 2010-12-09 | Power Integrations Inc | パワー集積回路デバイス |
| CN103178059A (zh) * | 2009-05-29 | 2013-06-26 | 电力集成公司 | 功率集成电路器件 |
| US9263564B2 (en) | 2009-05-29 | 2016-02-16 | Power Integrations, Inc. | Power integrated circuit with incorporated sense FET |
| WO2011040016A1 (en) * | 2009-09-29 | 2011-04-07 | Fuji Electric Systems Co., Ltd. | High voltage semiconductor device and driving circuit |
| JP2012519371A (ja) * | 2009-09-29 | 2012-08-23 | 富士電機株式会社 | 高耐圧半導体装置および駆動回路 |
| US8674729B2 (en) | 2009-09-29 | 2014-03-18 | Fuji Electric Co., Ltd. | High voltage semiconductor device and driving circuit |
| US9973183B2 (en) | 2015-09-28 | 2018-05-15 | Power Integrations, Inc. | Field-effect transistor device with partial finger current sensing FETs |
| US9983239B2 (en) | 2016-05-13 | 2018-05-29 | Power Integrations, Inc. | Integrated linear current sense circuitry for semiconductor transistor devices |
| US10819102B2 (en) | 2016-08-08 | 2020-10-27 | Power Integrations, Inc. | Electronic circuit for fast temperature sensing of a power switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3289518B2 (ja) | 2002-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2731119B2 (ja) | 半導体パワー素子およびその遮断回路 | |
| JPS6250985B2 (ja) | ||
| JP3353388B2 (ja) | 電力用半導体装置 | |
| US5128823A (en) | Power semiconductor apparatus | |
| JPH1050996A (ja) | 過電流検出回路 | |
| JPH08139200A (ja) | トランジスタ・ゲート駆動電圧発生回路及びそのトランジスタの製造方法 | |
| US20020167056A1 (en) | Insulated gate semiconductor device with control circuit | |
| JPH04241452A (ja) | 半導体集積回路装置 | |
| JP2668887B2 (ja) | パワーｍｏｓｆｅｔおよびその製造方法 | |
| US5262665A (en) | Semiconductor device with current sensing function | |
| JPH11345965A (ja) | 半導体装置 | |
| JP4717246B2 (ja) | 半導体装置 | |
| EP0690578A1 (en) | MOSFET interface circuit having an increased or a reduced mutual conductance | |
| JPS63137478A (ja) | 保護回路をもつ半導体装置の製造方法 | |
| JPH053289A (ja) | 電力用半導体装置 | |
| JP2002190575A (ja) | 半導体装置およびその製造方法 | |
| JPH07235608A (ja) | 半導体集積回路装置 | |
| JPH0691262B2 (ja) | 半導体装置 | |
| JP2871352B2 (ja) | 半導体装置 | |
| JPH10333756A (ja) | 電子装置並びにその電子装置を有する電子スイッチ装置及びその製造方法 | |
| JP2669245B2 (ja) | 半導体装置 | |
| JP2003100877A (ja) | 入力保護回路 | |
| JP2000340669A (ja) | アクティブ・クランプ回路 | |
| JPH08316426A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH04330773A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100322 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |