JPH08139273A - 半導体集積回路および半導体装置 - Google Patents
半導体集積回路および半導体装置Info
- Publication number
- JPH08139273A JPH08139273A JP6278741A JP27874194A JPH08139273A JP H08139273 A JPH08139273 A JP H08139273A JP 6278741 A JP6278741 A JP 6278741A JP 27874194 A JP27874194 A JP 27874194A JP H08139273 A JPH08139273 A JP H08139273A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitor
- mis
- capacitance
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/045—Manufacture or treatment of capacitors having potential barriers, e.g. varactors
- H10D1/047—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
- H10D1/048—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors having PN junctions, e.g. hybrid capacitors with MOS control
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/813—Combinations of field-effect devices and capacitor only
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板に伝達されてきたデジタルノイズがＭＩ
Ｓ容量素子に接続された回路にクロストークしないよう
にする。 【構成】 基板端子１とＭＩＳ容量４との間に第１容量
２と第２容量３とを直列的に接続し、第１容量２と第２
容量３との間に電源７を接続して、この電源７により第
１容量２と第２容量３との間の電位を任意の電位に制御
するようにする。
Ｓ容量素子に接続された回路にクロストークしないよう
にする。 【構成】 基板端子１とＭＩＳ容量４との間に第１容量
２と第２容量３とを直列的に接続し、第１容量２と第２
容量３との間に電源７を接続して、この電源７により第
１容量２と第２容量３との間の電位を任意の電位に制御
するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ（Metal Insula
tor Silicon)容量を備えた半導体集積回路およびその回
路を有する半導体装置に関するものである。
tor Silicon)容量を備えた半導体集積回路およびその回
路を有する半導体装置に関するものである。
【０００２】
【従来の技術】図５は従来のＭＩＳ容量素子を備えた半
導体装置の一例を示す要部断面図であり、同一基板にＣ
ＭＯＳ（Complementary ＭＯＳ）トランジスタ（図示せ
ず）を形成した場合の例を示したものである。この構造
では、ＭＩＳ容量素子形成予定領域のｐ型のシリコン
（Ｓｉ）基板５０表面にｎ型のエピタキシャル層５１が
形成されている。またエピタキシャル層５１表面には、
ＭＩＳ容量の下部電極の形成予定領域とコンタクトの形
成予定領域とを囲むようにＬＯＣＯＳ酸化膜５２が形成
されている。そして、ＬＯＣＯＳ酸化膜５２で囲まれた
エピタキシャル層５１には、ＭＩＳ容量の下部電極用の
ｎ型不純物層５３ａとコンタクト用のｎ型不純物層５３
ｂとが形成されている。
導体装置の一例を示す要部断面図であり、同一基板にＣ
ＭＯＳ（Complementary ＭＯＳ）トランジスタ（図示せ
ず）を形成した場合の例を示したものである。この構造
では、ＭＩＳ容量素子形成予定領域のｐ型のシリコン
（Ｓｉ）基板５０表面にｎ型のエピタキシャル層５１が
形成されている。またエピタキシャル層５１表面には、
ＭＩＳ容量の下部電極の形成予定領域とコンタクトの形
成予定領域とを囲むようにＬＯＣＯＳ酸化膜５２が形成
されている。そして、ＬＯＣＯＳ酸化膜５２で囲まれた
エピタキシャル層５１には、ＭＩＳ容量の下部電極用の
ｎ型不純物層５３ａとコンタクト用のｎ型不純物層５３
ｂとが形成されている。
【０００３】一方、エピタキシャル層５１の表面を覆う
状態でＬＯＣＯＳ酸化膜５２上には、窒化シリコン（Ｓ
ｉＮ）膜５４とボロン−リンシリケートガラス（ＢＰＳ
Ｇ）膜５５とが順に積層されている。なおここでは、ｎ
型不純物層５３ｂとＳｉＮ膜５４との間に酸化膜５６が
介在している。
状態でＬＯＣＯＳ酸化膜５２上には、窒化シリコン（Ｓ
ｉＮ）膜５４とボロン−リンシリケートガラス（ＢＰＳ
Ｇ）膜５５とが順に積層されている。なおここでは、ｎ
型不純物層５３ｂとＳｉＮ膜５４との間に酸化膜５６が
介在している。
【０００４】ＢＰＳＧ膜５５には上記ｎ型不純物層５３
ａの直上部分が開孔されており、この開孔部５５ａ内の
ＳｉＮ膜５５上には上部電極としてのアルミニウム（Ａ
ｌ）電極（第１ＭＩＳ端子）５７ａが形成されている。
そして、このようにｎ型不純物層５３ａ上にＳｉＮ膜５
４を介して第１ＭＩＳ端子５７ａが形成されたことによ
りＭＩＳ容量６０が構成されている。また、ｎ型不純物
層５３ｂ上方の酸化膜５６、ＳｉＮ膜５４およびＢＰＳ
Ｇ膜５５には、ｎ型不純物層５３ｂに通じるコンタクト
ホール５８が形成されており、この内部を埋込むように
ＢＰＳＧ膜５５上にＡｌ電極（第２ＭＩＳ端子）５７ｂ
が形成されたことによりコンタクトが構成されている。
ａの直上部分が開孔されており、この開孔部５５ａ内の
ＳｉＮ膜５５上には上部電極としてのアルミニウム（Ａ
ｌ）電極（第１ＭＩＳ端子）５７ａが形成されている。
そして、このようにｎ型不純物層５３ａ上にＳｉＮ膜５
４を介して第１ＭＩＳ端子５７ａが形成されたことによ
りＭＩＳ容量６０が構成されている。また、ｎ型不純物
層５３ｂ上方の酸化膜５６、ＳｉＮ膜５４およびＢＰＳ
Ｇ膜５５には、ｎ型不純物層５３ｂに通じるコンタクト
ホール５８が形成されており、この内部を埋込むように
ＢＰＳＧ膜５５上にＡｌ電極（第２ＭＩＳ端子）５７ｂ
が形成されたことによりコンタクトが構成されている。
【０００５】
【発明が解決しようとする課題】ところが上記した従来
の半導体装置では、回路として見た場合、図６に示すよ
うに基板端子５０ａと第２ＭＩＳ端子５７ｂとの間に、
図５に示したｎ型のエピタキシャル層５１とｐ型のＳｉ
基板５０との間に形成される寄生接合容量６１が存在す
る。一般に、下式に示すように、ＲＣ直列回路のインピ
ーダンスＺは容量Ｃに対して小さくなる。
の半導体装置では、回路として見た場合、図６に示すよ
うに基板端子５０ａと第２ＭＩＳ端子５７ｂとの間に、
図５に示したｎ型のエピタキシャル層５１とｐ型のＳｉ
基板５０との間に形成される寄生接合容量６１が存在す
る。一般に、下式に示すように、ＲＣ直列回路のインピ
ーダンスＺは容量Ｃに対して小さくなる。
【数１】｜Ｚ｜＝｛Ｒ2 ＋（１／ωＣ）2 ｝1/2 Ｒ；抵抗、ω；角速度
【０００６】したがって、ＭＩＳ容量６０と同一基板に
形成したＣＭＯＳ（図示せず）が作動してそのデジタル
信号が基板端子５０ａに伝達されると、図中矢印で示す
ようにデジタル信号は寄生接合容量６１を通過して第２
ＭＩＳ端子５７ｂに抜ける。その結果、デジタル信号は
ノイズとしてＭＩＳ容量素子に接続されている別の回路
に入り込み、クロストークしてしまうのである。本発明
は上記課題を解決するためになされたものであり、基板
に伝達されてきたデジタル信号がＭＩＳ容量素子に接続
された回路にクロストークしない半導体集積回路および
半導体装置を提供することを目的としている。
形成したＣＭＯＳ（図示せず）が作動してそのデジタル
信号が基板端子５０ａに伝達されると、図中矢印で示す
ようにデジタル信号は寄生接合容量６１を通過して第２
ＭＩＳ端子５７ｂに抜ける。その結果、デジタル信号は
ノイズとしてＭＩＳ容量素子に接続されている別の回路
に入り込み、クロストークしてしまうのである。本発明
は上記課題を解決するためになされたものであり、基板
に伝達されてきたデジタル信号がＭＩＳ容量素子に接続
された回路にクロストークしない半導体集積回路および
半導体装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
（以下、本発明回路と記す）は、基板端子とＭＩＳ容量
との間に第１容量と第２容量とを直列的に接続し、第１
容量と第２容量との間に電源を接続する。そしてこの電
源により、第１容量と第２容量との間の電位を任意の電
位に制御するようにしたものである。
（以下、本発明回路と記す）は、基板端子とＭＩＳ容量
との間に第１容量と第２容量とを直列的に接続し、第１
容量と第２容量との間に電源を接続する。そしてこの電
源により、第１容量と第２容量との間の電位を任意の電
位に制御するようにしたものである。
【０００８】また本発明の半導体装置（以下、本発明装
置と記す）では、半導体基体上にこの半導体基体とは電
気的に分離した状態で第１層を形成し、第１層上に絶縁
材料からなる第２層を介してＭＩＳ容量を形成する。Ｍ
ＩＳ容量は、第２層上に形成した所定のパターンの下部
電極上に、絶縁膜を介して上部電極を形成したものから
なる。またＭＩＳ容量の形成領域以外の第２層と絶縁膜
とに、第１層に到達するコンタクトホールを形成する。
そして電源と接続した電位制御電極を、コンタクトホー
ルの内部表面を覆うように絶縁膜上に形成することで、
第１層を任意の電位に制御するようにしたものである。
なお、上記第１層としては、例えば半導体基体の導電型
とは反対の導電型の半導体層または絶縁層が用いられ
る。
置と記す）では、半導体基体上にこの半導体基体とは電
気的に分離した状態で第１層を形成し、第１層上に絶縁
材料からなる第２層を介してＭＩＳ容量を形成する。Ｍ
ＩＳ容量は、第２層上に形成した所定のパターンの下部
電極上に、絶縁膜を介して上部電極を形成したものから
なる。またＭＩＳ容量の形成領域以外の第２層と絶縁膜
とに、第１層に到達するコンタクトホールを形成する。
そして電源と接続した電位制御電極を、コンタクトホー
ルの内部表面を覆うように絶縁膜上に形成することで、
第１層を任意の電位に制御するようにしたものである。
なお、上記第１層としては、例えば半導体基体の導電型
とは反対の導電型の半導体層または絶縁層が用いられ
る。
【０００９】
【作用】本発明回路では、電源によって第１容量と第２
容量との間の電位が任意の電位に制御されるため、基板
端子に他の素子からのデジタル信号が伝達されてきて
も、その信号は第１容量を通過して電源の方に引き抜か
れる。よって、基板端子に伝達されて第１容量を通過し
たデジタル信号が、さらに第２容量を通過して第２容量
とＭＩＳ容量との間に接続されたＭＩＳ端子に入り込む
ことがない。
容量との間の電位が任意の電位に制御されるため、基板
端子に他の素子からのデジタル信号が伝達されてきて
も、その信号は第１容量を通過して電源の方に引き抜か
れる。よって、基板端子に伝達されて第１容量を通過し
たデジタル信号が、さらに第２容量を通過して第２容量
とＭＩＳ容量との間に接続されたＭＩＳ端子に入り込む
ことがない。
【００１０】本発明装置では、半導体基体と第１層との
間に第１の容量が形成され、第１層と下部電極との間に
絶縁材料からなる第２層による第２の容量が形成され
る。また第１層はコンタクトホール内の表面を覆う状態
で形成した電位制御電極に接続しているので、任意の電
位に制御される。このため、半導体基体に伝達されてき
たデジタル信号が第１の容量を抜けても第１層から電位
制御電極に引き抜かれるので、上記デジタル信号が第１
層に通じるコンタクトに入り込むことがない。
間に第１の容量が形成され、第１層と下部電極との間に
絶縁材料からなる第２層による第２の容量が形成され
る。また第１層はコンタクトホール内の表面を覆う状態
で形成した電位制御電極に接続しているので、任意の電
位に制御される。このため、半導体基体に伝達されてき
たデジタル信号が第１の容量を抜けても第１層から電位
制御電極に引き抜かれるので、上記デジタル信号が第１
層に通じるコンタクトに入り込むことがない。
【００１１】
【実施例】以下、本発明回路および本発明装置の実施例
を図面に基づいて説明する。図１は本発明回路の一実施
例を示す回路図である。図１に示したように、基板端子
１に第１容量２が接続され、第１容量２には第２容量３
が直列に接続されている。また第２容量３には、第１Ｍ
ＩＳ端子５を有するＭＩＳ容量４が直列に接続され、Ｍ
ＩＳ容量４と第２容量３との間には第２ＭＩＳ端子６が
接続されている。そして第１容量２と第２容量３との間
に、第１容量２と第２容量３との間の電位を任意の電位
に制御するための電源７が接続されている。なお、第２
ＭＩＳ端子６には、他の回路（図示せず）が接続されて
いる。
を図面に基づいて説明する。図１は本発明回路の一実施
例を示す回路図である。図１に示したように、基板端子
１に第１容量２が接続され、第１容量２には第２容量３
が直列に接続されている。また第２容量３には、第１Ｍ
ＩＳ端子５を有するＭＩＳ容量４が直列に接続され、Ｍ
ＩＳ容量４と第２容量３との間には第２ＭＩＳ端子６が
接続されている。そして第１容量２と第２容量３との間
に、第１容量２と第２容量３との間の電位を任意の電位
に制御するための電源７が接続されている。なお、第２
ＭＩＳ端子６には、他の回路（図示せず）が接続されて
いる。
【００１２】この回路では、第１容量２と第２容量３と
の間に接続された電源７によって、第１容量２と第２容
量３との間の電位が任意の電位に制御される。このた
め、例えば他の回路から基板端子１にデジタル信号が伝
達されると、その信号は第１容量２を通過して図中矢印
で示すように電源７の方に引き抜かれる。つまり、他の
回路から基板端子１にデジタルノイズが伝達され第１容
量２を通過しても、電源７に引き抜かれるため第２ＭＩ
Ｓ端子６に入り込まない。
の間に接続された電源７によって、第１容量２と第２容
量３との間の電位が任意の電位に制御される。このた
め、例えば他の回路から基板端子１にデジタル信号が伝
達されると、その信号は第１容量２を通過して図中矢印
で示すように電源７の方に引き抜かれる。つまり、他の
回路から基板端子１にデジタルノイズが伝達され第１容
量２を通過しても、電源７に引き抜かれるため第２ＭＩ
Ｓ端子６に入り込まない。
【００１３】したがってこの回路によれば、基板端子１
に伝達されたデジタルノイズが第２ＭＩＳ端子６に接続
されている別の回路に入り込んでクロストークすること
を防止することができる。
に伝達されたデジタルノイズが第２ＭＩＳ端子６に接続
されている別の回路に入り込んでクロストークすること
を防止することができる。
【００１４】次に、本発明装置の第１実施例を図２に示
す要部断面図を用いて説明する。この半導体装置１０は
半導体基体１１上に前述の回路を有するＭＩＳ容量素子
１０ａを備えたものである。すなわち、ｐ型のＳｉ基板
からなる半導体基体１１上には、ＭＩＳ容量素子形成予
定領域１１ａに第１層としてｎ型のエピタキシャル層１
２が形成されている。エピタキシャル層１２は、例えば
濃度が１×１０16ｃｍ-3程度のｎ型不純物を含んでお
り、ｐ型の半導体基体１１とは電気的に分離されてい
る。
す要部断面図を用いて説明する。この半導体装置１０は
半導体基体１１上に前述の回路を有するＭＩＳ容量素子
１０ａを備えたものである。すなわち、ｐ型のＳｉ基板
からなる半導体基体１１上には、ＭＩＳ容量素子形成予
定領域１１ａに第１層としてｎ型のエピタキシャル層１
２が形成されている。エピタキシャル層１２は、例えば
濃度が１×１０16ｃｍ-3程度のｎ型不純物を含んでお
り、ｐ型の半導体基体１１とは電気的に分離されてい
る。
【００１５】またエピタキシャル層１２表面には、絶縁
材料からなる第２層としてＬＯＣＯＳ酸化膜１３が形成
されている。このＬＯＣＯＳ酸化膜１３は、ＭＩＳ容量
素子形成予定領域１１ａに形成するコンタクトの形成予
定領域を囲むようにして設けられたものである。そして
コンタクトの形成予定領域のエピタキシャル層１２に
は、その表層部にｎ型不純物層１４が形成されている。
材料からなる第２層としてＬＯＣＯＳ酸化膜１３が形成
されている。このＬＯＣＯＳ酸化膜１３は、ＭＩＳ容量
素子形成予定領域１１ａに形成するコンタクトの形成予
定領域を囲むようにして設けられたものである。そして
コンタクトの形成予定領域のエピタキシャル層１２に
は、その表層部にｎ型不純物層１４が形成されている。
【００１６】ＬＯＣＯＳ酸化膜１３上には、ＭＩＳ容量
の下部電極になるｎ型のポリシリコン（Poly−Ｓｉ）層
１５が形成されている。またこのPoly−Ｓｉ層１５を覆
うようにしてＬＯＣＯＳ酸化膜１３の上には、ＳｉＮか
らなる絶縁膜１６とＢＰＳＧ膜１７とが順に積層されて
いる。なおｎ型不純物層１４と絶縁膜１６との間には酸
化膜１８が形成されている。
の下部電極になるｎ型のポリシリコン（Poly−Ｓｉ）層
１５が形成されている。またこのPoly−Ｓｉ層１５を覆
うようにしてＬＯＣＯＳ酸化膜１３の上には、ＳｉＮか
らなる絶縁膜１６とＢＰＳＧ膜１７とが順に積層されて
いる。なおｎ型不純物層１４と絶縁膜１６との間には酸
化膜１８が形成されている。
【００１７】ＢＰＳＧ膜１７にはPoly−Ｓｉ層１５上の
所定の箇所に開孔１７ａが形成されており、この開孔部
１７ａ内の絶縁膜１６上にはＭＩＳ容量の上部電極にな
るＡｌ電極（第１ＭＩＳ端子）１９ａが形成されてい
る。すなわち、ｎ型のPoly−Ｓｉ層１５上には絶縁膜１
６を介してＡｌ電極１９ａが形成され、これによってＭ
ＩＳ容量が構成されている。
所定の箇所に開孔１７ａが形成されており、この開孔部
１７ａ内の絶縁膜１６上にはＭＩＳ容量の上部電極にな
るＡｌ電極（第１ＭＩＳ端子）１９ａが形成されてい
る。すなわち、ｎ型のPoly−Ｓｉ層１５上には絶縁膜１
６を介してＡｌ電極１９ａが形成され、これによってＭ
ＩＳ容量が構成されている。
【００１８】さらに上記Ａｌ電極１９ａの形成箇所以外
の絶縁膜１６およびＢＰＳＧ膜１７には、Poly−Ｓｉ層
１４に到達するコンタクトホール２０が形成されてい
る。そしてこのコンタクトホール２０内部を埋込むよう
にしてＢＰＳＧ膜１５上には、Ａｌ電極（第２ＭＩＳ端
子）１９ｂが設けられている。
の絶縁膜１６およびＢＰＳＧ膜１７には、Poly−Ｓｉ層
１４に到達するコンタクトホール２０が形成されてい
る。そしてこのコンタクトホール２０内部を埋込むよう
にしてＢＰＳＧ膜１５上には、Ａｌ電極（第２ＭＩＳ端
子）１９ｂが設けられている。
【００１９】一方、ＬＯＣＯＳ酸化膜１３で囲まれたコ
ンタクトの形成予定領域の酸化膜１８、絶縁膜１６およ
びＢＰＳＧ膜１７には、エピタキシャル層１２に形成し
たｎ型不純物層１４に到達するコンタクトホール２１が
形成されている。そして、このコンタクトホール２１の
内部を埋込むようにしてＢＰＳＧ膜１７上には、コンタ
クト用のＡｌ電極１９ｃが形成されている。このＡｌ電
極１９ｃは、エピタキシャル層１２を任意の電位に制御
するための電源（図示せず）に接続されており、このよ
うな構成のもとにＡｌ電極１９ｃは電位制御電極となっ
ている。
ンタクトの形成予定領域の酸化膜１８、絶縁膜１６およ
びＢＰＳＧ膜１７には、エピタキシャル層１２に形成し
たｎ型不純物層１４に到達するコンタクトホール２１が
形成されている。そして、このコンタクトホール２１の
内部を埋込むようにしてＢＰＳＧ膜１７上には、コンタ
クト用のＡｌ電極１９ｃが形成されている。このＡｌ電
極１９ｃは、エピタキシャル層１２を任意の電位に制御
するための電源（図示せず）に接続されており、このよ
うな構成のもとにＡｌ電極１９ｃは電位制御電極となっ
ている。
【００２０】次に、上記のように構成された半導体装置
１０の製造方法を図３に示す工程図を用いて説明する。
なお、同一の半導体基体１１にＭＩＳ容量素子１０ａと
ともにＣＭＯＳトランジスタ１０ｂを形成する場合を例
にとって述べる。まず図３（ａ）に示すように、エピタ
キシャル成長法によって、ＭＩＳ容量素子形成予定領域
１１ａとｐＭＯＳトランジスタ形成予定領域１１ｃとの
半導体基体１１表面にｎ型のエピタキシャル層１２を形
成する。次いでイオン注入法によって、ＭＩＳ容量素子
形成予定領域１１ａおよびｐＭＯＳトランジスタ形成予
定領域１１ｃ以外の領域の半導体基体１１表面にｐウエ
ル２２を形成する。
１０の製造方法を図３に示す工程図を用いて説明する。
なお、同一の半導体基体１１にＭＩＳ容量素子１０ａと
ともにＣＭＯＳトランジスタ１０ｂを形成する場合を例
にとって述べる。まず図３（ａ）に示すように、エピタ
キシャル成長法によって、ＭＩＳ容量素子形成予定領域
１１ａとｐＭＯＳトランジスタ形成予定領域１１ｃとの
半導体基体１１表面にｎ型のエピタキシャル層１２を形
成する。次いでイオン注入法によって、ＭＩＳ容量素子
形成予定領域１１ａおよびｐＭＯＳトランジスタ形成予
定領域１１ｃ以外の領域の半導体基体１１表面にｐウエ
ル２２を形成する。
【００２１】続いてＬＯＣＯＳ技術によって、ｎＭＯＳ
トランジスタ形成予定領域１１ｂとｐＭＯＳトランジス
タ形成予定領域１１ｃとを囲む状態でエピタキシャル層
１２およびｐウエル１３上にＬＯＣＯＳ酸化膜１３を形
成する。この際、ＭＩＳ容量素子形成予定領域１１ａ、
ｎＭＯＳトランジスタ形成予定領域１１ｂおよびｐＭＯ
Ｓトランジスタ形成予定領域１１ｃでは、それぞれの領
域１１ａ、１１ｂ、１１ｃに形成するコンタクトの形成
予定領域を囲むようにしてＬＯＣＯＳ酸化膜１３を形成
する。
トランジスタ形成予定領域１１ｂとｐＭＯＳトランジス
タ形成予定領域１１ｃとを囲む状態でエピタキシャル層
１２およびｐウエル１３上にＬＯＣＯＳ酸化膜１３を形
成する。この際、ＭＩＳ容量素子形成予定領域１１ａ、
ｎＭＯＳトランジスタ形成予定領域１１ｂおよびｐＭＯ
Ｓトランジスタ形成予定領域１１ｃでは、それぞれの領
域１１ａ、１１ｂ、１１ｃに形成するコンタクトの形成
予定領域を囲むようにしてＬＯＣＯＳ酸化膜１３を形成
する。
【００２２】その後、熱酸化法によって全面に酸化膜１
８を形成する。ｎＭＯＳトランジスタ形成予定領域１１
ｂとｐＭＯＳトランジスタ形成予定領域１１ｃとにおい
ては、この酸化膜１８がゲート酸化膜になる。
８を形成する。ｎＭＯＳトランジスタ形成予定領域１１
ｂとｐＭＯＳトランジスタ形成予定領域１１ｃとにおい
ては、この酸化膜１８がゲート酸化膜になる。
【００２３】次に、ＣＶＤ法によって全面にｎ型のPoly
−Ｓｉを堆積する。その後、リソグラフィとエッチング
とによってＭＩＳ容量素子形成予定領域１１ａ、ｎＭＯ
Ｓトランジスタ形成予定領域１１ｂおよびｐＭＯＳトラ
ンジスタ形成予定領域１１ｃにPoly−Ｓｉのパターンを
形成する。パターン形成されたPoly−Ｓｉ層１５は、Ｍ
ＩＳ容量素子形成予定領域１１ａではＭＩＳ容量の下部
電極になる。また、ｎＭＯＳトランジスタ形成予定領域
１１ｂおよびｐＭＯＳトランジスタ形成予定領域１１ｃ
ではゲート電極になる。
−Ｓｉを堆積する。その後、リソグラフィとエッチング
とによってＭＩＳ容量素子形成予定領域１１ａ、ｎＭＯ
Ｓトランジスタ形成予定領域１１ｂおよびｐＭＯＳトラ
ンジスタ形成予定領域１１ｃにPoly−Ｓｉのパターンを
形成する。パターン形成されたPoly−Ｓｉ層１５は、Ｍ
ＩＳ容量素子形成予定領域１１ａではＭＩＳ容量の下部
電極になる。また、ｎＭＯＳトランジスタ形成予定領域
１１ｂおよびｐＭＯＳトランジスタ形成予定領域１１ｃ
ではゲート電極になる。
【００２４】続いてイオン注入法によって、ｎＭＯＳト
ランジスタ形成予定領域１１ｂのｐウエル２２と、ｐＭ
ＯＳトランジスタ形成予定領域１１ｃのソース／ドレイ
ン領域のエピタキシャル層１２とにｐ型不純物層２３を
形成する。さらにイオン注入法によって、ＭＩＳ容量素
子形成予定領域１１ａのコンタクトの形成予定領域のエ
ピタキシャル層１２と、ｎＭＯＳトランジスタ形成予定
領域１１ｂのソース／ドレイン領域のｐウエル２２とに
ｎ型不純物層１４を形成する。
ランジスタ形成予定領域１１ｂのｐウエル２２と、ｐＭ
ＯＳトランジスタ形成予定領域１１ｃのソース／ドレイ
ン領域のエピタキシャル層１２とにｐ型不純物層２３を
形成する。さらにイオン注入法によって、ＭＩＳ容量素
子形成予定領域１１ａのコンタクトの形成予定領域のエ
ピタキシャル層１２と、ｎＭＯＳトランジスタ形成予定
領域１１ｂのソース／ドレイン領域のｐウエル２２とに
ｎ型不純物層１４を形成する。
【００２５】次に図３（ｂ）に示すように、ＣＶＤ法に
よって、ＬＯＣＯＳ酸化膜１３全面にＳｉＮからなる絶
縁膜１６を形成する。このとき、Poly−Ｓｉ層１５と酸
化膜１８の表面を覆うようにして絶縁膜１６を形成す
る。続いてＣＶＤ法によって絶縁膜１６上にＢＰＳＧ膜
１７を形成した後、リソグラフィとエッチングとによっ
て、ＭＩＳ容量の下部電極になるPoly−Ｓｉ層１５上方
のＢＰＳＧ膜１７に、開孔部１７ａを形成する。
よって、ＬＯＣＯＳ酸化膜１３全面にＳｉＮからなる絶
縁膜１６を形成する。このとき、Poly−Ｓｉ層１５と酸
化膜１８の表面を覆うようにして絶縁膜１６を形成す
る。続いてＣＶＤ法によって絶縁膜１６上にＢＰＳＧ膜
１７を形成した後、リソグラフィとエッチングとによっ
て、ＭＩＳ容量の下部電極になるPoly−Ｓｉ層１５上方
のＢＰＳＧ膜１７に、開孔部１７ａを形成する。
【００２６】次いで図３（ｃ）に示すようにリソグラフ
ィとエッチングとによって、ＭＩＳ容量素子形成予定領
域１１ａにおいては開孔部１７ａ以外のＢＰＳＧ膜１７
および絶縁膜１６に、Poly−Ｓｉ層１５に到達するコン
タクトホール２０を形成する。またＭＩＳ容量素子形成
予定領域１１ａ、ｎＭＯＳトランジスタ形成予定領域１
１ｂおよびｐＭＯＳトランジスタ形成予定領域１１ｃの
それぞれに形成したｎ型不純物層１４またはｐ型不純物
層２３上の酸化膜１８、絶縁膜１６およびＢＰＳＧ膜１
７に、ｎ型不純物層１４またはｐ型不純物層２３に到達
するコンタクトホール２１を形成する。
ィとエッチングとによって、ＭＩＳ容量素子形成予定領
域１１ａにおいては開孔部１７ａ以外のＢＰＳＧ膜１７
および絶縁膜１６に、Poly−Ｓｉ層１５に到達するコン
タクトホール２０を形成する。またＭＩＳ容量素子形成
予定領域１１ａ、ｎＭＯＳトランジスタ形成予定領域１
１ｂおよびｐＭＯＳトランジスタ形成予定領域１１ｃの
それぞれに形成したｎ型不純物層１４またはｐ型不純物
層２３上の酸化膜１８、絶縁膜１６およびＢＰＳＧ膜１
７に、ｎ型不純物層１４またはｐ型不純物層２３に到達
するコンタクトホール２１を形成する。
【００２７】続いてスパッタリング法によって、開孔部
１７ａとコンタクトホール２０、２１とをそれぞれ埋込
む状態でＢＰＳＧ膜１７上にＡｌ膜を成膜する。そして
リソグラフィとエッチングとによって、Ａｌ膜をパター
ン形成する。このことにより、ＭＩＳ容量の上部電極に
なるＡｌ電極１９ａが形成されるとともに、第２ＭＩＳ
端子になるＡｌ電極１９ｂと電位制御電極になるＡｌ電
極１９ｃが形成される。またｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタのコンタクト用のＡｌ電極１９
ｄとソース／ドレイン電極用のＡｌ電極１９ｅがそれぞ
れ形成される。以上の工程によって、同一の半導体基体
１１にＭＩＳ容量素子１０ａとともにＣＭＯＳトランジ
スタ１０ｂが形成された半導体装置１０が製造される。
１７ａとコンタクトホール２０、２１とをそれぞれ埋込
む状態でＢＰＳＧ膜１７上にＡｌ膜を成膜する。そして
リソグラフィとエッチングとによって、Ａｌ膜をパター
ン形成する。このことにより、ＭＩＳ容量の上部電極に
なるＡｌ電極１９ａが形成されるとともに、第２ＭＩＳ
端子になるＡｌ電極１９ｂと電位制御電極になるＡｌ電
極１９ｃが形成される。またｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタのコンタクト用のＡｌ電極１９
ｄとソース／ドレイン電極用のＡｌ電極１９ｅがそれぞ
れ形成される。以上の工程によって、同一の半導体基体
１１にＭＩＳ容量素子１０ａとともにＣＭＯＳトランジ
スタ１０ｂが形成された半導体装置１０が製造される。
【００２８】上記のように製造される半導体装置１０で
は、従来例と同様、半導体基体１１とｎ型のエピタキシ
ャル層１２との間に寄生接合容量が形成される。また第
２ＭＩＳ端子のＡｌ電極１９ｂに接続されているｎ型の
エピタキシャル層１２とPoly−Ｓｉ層１５との間に、Ｌ
ＯＣＯＳ酸化膜１３による寄生酸化膜容量が形成され
る。さらにｎ型のエピタキシャル層１２のｎ型不純物層
１４には、電位制御電極であるＡｌ電極１９ｃが接続さ
れているので、エピタキシャル層１２はＡｌ電極１９ｃ
を介して任意の電位に制御される。
は、従来例と同様、半導体基体１１とｎ型のエピタキシ
ャル層１２との間に寄生接合容量が形成される。また第
２ＭＩＳ端子のＡｌ電極１９ｂに接続されているｎ型の
エピタキシャル層１２とPoly−Ｓｉ層１５との間に、Ｌ
ＯＣＯＳ酸化膜１３による寄生酸化膜容量が形成され
る。さらにｎ型のエピタキシャル層１２のｎ型不純物層
１４には、電位制御電極であるＡｌ電極１９ｃが接続さ
れているので、エピタキシャル層１２はＡｌ電極１９ｃ
を介して任意の電位に制御される。
【００２９】つまり半導体装置１０では、図１で示した
第１容量２が上記寄生接合容量で形成されており、第２
容量３が上記寄生酸化膜容量で形成されている。そして
寄生酸化膜容量と寄生接合容量との間の電位はＡｌ電極
１９ｃによって任意の電位に制御される。
第１容量２が上記寄生接合容量で形成されており、第２
容量３が上記寄生酸化膜容量で形成されている。そして
寄生酸化膜容量と寄生接合容量との間の電位はＡｌ電極
１９ｃによって任意の電位に制御される。
【００３０】このため、ＭＩＳ容量素子形成予定領域１
１ａの半導体基体１１（基板端子）に伝達されてきたデ
ジタル信号が寄生接合容量を抜けても、そのデジタル信
号は電位制御電極のＡｌ電極１９ｃに引き抜かれる。そ
の結果、同一の半導体基体１１に形成された他の素子の
デジタル信号が、ＭＩＳ容量素子１０ａの寄生接合容量
および寄生酸化膜容量を介して第２ＭＩＳ端子のＡｌ電
極１９ｂに入り込むことが防止される。
１ａの半導体基体１１（基板端子）に伝達されてきたデ
ジタル信号が寄生接合容量を抜けても、そのデジタル信
号は電位制御電極のＡｌ電極１９ｃに引き抜かれる。そ
の結果、同一の半導体基体１１に形成された他の素子の
デジタル信号が、ＭＩＳ容量素子１０ａの寄生接合容量
および寄生酸化膜容量を介して第２ＭＩＳ端子のＡｌ電
極１９ｂに入り込むことが防止される。
【００３１】したがってこの半導体装置１０では、半導
体基体１１上に形成された例えばＣＭＯＳトランジスタ
のような他の素子からデジタル信号が半導体基体１１に
伝達されても、このデジタル信号が寄生酸化膜容量に入
り込む以前にＡｌ電極１９ｃによってこれを引き抜くこ
とができので、ＭＩＳ容量素子１０ａに接続されている
別の回路にクロストークすることがなくなる。
体基体１１上に形成された例えばＣＭＯＳトランジスタ
のような他の素子からデジタル信号が半導体基体１１に
伝達されても、このデジタル信号が寄生酸化膜容量に入
り込む以前にＡｌ電極１９ｃによってこれを引き抜くこ
とができので、ＭＩＳ容量素子１０ａに接続されている
別の回路にクロストークすることがなくなる。
【００３２】また前述した半導体装置１０の製造方法で
は、ＭＩＳ容量の下部電極とＣＭＯＳトランジスタ１０
ｂのゲート電極とを同じPoly−Ｓｉ層１５で形成する。
このため、新たに工程数を増加させることなく前述した
効果を有する半導体装置１０を製造することができる。
は、ＭＩＳ容量の下部電極とＣＭＯＳトランジスタ１０
ｂのゲート電極とを同じPoly−Ｓｉ層１５で形成する。
このため、新たに工程数を増加させることなく前述した
効果を有する半導体装置１０を製造することができる。
【００３３】なお、半導体装置１０では、本発明の半導
体装置において半導体基体上に形成する第１層をエピタ
キシャル層１２としたが、半導体基体の導電型とは反対
の導電型の半導体層または絶縁層であればエピタキシャ
ル層に限定されない。図４は本発明装置の第２実施例を
示す要部断面図であり、この実施例は本発明装置におけ
る第１層を絶縁層としたものである。なお、図において
第１実施例と同じ構成要素には同じ符号を付す。
体装置において半導体基体上に形成する第１層をエピタ
キシャル層１２としたが、半導体基体の導電型とは反対
の導電型の半導体層または絶縁層であればエピタキシャ
ル層に限定されない。図４は本発明装置の第２実施例を
示す要部断面図であり、この実施例は本発明装置におけ
る第１層を絶縁層としたものである。なお、図において
第１実施例と同じ構成要素には同じ符号を付す。
【００３４】この実施例では、半導体基体として次のよ
うに構成されたＳＯＩ基板３０を用いている。すなわ
ち、Ｓｉ基板３１の張り合わせ面には酸化シリコン（Ｓ
ｉＯ2 ）層３２が形成されている。また素子形成予定領
域３３には、この領域３３内のＳｉＯ2層３２上に、Ｓ
ｉＯ2 層３２で囲まれた状態でｎ型のＳｉ層３４が形成
されている。
うに構成されたＳＯＩ基板３０を用いている。すなわ
ち、Ｓｉ基板３１の張り合わせ面には酸化シリコン（Ｓ
ｉＯ2 ）層３２が形成されている。また素子形成予定領
域３３には、この領域３３内のＳｉＯ2層３２上に、Ｓ
ｉＯ2 層３２で囲まれた状態でｎ型のＳｉ層３４が形成
されている。
【００３５】このように形成されているＳＯＩ基板３０
において、素子形成予定領域３３のＳｉ層３４上および
その他の領域のＳｉＯ2 層３２上には、ＳｉＯ2 からな
る絶縁層３５が形成されている。なお、この絶縁層３５
は、前述したように本発明装置の第１層となるものであ
る。コンタクトの形成予定領域のＳｉ層３４には、ｎ型
不純物層１４が形成されている。またＭＩＳ容量の形成
予定領域の絶縁層３５上にはPoly−Ｓｉ層１５が形成さ
れ、さらにこのPoly−Ｓｉ層１５を覆う状態で上記絶縁
層３５上には、ＳｉＮの絶縁膜１６とＢＰＳＧ膜１７と
が順に形成されてる。
において、素子形成予定領域３３のＳｉ層３４上および
その他の領域のＳｉＯ2 層３２上には、ＳｉＯ2 からな
る絶縁層３５が形成されている。なお、この絶縁層３５
は、前述したように本発明装置の第１層となるものであ
る。コンタクトの形成予定領域のＳｉ層３４には、ｎ型
不純物層１４が形成されている。またＭＩＳ容量の形成
予定領域の絶縁層３５上にはPoly−Ｓｉ層１５が形成さ
れ、さらにこのPoly−Ｓｉ層１５を覆う状態で上記絶縁
層３５上には、ＳｉＮの絶縁膜１６とＢＰＳＧ膜１７と
が順に形成されてる。
【００３６】また第１実施例と同様に、ＢＰＳＧ膜１７
に開孔部１７ａが形成されており、絶縁膜１６とＢＰＳ
Ｇ膜１７とにPoly−Ｓｉ層１５に到達するコンタクト２
０が形成されている。また絶縁膜１６とＢＰＳＧ膜１７
とにｎ型不純物層１４に到達するコンタクトホール２４
が形成されている。そして開孔部１７ａおよびコンタク
トホール２０、２１にそれぞれ、Ａｌ電極１９ａ、１９
ｂ、１９ｃが設けられて、ＭＩＳ容量素子４０ａが構成
されている。
に開孔部１７ａが形成されており、絶縁膜１６とＢＰＳ
Ｇ膜１７とにPoly−Ｓｉ層１５に到達するコンタクト２
０が形成されている。また絶縁膜１６とＢＰＳＧ膜１７
とにｎ型不純物層１４に到達するコンタクトホール２４
が形成されている。そして開孔部１７ａおよびコンタク
トホール２０、２１にそれぞれ、Ａｌ電極１９ａ、１９
ｂ、１９ｃが設けられて、ＭＩＳ容量素子４０ａが構成
されている。
【００３７】上記半導体装置４０では、Ｓｉ基板３１と
Ｓｉ層３４との間にＳｉＯ2 層３２による寄生酸化膜容
量（第１容量）が形成される。また第２ＭＩＳ端子のＡ
ｌ電極１９ｂに接続されているｎ型のPoly−Ｓｉ層１５
とＳｉ層３４との間に、絶縁層３５による寄生酸化膜容
量（第２容量）が形成される。さらにｎ型のＳｉ層３４
のｎ型不純物層１４には、電位制御電極であるＡｌ電極
１９ｃが接続されているので、Ｓｉ層３４はＡｌ電極１
９ｃを介して任意の電位に制御される。
Ｓｉ層３４との間にＳｉＯ2 層３２による寄生酸化膜容
量（第１容量）が形成される。また第２ＭＩＳ端子のＡ
ｌ電極１９ｂに接続されているｎ型のPoly−Ｓｉ層１５
とＳｉ層３４との間に、絶縁層３５による寄生酸化膜容
量（第２容量）が形成される。さらにｎ型のＳｉ層３４
のｎ型不純物層１４には、電位制御電極であるＡｌ電極
１９ｃが接続されているので、Ｓｉ層３４はＡｌ電極１
９ｃを介して任意の電位に制御される。
【００３８】このため、同一のＳｉ層３４上に形成され
た他の素子（図示せず）からのデジタル信号が、Ｓｉ層
３４（基板端子）に伝達されて第１容量の寄生酸化膜容
量を抜けても、デジタル信号は電位制御電極のＡｌ電極
１９ｃに引き抜かれる。その結果、同一のＳｉ層３４に
形成された他の素子のデジタル信号が、ＭＩＳ容量素子
４０ａの第２ＭＩＳ端子のＡｌ電極１９ｂに入り込むこ
とが防止される。
た他の素子（図示せず）からのデジタル信号が、Ｓｉ層
３４（基板端子）に伝達されて第１容量の寄生酸化膜容
量を抜けても、デジタル信号は電位制御電極のＡｌ電極
１９ｃに引き抜かれる。その結果、同一のＳｉ層３４に
形成された他の素子のデジタル信号が、ＭＩＳ容量素子
４０ａの第２ＭＩＳ端子のＡｌ電極１９ｂに入り込むこ
とが防止される。
【００３９】したがって、Ｓｉ層３４に伝達されてきた
デジタルノイズが、ＭＩＳ容量素子４０ａに接続されて
いる別の回路にデジタルクロストークすることのない半
導体装置４０が実現する。
デジタルノイズが、ＭＩＳ容量素子４０ａに接続されて
いる別の回路にデジタルクロストークすることのない半
導体装置４０が実現する。
【００４０】
【発明の効果】以上説明したように本発明の半導体集積
回路は、第１容量と第２容量との間の電位を、これらの
間に接続した電源によって任意の電位に制御するように
したものであるから、他の素子からのデジタル信号が基
板端子に伝達され、第１容量を通過しても、このデジタ
ル信号が第２容量とＭＩＳ容量との間に接続したＭＩＳ
容量端子に入り込むことを防ぐことができる。したがっ
て、デジタル信号が基板端子からＭＩＳ容量端子を介し
て別の回路へクロストークすることを防止することがで
きる。
回路は、第１容量と第２容量との間の電位を、これらの
間に接続した電源によって任意の電位に制御するように
したものであるから、他の素子からのデジタル信号が基
板端子に伝達され、第１容量を通過しても、このデジタ
ル信号が第２容量とＭＩＳ容量との間に接続したＭＩＳ
容量端子に入り込むことを防ぐことができる。したがっ
て、デジタル信号が基板端子からＭＩＳ容量端子を介し
て別の回路へクロストークすることを防止することがで
きる。
【００４１】また本発明の半導体装置では、半導体基体
と第１層との間に第１の容量が形成されるとともに第１
層と下部電極との間に第２層による第２の容量が形成さ
れ、さらに第１層は電源によって任意の電位に制御され
るので、同一の半導体基体に形成された他の素子からの
デジタル信号が半導体基体に伝達され、第１容量を抜け
ても、このデジタル信号が第１層に通じるコンタクトに
入り込むことを防ぐことができる。したがって、デジタ
ル信号が、ＭＩＳ容量素子に接続した別の回路にクロス
トークすることのない半導体装置を実現することができ
る。
と第１層との間に第１の容量が形成されるとともに第１
層と下部電極との間に第２層による第２の容量が形成さ
れ、さらに第１層は電源によって任意の電位に制御され
るので、同一の半導体基体に形成された他の素子からの
デジタル信号が半導体基体に伝達され、第１容量を抜け
ても、このデジタル信号が第１層に通じるコンタクトに
入り込むことを防ぐことができる。したがって、デジタ
ル信号が、ＭＩＳ容量素子に接続した別の回路にクロス
トークすることのない半導体装置を実現することができ
る。
【図１】本発明回路の一例を示す回路図である。
【図２】本発明装置の第１実施例を示す要部断面図であ
る。
る。
【図３】第１実施例の製造方法の一例を示す工程図であ
る。
る。
【図４】本発明装置の第２実施例を示す要部断面図であ
る。
る。
【図５】従来の半導体装置の一例を示す要部断面図であ
る。
る。
【図６】図５に示す装置の等価回路図である。
１ 基板端子 ２ 第１容量 ３ 第２容量 ４ ＭＩＳ容量 ５ 第１ＭＩＳ端子 ６ 第２ＭＩＳ端子 ７ 電源 １０、４０ 半導体装置 １０ａ、４０ａ ＭＩＳ容量素子 １１ 半導体基体 １２ エピタキシャル層（第１層） １３ ＬＯＣＯＳ酸化膜 １５ Poly−Ｓｉ層（下部電極） １６ 絶縁膜 １９ａ Ａｌ電極（上部電極） １９ｃ Ａｌ電極（電位制御電極） ２１ コンタクトホール ３０ ＳＯＩ基板（半導体基体） ３５ 絶縁層（第１層）
Claims (4)
- 【請求項１】 基板端子に接続した第１容量と、 前記第１容量に直列に接続した第２容量と、 前記第２容量に直接に接続したＭＩＳ容量と、 前記第１容量と前記第２容量との間に接続したもので、
該第１容量と該第２容量との間の電位を任意の電位に制
御するための電源とからなることを特徴とする半導体集
積回路。 - 【請求項２】 半導体基体上に該半導体基体とは電気的
に分離した状態で形成された第１層と、 前記第１層上に形成された絶縁材料からなる第２層と、 前記第２層上に所定のパターンに形成された下部電極、
該下部電極を覆う状態で前記第２層上に形成された絶縁
膜、前記下部電極上に前記絶縁膜を介して形成された上
部電極からなるＭＩＳ容量と、 前記ＭＩＳ容量形成領域以外の前記第２層と前記絶縁膜
とに前記第１層に到達する状態で形成されたコンタクト
ホールと、 前記コンタクトホール内の表面を覆う状態で前記絶縁膜
上に形成され、かつ前記第１層を任意の電位に制御する
ための電源に接続される電位制御電極とを備えているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記第１層は、前記半導体基体の導電型とは反対の導電
型の半導体層からなることを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置において、 前記第１層は、絶縁層からなることを特徴とする半導体
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6278741A JPH08139273A (ja) | 1994-11-14 | 1994-11-14 | 半導体集積回路および半導体装置 |
| TW084111981A TW283264B (ja) | 1994-11-14 | 1995-11-11 | |
| KR1019950040921A KR960019713A (ko) | 1994-11-14 | 1995-11-13 | 반도체집적회로 및 반도체장치 |
| US08/557,484 US6265755B1 (en) | 1994-11-14 | 1995-11-14 | Semiconductor integrated circuit comprising MIS capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6278741A JPH08139273A (ja) | 1994-11-14 | 1994-11-14 | 半導体集積回路および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139273A true JPH08139273A (ja) | 1996-05-31 |
Family
ID=17601564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6278741A Pending JPH08139273A (ja) | 1994-11-14 | 1994-11-14 | 半導体集積回路および半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6265755B1 (ja) |
| JP (1) | JPH08139273A (ja) |
| KR (1) | KR960019713A (ja) |
| TW (1) | TW283264B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0917186A3 (en) * | 1997-11-10 | 2001-08-08 | Nec Corporation | Integrated capacitors for microwave circuits |
| JP2008199044A (ja) * | 2008-03-19 | 2008-08-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3602745B2 (ja) * | 1999-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置 |
| US6528408B2 (en) * | 2001-05-21 | 2003-03-04 | Micron Technology, Inc. | Method for bumped die and wire bonded board-on-chip package |
| US6835628B2 (en) * | 2001-11-05 | 2004-12-28 | Intersil Americas Inc. | Integrated circuit with a MOS capacitor |
| US20220209750A1 (en) * | 2020-12-29 | 2022-06-30 | Texas Instruments Incorporated | Quality factor of a parasitic capacitance |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188353A (ja) * | 1986-02-14 | 1987-08-17 | Nec Corp | 半導体装置 |
| JPS6329962A (ja) * | 1986-07-23 | 1988-02-08 | Sony Corp | 半導体装置 |
| JP2623692B2 (ja) * | 1988-01-22 | 1997-06-25 | ソニー株式会社 | 半導体回路装置 |
| JPH04196583A (ja) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | 半導体装置 |
| JP2630874B2 (ja) * | 1991-07-29 | 1997-07-16 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
-
1994
- 1994-11-14 JP JP6278741A patent/JPH08139273A/ja active Pending
-
1995
- 1995-11-11 TW TW084111981A patent/TW283264B/zh active
- 1995-11-13 KR KR1019950040921A patent/KR960019713A/ko not_active Ceased
- 1995-11-14 US US08/557,484 patent/US6265755B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0917186A3 (en) * | 1997-11-10 | 2001-08-08 | Nec Corporation | Integrated capacitors for microwave circuits |
| US6436756B1 (en) | 1997-11-10 | 2002-08-20 | Nec Corporation | Semiconductor device and fabrication method thereof |
| JP2008199044A (ja) * | 2008-03-19 | 2008-08-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6265755B1 (en) | 2001-07-24 |
| KR960019713A (ko) | 1996-06-17 |
| TW283264B (ja) | 1996-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616569B2 (ja) | 半導体集積回路装置の製造方法 | |
| US5306942A (en) | Semiconductor device having a shield which is maintained at a reference potential | |
| US7671430B2 (en) | MEMS resonator and manufacturing method of the same | |
| JPS63175440A (ja) | 電気的能動トレンチを用いたバイポーラ及びｃｍｏｓの組み合わせ技術 | |
| KR101350577B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JP2000124330A (ja) | 半導体基体の電気的に絶縁された異なる活性領域内に第１のｍｏｓｆｅｔトランジスタおよび第２のｍｏｓｆｅｔトランジスタを作成する方法 | |
| US20040026762A1 (en) | Semiconductor device | |
| JP3025733B2 (ja) | 半導体集積回路装置 | |
| JPH08139273A (ja) | 半導体集積回路および半導体装置 | |
| US5643832A (en) | Semiconductor device and method for fabrication thereof | |
| JPH0917991A (ja) | 半導体素子の製造方法 | |
| US6933196B2 (en) | Isolation structure and method for semiconductor device | |
| US6215150B1 (en) | Vertically integrated semiconductor device | |
| JPH09181197A (ja) | Ｃｍｏｓアナログ半導体装置及びその製造方法 | |
| JP3282172B2 (ja) | ＢｉＭＯＳ半導体装置の製造方法 | |
| US6175135B1 (en) | Trench contact structure of silicon on insulator | |
| JP2840488B2 (ja) | 半導体集積回路とその製造方法 | |
| CN110364564B (zh) | 半导体器件及其制作方法 | |
| JPH04348070A (ja) | 半導体装置及びその製造方法 | |
| JPH0340514B2 (ja) | ||
| JP3946429B2 (ja) | 半導体装置の製造方法 | |
| JP2002158301A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2722506B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06163843A (ja) | 半導体装置の製造方法 | |
| JP3048796B2 (ja) | 半導体集積回路の製造方法 |