JPS6329962A - 半導体装置 - Google Patents
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- JPS6329962A JPS6329962A JP61173204A JP17320486A JPS6329962A JP S6329962 A JPS6329962 A JP S6329962A JP 61173204 A JP61173204 A JP 61173204A JP 17320486 A JP17320486 A JP 17320486A JP S6329962 A JPS6329962 A JP S6329962A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ９発明の概要
Ｃ１従来技術［第７図乃至第１０図コ
Ｄ１発明が解決しようとする問題点
Ｅ９問題点を解決するための手段
Ｆ、作用
Ｇ、実施例［第１Ｎｂを第６図］
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明は゛ト導体装置、特に半導体基板上に絶縁層を介
して素子が形成された半導体装置に関する。
して素子が形成された半導体装置に関する。
（Ｂ、発明の概要）
本発明は、半導体基板上に絶縁層を介して素Ｔか形成さ
れた半導体装置において、 半導体基板に流れるノイズか素子に入り込むのを防止す
るため、 素子の交流的に同一ノートの部分下に半導体ウェルを設
け、該半導体ウェルを交流的に安定したところに接続し
てなるものであり、 従って、本発明半導体装置によれば半導体装置から素子
へ侵入しようとするノイズを半導体ウェルによって交流
的に安定したところにバイパスさせることかできる。
れた半導体装置において、 半導体基板に流れるノイズか素子に入り込むのを防止す
るため、 素子の交流的に同一ノートの部分下に半導体ウェルを設
け、該半導体ウェルを交流的に安定したところに接続し
てなるものであり、 従って、本発明半導体装置によれば半導体装置から素子
へ侵入しようとするノイズを半導体ウェルによって交流
的に安定したところにバイパスさせることかできる。
（Ｃ，従来技術）［第７図乃至第１０図］第７図に示す
ようなチョッパー型コンパレータをＬＳＩに形成する場
合におけるそのコンパレータのコンデンサＣＩや第９図
に示すようなＡ／ＤコンバータをＬＳＩに形成する場合
におけるそのストリング抵抗Ｒ，Ｒ，Ｒ１・・・等の素
子は第８図、第１０図に示すように半導体基板ａの表面
上に形成された絶縁層（ＬＯＧＯＳ）ｂの上に形成され
る場合が多い。先ず、第８図に示されたコンデンサＣ１
についてどのように構成されているかを説明する。Ｃは
コンデンサＣＩの一方の電極（第７図に示す回路におけ
るスイッチＳＷＩ側の電極）を成す多結晶シリコン層、
ｄは該多結晶シリコン層Ｃ上を覆うＳｉＯ□からなる絶
縁層で、該絶縁層ｄの上記多結晶シリコン層Ｃの一端部
上に位置したところにはコンタクトホールｅが形成され
ている。ｆは多結晶シリコン層Ｃと絶縁層ｄを介して対
向するアルミニウムからなる導体層で、コンデンサＣ１
の他方の電極（第７図に示す回路におけるインバータＩ
ＮＶの入力側の電極）を成している。
ようなチョッパー型コンパレータをＬＳＩに形成する場
合におけるそのコンパレータのコンデンサＣＩや第９図
に示すようなＡ／ＤコンバータをＬＳＩに形成する場合
におけるそのストリング抵抗Ｒ，Ｒ，Ｒ１・・・等の素
子は第８図、第１０図に示すように半導体基板ａの表面
上に形成された絶縁層（ＬＯＧＯＳ）ｂの上に形成され
る場合が多い。先ず、第８図に示されたコンデンサＣ１
についてどのように構成されているかを説明する。Ｃは
コンデンサＣＩの一方の電極（第７図に示す回路におけ
るスイッチＳＷＩ側の電極）を成す多結晶シリコン層、
ｄは該多結晶シリコン層Ｃ上を覆うＳｉＯ□からなる絶
縁層で、該絶縁層ｄの上記多結晶シリコン層Ｃの一端部
上に位置したところにはコンタクトホールｅが形成され
ている。ｆは多結晶シリコン層Ｃと絶縁層ｄを介して対
向するアルミニウムからなる導体層で、コンデンサＣ１
の他方の電極（第７図に示す回路におけるインバータＩ
ＮＶの入力側の電極）を成している。
ｇは上記導体層ｆと同時に形成されたアルミニウムから
なる配線層で、上記コンタクトホールｅを通して多結晶
シリコン層Ｃに接続されている。ｈは導体層ｆ及び配線
層ｇ上を被覆する絶縁層である。
なる配線層で、上記コンタクトホールｅを通して多結晶
シリコン層Ｃに接続されている。ｈは導体層ｆ及び配線
層ｇ上を被覆する絶縁層である。
上記半導体基板ａはそれがＮ型の場合には回路の十の電
源端子（＋Ｖｄｄ）に接続されている。
源端子（＋Ｖｄｄ）に接続されている。
若し逆にそれがＰ型の場合には回路の−の電源端子、即
ちグランドに接続される。
ちグランドに接続される。
次に、第９図に示されたストリング抵抗についてどのよ
うに構成されているかを説明する。ｉはストリング抵抗
Ｒ，Ｒ１・・・を成すシリサイド膜で、絶縁層ｂ−ヒに
一直線上に形成されている。
うに構成されているかを説明する。ｉはストリング抵抗
Ｒ，Ｒ１・・・を成すシリサイド膜で、絶縁層ｂ−ヒに
一直線上に形成されている。
ｊはシリサイド膜ｉ上を被覆する絶縁層で、所定の間隔
を置いてコンタクトホールに、ｋ、・・・が形成されて
いる。２．２、・・・はコンタクトホールに、ｋ、・・
・を通してシリサイド膜ｉに接続せしめられた金属から
なるタップ取り出し電極膜、ｍは表面上を保護する絶縁
層である。
を置いてコンタクトホールに、ｋ、・・・が形成されて
いる。２．２、・・・はコンタクトホールに、ｋ、・・
・を通してシリサイド膜ｉに接続せしめられた金属から
なるタップ取り出し電極膜、ｍは表面上を保護する絶縁
層である。
（Ｄ、発明が解決しようとする問題点）ところで、第８
図に示すＬＳＩにしろ第１０図に示すＬＳＩにしろＬＳ
Ｉ回路全体が半導体基板ａ内あるいはその上方に形成さ
ｉており、そしてＬＳＩ回路にはロジック回路等の雑音
源が含まれている。従って、ロジック回路をコントロー
ルするクロックパルス等によって発生するノイズ電流が
゛袢導体基板ａに流れる。そして、半導体基板ａにノイ
ズ電流が流れるとそれが寄生容量Ｃｆを通してＬ記コン
デンサＣ１、ストリング抵抗Ｒ１Ｒ１・・・に入り込む
。というのは、コンデンサＣ１の一方の電極を成す多結
晶シリコン層Ｃ、ストリング抵抗Ｒ，Ｒ１・・・を成ず
シリサイド膜ｉは半導体基板ａ−ヒに絶縁層すを介して
形成されているので、多結晶シリコン層Ｃ、シリサイド
膜ｉと半導体基板ａとの間に絶縁層すを話電体として介
在する寄生容ｉｃｆを通して高い周波数のノイズか半導
体基板ａからコンデンサＣ１やストリング抵抗Ｒ，Ｒ２
・・・に流れ込む。従って、Ｓ／Ｎが悪くなり、またＡ
／Ｄコンバータの精度が悪くなったりする。
図に示すＬＳＩにしろ第１０図に示すＬＳＩにしろＬＳ
Ｉ回路全体が半導体基板ａ内あるいはその上方に形成さ
ｉており、そしてＬＳＩ回路にはロジック回路等の雑音
源が含まれている。従って、ロジック回路をコントロー
ルするクロックパルス等によって発生するノイズ電流が
゛袢導体基板ａに流れる。そして、半導体基板ａにノイ
ズ電流が流れるとそれが寄生容量Ｃｆを通してＬ記コン
デンサＣ１、ストリング抵抗Ｒ１Ｒ１・・・に入り込む
。というのは、コンデンサＣ１の一方の電極を成す多結
晶シリコン層Ｃ、ストリング抵抗Ｒ，Ｒ１・・・を成ず
シリサイド膜ｉは半導体基板ａ−ヒに絶縁層すを介して
形成されているので、多結晶シリコン層Ｃ、シリサイド
膜ｉと半導体基板ａとの間に絶縁層すを話電体として介
在する寄生容ｉｃｆを通して高い周波数のノイズか半導
体基板ａからコンデンサＣ１やストリング抵抗Ｒ，Ｒ２
・・・に流れ込む。従って、Ｓ／Ｎが悪くなり、またＡ
／Ｄコンバータの精度が悪くなったりする。
本発明はこのような問題点を解決すべく為されたもので
あり、半導体基板に流れるノイズが素子に入り込むのを
防１）ニー４−ることを目的とするものである。
あり、半導体基板に流れるノイズが素子に入り込むのを
防１）ニー４−ることを目的とするものである。
（Ｅ、問題点を解決するための手段）
本発明ｆ：ｉ体装差装置記問題点を解決するため、゛詐
導体基板上に絶縁層を介して素子が形成された半導体装
置において、上記素子の交流的に同一 ノードの部分に
上記絶縁層を介して対向する半導体ウェルが上記半導体
基板の表面部に形成され、上記半導体ウェルが交流的に
安定したところに接続されてなることを特徴とする特 （Ｆ、作用） 本発明半導体装置によれば、半導体基板から素子へ侵入
しようとするノイズを半導体ウェルによって交流的に安
定したところにバイパスさせることかできる。従って、
半導体基板を流れるノイズ電流が半導体基板と素子との
間に寄生する容量を通して素ｆへ侵入することを防止す
ることができる。
導体基板上に絶縁層を介して素子が形成された半導体装
置において、上記素子の交流的に同一 ノードの部分に
上記絶縁層を介して対向する半導体ウェルが上記半導体
基板の表面部に形成され、上記半導体ウェルが交流的に
安定したところに接続されてなることを特徴とする特 （Ｆ、作用） 本発明半導体装置によれば、半導体基板から素子へ侵入
しようとするノイズを半導体ウェルによって交流的に安
定したところにバイパスさせることかできる。従って、
半導体基板を流れるノイズ電流が半導体基板と素子との
間に寄生する容量を通して素ｆへ侵入することを防止す
ることができる。
（Ｇ、実施例）［第１図乃至第６図］
以Ｆ、本発明半導体装置を図示実施例に従って詳細に説
明する。
明する。
第１図は本発明半導体装置の第１の実施例を示すもので
ある。
ある。
１はＮ型の半導体基板で、電気的には回路の電源端子（
＋ｖｄｄ）に接続されている。２は該半導体基板１の表
面部に選択的に形成されたＰ型半導体ウェル、３は半導
体基板１表面部の選択的酸化により形成された絶縁層、
４はＰ型半導体ウェル２の電極取出用高濃度領域で、該
領域４の表面はコンタクトホール５を通して電極６と接
続せしめられ、該電極６を通して接地されている。
＋ｖｄｄ）に接続されている。２は該半導体基板１の表
面部に選択的に形成されたＰ型半導体ウェル、３は半導
体基板１表面部の選択的酸化により形成された絶縁層、
４はＰ型半導体ウェル２の電極取出用高濃度領域で、該
領域４の表面はコンタクトホール５を通して電極６と接
続せしめられ、該電極６を通して接地されている。
７は第７図に示したチョッパー型コンパレータのコンデ
ンサＣ１の一方の電極を成す多結晶シリコン層、８は該
多結晶シリコン層７．１：を覆う５ｉｎ２からなる絶縁
層で、該絶縁層８の上記多結晶シリコン層７の一端部上
に位置したところにはコンタクトホール９が形成されて
いる。、１０は多結晶シリコン層７と絶縁層８を介して
対向するアルミニウムからなる導体層で、上記コンデン
サＣ１の他方の電極を成している。
ンサＣ１の一方の電極を成す多結晶シリコン層、８は該
多結晶シリコン層７．１：を覆う５ｉｎ２からなる絶縁
層で、該絶縁層８の上記多結晶シリコン層７の一端部上
に位置したところにはコンタクトホール９が形成されて
いる。、１０は多結晶シリコン層７と絶縁層８を介して
対向するアルミニウムからなる導体層で、上記コンデン
サＣ１の他方の電極を成している。
１１は上記導体層１０と同時に形成されたアルミニウム
からなる配線層で、上記コンタクトホール９を通して多
結晶シリコン層７に接続されている。１２は導体層１０
及び配線層ｌｌ上を被覆する絶縁層である。
からなる配線層で、上記コンタクトホール９を通して多
結晶シリコン層７に接続されている。１２は導体層１０
及び配線層ｌｌ上を被覆する絶縁層である。
このような半導体装置によれば、チョッパー型コンパレ
ータの直流的には同一ノードであるコンデンサＣ１の両
電極下に半導体基板１と逆導電型の゛ｂ導体ウェル２が
配置され、該半導体ウェル２が接地されているので、半
導体基板１を流れるノイズ′ａ流は半導体基板１と半導
体ウェル２との間の接合容ｆｆ１ｃｆ’を介して半導体
ウェル２に流れ込むと接地側にバイパスされ、多結晶シ
リコン層７へはノイズが侵入し得ない。従って、チョッ
パー型コンパレータのコンデンサＣ１に半導体基板１に
流れるノイズが入り込むことを回避することができる。
ータの直流的には同一ノードであるコンデンサＣ１の両
電極下に半導体基板１と逆導電型の゛ｂ導体ウェル２が
配置され、該半導体ウェル２が接地されているので、半
導体基板１を流れるノイズ′ａ流は半導体基板１と半導
体ウェル２との間の接合容ｆｆ１ｃｆ’を介して半導体
ウェル２に流れ込むと接地側にバイパスされ、多結晶シ
リコン層７へはノイズが侵入し得ない。従って、チョッ
パー型コンパレータのコンデンサＣ１に半導体基板１に
流れるノイズが入り込むことを回避することができる。
第２図は本発明半導体装置の第２の実施例を示すもので
ある。この実施例は第１図に示す第１の実施例のアルミ
ニュウムからなる導体膜１０の上に絶縁層１３を介して
アルミニュウムからなる導体膜１４を！１！を層し、該
導体膜１４を上記配線層１工と電気的に接続したもので
ある。１５は表面を被覆する絶縁層である。
ある。この実施例は第１図に示す第１の実施例のアルミ
ニュウムからなる導体膜１０の上に絶縁層１３を介して
アルミニュウムからなる導体膜１４を！１！を層し、該
導体膜１４を上記配線層１工と電気的に接続したもので
ある。１５は表面を被覆する絶縁層である。
このような導体膜１４を設けるのはコンデンサＣ１とイ
ンバータＩＮＶとの接続点（第７図参照）に寄生する寄
生容量Ｃｆ″を小さくするためである。というのは、コ
ンデンサＣ１の他方の電極を成す導体膜１０と接地との
間に寄生容量Ｃｆ″が介在する虞れがあり、そして、寄
生容量Ｃｆ″が介在するとコンデンサＣ１に対して充電
されることによって上昇するインバータＩＮＶの人力レ
ベルのその上昇量が少くなる。即ち、入力信号の電圧を
コンデンサＣ１と寄生容量Ｃｆとで分圧した電圧がイン
バータＩＮＶに加わることになる。そのためできるだけ
コンデンサＣ１の他方の電極側（インバータＩＮＶ側）
に寄生する寄生界−［Ｃｆ″の値を小さくする必要があ
るのである。そこで、その寄生界］Ｃｆ″は、コンデン
サＣ１の一方の′ｒｇ、極と同電位にされた導体膜１４
を絶縁層１３介して導体膜１０に対向させて静電的にシ
ールドすることにより小さくするのである。
ンバータＩＮＶとの接続点（第７図参照）に寄生する寄
生容量Ｃｆ″を小さくするためである。というのは、コ
ンデンサＣ１の他方の電極を成す導体膜１０と接地との
間に寄生容量Ｃｆ″が介在する虞れがあり、そして、寄
生容量Ｃｆ″が介在するとコンデンサＣ１に対して充電
されることによって上昇するインバータＩＮＶの人力レ
ベルのその上昇量が少くなる。即ち、入力信号の電圧を
コンデンサＣ１と寄生容量Ｃｆとで分圧した電圧がイン
バータＩＮＶに加わることになる。そのためできるだけ
コンデンサＣ１の他方の電極側（インバータＩＮＶ側）
に寄生する寄生界−［Ｃｆ″の値を小さくする必要があ
るのである。そこで、その寄生界］Ｃｆ″は、コンデン
サＣ１の一方の′ｒｇ、極と同電位にされた導体膜１４
を絶縁層１３介して導体膜１０に対向させて静電的にシ
ールドすることにより小さくするのである。
尚、この実施例は導体膜１４を設けて寄生容量Ｃｆ″の
値を小さくするようにした以外の点では第１の実施例と
は差異がない。
値を小さくするようにした以外の点では第１の実施例と
は差異がない。
第３図は本発明半導体装置の第３の実施例を示すもので
ある。この実施例は第１の実施例における導体膜１０を
接地さ九た電極６と一体化し、その導体膜１０が接地さ
れるようにしたものであリ、それ以外の点では第１の実
施例と異なるところはない。
ある。この実施例は第１の実施例における導体膜１０を
接地さ九た電極６と一体化し、その導体膜１０が接地さ
れるようにしたものであリ、それ以外の点では第１の実
施例と異なるところはない。
この第３図の実施例の多結晶シリコン層７と絶縁層８と
導体膜１０によって構成されるコンデンサＣ２は第４図
に示すようなサンプルホールド回路のホール用コンデン
サとして最適である。
導体膜１０によって構成されるコンデンサＣ２は第４図
に示すようなサンプルホールド回路のホール用コンデン
サとして最適である。
第５図は本発明半導体装置の第４の実施例を示すもので
ある。
ある。
同図において、１６はストリング抵抗Ｒ，Ｒ１・・・（
第９図参照）を成すところのシリサイド膜であり、絶縁
層３上に形成されている。１７はシリサイド膜１６上を
被覆する絶縁層で、所定の間隔を置いてコンタクトホー
ル１８．１８、・・・が形成されている。１９．１９、
・・・はコンタクトホール１８．１８、・・・を通して
シリサイド膜１６に接続せしめられたタップ取り出し用
電極膜、２０は半導体表面上を全面的に保護する絶縁層
である。この実施例もＮ型半導体基板１の表面部に選択
的に半導体ウェル２が形成されている。そして、半導体
基板１が電極端子（＋Ｖｄｄ）に接続されているのに対
して嬰導体ウェル２は接地されている（この接地された
半導体ウェル２の電極取り出し部は図面に現われない）
。この半導体ウェル２は１組のストリング抵抗Ｒ，Ｒ１
・・・の形成された領域をカバーするところに設けられ
ている。
第９図参照）を成すところのシリサイド膜であり、絶縁
層３上に形成されている。１７はシリサイド膜１６上を
被覆する絶縁層で、所定の間隔を置いてコンタクトホー
ル１８．１８、・・・が形成されている。１９．１９、
・・・はコンタクトホール１８．１８、・・・を通して
シリサイド膜１６に接続せしめられたタップ取り出し用
電極膜、２０は半導体表面上を全面的に保護する絶縁層
である。この実施例もＮ型半導体基板１の表面部に選択
的に半導体ウェル２が形成されている。そして、半導体
基板１が電極端子（＋Ｖｄｄ）に接続されているのに対
して嬰導体ウェル２は接地されている（この接地された
半導体ウェル２の電極取り出し部は図面に現われない）
。この半導体ウェル２は１組のストリング抵抗Ｒ，Ｒ１
・・・の形成された領域をカバーするところに設けられ
ている。
このような実施例においても半導体基板１と絶縁層３と
の間に接地された半導体ウェル２か設けられているので
半導体基板１を流れるノイズ電流がシリサイド膜１６に
侵入して各ストリング抵抗Ｒ，Ｒ間（各タップ）の電位
を変動させる虞九はない。
の間に接地された半導体ウェル２か設けられているので
半導体基板１を流れるノイズ電流がシリサイド膜１６に
侵入して各ストリング抵抗Ｒ，Ｒ間（各タップ）の電位
を変動させる虞九はない。
第６図は本発明を導体装置の第５の実施例を示すもので
ある。この実施例は絶縁層３上にＳｉＯ２からなる絶縁
層３′を形成し、該絶縁層３′上にアルミニュウムから
なる金属膜２１を形成し、これをストリング抵抗膜とし
たものである。ストリング抵抗をシリサイド膜１８で形
成した場合には絶縁層３′を形成する必要はないが、ス
トリング抵抗をアルミニュウム膜２１で形成した場合に
は第６図に示した実施例のように絶縁層３′を絶縁層（
ＬＯＣｏｓ）３上に形成する必要かある。
ある。この実施例は絶縁層３上にＳｉＯ２からなる絶縁
層３′を形成し、該絶縁層３′上にアルミニュウムから
なる金属膜２１を形成し、これをストリング抵抗膜とし
たものである。ストリング抵抗をシリサイド膜１８で形
成した場合には絶縁層３′を形成する必要はないが、ス
トリング抵抗をアルミニュウム膜２１で形成した場合に
は第６図に示した実施例のように絶縁層３′を絶縁層（
ＬＯＣｏｓ）３上に形成する必要かある。
このように半導体基板１の絶縁層３上に形成されたコン
デンサ、抵抗等の素子にノイズが侵入しＳ／Ｎ、変換精
度が悪くなる虞わがあるときは交流的に接地された半導
体ウェル２をその素子の下側に設けることによりノイズ
の侵入を防止することができるのである。尚、ノイズが
侵入する虞れのある多くの素子を１つの半導体ウェル２
によってノイズから保護することは好ましくない。とい
うのは、１つの半導体ウェル２によってたくさんの素子
のある広い領域をカバーしようとすると半導体ウェル２
内を流わる電流によって半導体ウェル２内のある部分と
他の部分との間に干渉が生じる虞れがあるからである。
デンサ、抵抗等の素子にノイズが侵入しＳ／Ｎ、変換精
度が悪くなる虞わがあるときは交流的に接地された半導
体ウェル２をその素子の下側に設けることによりノイズ
の侵入を防止することができるのである。尚、ノイズが
侵入する虞れのある多くの素子を１つの半導体ウェル２
によってノイズから保護することは好ましくない。とい
うのは、１つの半導体ウェル２によってたくさんの素子
のある広い領域をカバーしようとすると半導体ウェル２
内を流わる電流によって半導体ウェル２内のある部分と
他の部分との間に干渉が生じる虞れがあるからである。
１つの半導体ウェル２によってカバーできるのは交流的
に同じノードといえる範囲である。ちなみに、コンデン
サＣの一方の電極と他方の電極とは交流的に同じノード
といえるし、また、１組の直列に接続されたストリング
抵抗の各端子も交流的には同じノートといえるので１つ
の半導体ウェル２によってノイズから護ることができる
。しかし、交流的に同じノートといえない部分は各部分
を別々の半導体ウェル２．２、・・・で素子をノイズか
ら護ることが必要となるのである。
に同じノードといえる範囲である。ちなみに、コンデン
サＣの一方の電極と他方の電極とは交流的に同じノード
といえるし、また、１組の直列に接続されたストリング
抵抗の各端子も交流的には同じノートといえるので１つ
の半導体ウェル２によってノイズから護ることができる
。しかし、交流的に同じノートといえない部分は各部分
を別々の半導体ウェル２．２、・・・で素子をノイズか
ら護ることが必要となるのである。
尚、上記各実施例は半導体基板１がＮ型ものであったが
、無論本発明は半導体基板がＰ型のものにも適用するこ
とができる。この場合は一般的にそのＰ型゛ｂ導体基板
は回路電源のマイナス（接地）に接続されることになる
。そして、ごト導体ウェルはＮ型になり、このＮ型半導
体ウェルは回路電源のプラスに接続されることになる。
、無論本発明は半導体基板がＰ型のものにも適用するこ
とができる。この場合は一般的にそのＰ型゛ｂ導体基板
は回路電源のマイナス（接地）に接続されることになる
。そして、ごト導体ウェルはＮ型になり、このＮ型半導
体ウェルは回路電源のプラスに接続されることになる。
このような場合でも高周波のノイズについては半導体ウ
ェルを通じて交流的にバイパスされ、ノイズの素子への
侵入を防１トすることができることはいうまでもない。
ェルを通じて交流的にバイパスされ、ノイズの素子への
侵入を防１トすることができることはいうまでもない。
また、本発明は半導体基板上に絶縁層を介してコンデン
サや抵抗素ｆのように受動素子を形成したものだけでな
く、ＭＯＳ Ｆ ＥＴのような能動素子を形成した≠導
体装置にも適用できる。
サや抵抗素ｆのように受動素子を形成したものだけでな
く、ＭＯＳ Ｆ ＥＴのような能動素子を形成した≠導
体装置にも適用できる。
（Ｈ，発明の効果）
以上に述べたように、本発明半導体装置は、半導体基板
−ヒに絶縁層を介して素子が形成された半導体装置にお
いて、−上記素子の交流的に同一ノードの部分に上記絶
縁層を介して対向する半導体ウェルが上記半導体基板の
表面部に形成され、上記半導体ウェルが交流的に安定し
たところに接続されてなることを特徴とする。
−ヒに絶縁層を介して素子が形成された半導体装置にお
いて、−上記素子の交流的に同一ノードの部分に上記絶
縁層を介して対向する半導体ウェルが上記半導体基板の
表面部に形成され、上記半導体ウェルが交流的に安定し
たところに接続されてなることを特徴とする。
従って、本発明半導体装置によれば、半導体基板から素
子へ侵入しようとするノイズを半導体ウェルによって交
流的に安定したところにバイパスさせることができる。
子へ侵入しようとするノイズを半導体ウェルによって交
流的に安定したところにバイパスさせることができる。
依って、半導体基板を流れるノイズ電流が半導体基板と
素子との間に寄生する８砥を通して素子へ侵入すること
を防止することができる。
素子との間に寄生する８砥を通して素子へ侵入すること
を防止することができる。
第１図は本発明半導体装置の第１の実施例を示す断面図
、第２図は本発明半導体装置の第２の実施例を示す断面
図、第３図は本発明半導体装置の第３の実施例を示す断
面図、第４図は第３同に示した実施例の回路例であるサ
ンプルホールド回路を示す回路図、第５図は本発明半導
体装置の第４の実施例を示す断面図、第６図は本発明半
導体装置の第５の実施例を示す断面図、第７図はチョッ
パー型コンパレータの回路図、第８図は第１の従来例を
示す断面図、第９図はＡ／Ｄコンバータの回路図、第１
Ｏ図は第２の従来例を示す断面図である。 符号の説明 １・・・半導体基板、２・・・半導体ウェル、３・・・
絶縁層、 ７〜９ （ＣＩ、 Ｃ２） 、 １６ 、
２１（Ｒ） ・ ・・・素子。 ４ 第２の大力５例の断面図 第２図 ４ 第３の尖乃乞秒りの断面図 第３図 サンプルホールド回路の回路図 第４図 第４の大力し伊Ｊ／）断面図 第５図 第５の実力色びりの断面図 第６図 ：爾 二とＣ７ チコツハー型コンハ０レー５ｔｎ回路図第７図 第１／）従来グリの断面図 第２の従来グリのｌｆｒ面図 第１０図
、第２図は本発明半導体装置の第２の実施例を示す断面
図、第３図は本発明半導体装置の第３の実施例を示す断
面図、第４図は第３同に示した実施例の回路例であるサ
ンプルホールド回路を示す回路図、第５図は本発明半導
体装置の第４の実施例を示す断面図、第６図は本発明半
導体装置の第５の実施例を示す断面図、第７図はチョッ
パー型コンパレータの回路図、第８図は第１の従来例を
示す断面図、第９図はＡ／Ｄコンバータの回路図、第１
Ｏ図は第２の従来例を示す断面図である。 符号の説明 １・・・半導体基板、２・・・半導体ウェル、３・・・
絶縁層、 ７〜９ （ＣＩ、 Ｃ２） 、 １６ 、
２１（Ｒ） ・ ・・・素子。 ４ 第２の大力５例の断面図 第２図 ４ 第３の尖乃乞秒りの断面図 第３図 サンプルホールド回路の回路図 第４図 第４の大力し伊Ｊ／）断面図 第５図 第５の実力色びりの断面図 第６図 ：爾 二とＣ７ チコツハー型コンハ０レー５ｔｎ回路図第７図 第１／）従来グリの断面図 第２の従来グリのｌｆｒ面図 第１０図
Claims (1)
- （１）半導体基板上に絶縁層を介して素子が形成された
半導体装置において、 上記素子の交流的に同一ノードの部分に上記絶縁層を介
して対向する半導体ウェルが上記半導体基板の表面部に
形成され、 上記半導体ウェルが交流的に安定したところに接続され
てなる ことを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173204A JPS6329962A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173204A JPS6329962A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329962A true JPS6329962A (ja) | 1988-02-08 |
Family
ID=15956040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61173204A Pending JPS6329962A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329962A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265459A (ja) * | 1987-04-23 | 1988-11-01 | Matsushita Electronics Corp | 半導体装置 |
| JPH01260465A (ja) * | 1988-04-12 | 1989-10-17 | Canon Inc | 画像形成装置 |
| JPH0574765A (ja) * | 1991-09-12 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| EP0771033A3 (en) * | 1995-10-25 | 1997-12-29 | Nec Corporation | Semiconductor integrated circuit with differential circuit |
| US6064108A (en) * | 1997-09-02 | 2000-05-16 | Hughes Electronics Corporation | Integrated interdigitated capacitor |
| US6265755B1 (en) * | 1994-11-14 | 2001-07-24 | Sony Corporation | Semiconductor integrated circuit comprising MIS capacitors |
| JP2008047572A (ja) * | 2006-08-10 | 2008-02-28 | Fuji Electric Device Technology Co Ltd | 集積回路及びその集積回路を用いて構成されるｄｃ−ｄｃコンバータ |
| US7557428B2 (en) | 2005-01-18 | 2009-07-07 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having a reduced parasitic capacitance and short start-up time |
| JP2015099819A (ja) * | 2013-11-18 | 2015-05-28 | 株式会社デンソー | 半導体装置 |
-
1986
- 1986-07-23 JP JP61173204A patent/JPS6329962A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265459A (ja) * | 1987-04-23 | 1988-11-01 | Matsushita Electronics Corp | 半導体装置 |
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| US8059437B2 (en) | 2006-08-10 | 2011-11-15 | Fuji Electric Systems Co., Ltd. | Integrated circuit and DC-DC converter formed by using the integrated circuit |
| JP2015099819A (ja) * | 2013-11-18 | 2015-05-28 | 株式会社デンソー | 半導体装置 |
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