JPH08140034A - 画像メモリ装置 - Google Patents
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- JPH08140034A JPH08140034A JP6301528A JP30152894A JPH08140034A JP H08140034 A JPH08140034 A JP H08140034A JP 6301528 A JP6301528 A JP 6301528A JP 30152894 A JP30152894 A JP 30152894A JP H08140034 A JPH08140034 A JP H08140034A
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Abstract
(57)【要約】
【目的】 読み出しサイクルと書き込みサイクルが混在
する画像メモリ装置で、画像メモリのデータ線上での信
号衝突を防ぎ、書き込みながら画像を表示させること。 【構成】 ＣＡＳ許可信号生成手段５で、信号ＷＲの立
ち上がりエッジ時のみ偽となる信号ＣＡＳＥを生成す
る。信号ＣＡＳＥと信号ＰＣＡＳの論理積信号を画像メ
モリ１０のＣＡＳ端子に印加する。外部からの画像デー
タＯＩを３ステートバッファ１１を介して画像メモリ１
０のデータ端子に印加する。こうすると画像データの読
み出しから書き込みの切り替わり時に、信号の衝突を起
こさなくなる。これにより画像メモリ１０として安価な
ＤＲＡＭを用いることができ、かつ小規模な回路構成で
リアルタイム性を損なわずに画像の再描画が可能とな
る。
する画像メモリ装置で、画像メモリのデータ線上での信
号衝突を防ぎ、書き込みながら画像を表示させること。 【構成】 ＣＡＳ許可信号生成手段５で、信号ＷＲの立
ち上がりエッジ時のみ偽となる信号ＣＡＳＥを生成す
る。信号ＣＡＳＥと信号ＰＣＡＳの論理積信号を画像メ
モリ１０のＣＡＳ端子に印加する。外部からの画像デー
タＯＩを３ステートバッファ１１を介して画像メモリ１
０のデータ端子に印加する。こうすると画像データの読
み出しから書き込みの切り替わり時に、信号の衝突を起
こさなくなる。これにより画像メモリ１０として安価な
ＤＲＡＭを用いることができ、かつ小規模な回路構成で
リアルタイム性を損なわずに画像の再描画が可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は画像の表示を行いながら
フレームメモリに画像データの書き込みを行なう画像メ
モリ装置に関するものである。
フレームメモリに画像データの書き込みを行なう画像メ
モリ装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル画像処理装置に対する
各種の要求が増加している。そのようなディジタル画像
処理装置において、画像メモリは不可欠なものであり、
画像メモリ装置に関する技術はますます重要度を増して
いる。
各種の要求が増加している。そのようなディジタル画像
処理装置において、画像メモリは不可欠なものであり、
画像メモリ装置に関する技術はますます重要度を増して
いる。
【０００３】ここで、画像データの書き込みと読み出し
を実質的に同時に行う従来の画像メモリ装置について図
４を参照しつつ説明する。図４は従来の画像メモリ装置
の構成例を示すブロック図であり、画像メモリとしてＤ
ＲＡＭを用いる。本図において書き込みを行うフィール
ドを規定する負論理の信号ＷＦは入力端子２１に与えら
れる。負論理のロウアドレスストローブ（ＲＡＳ）信号
は入力端子２２に与えられる。また負論理のカラムアド
レスストローブ（ＣＡＳ）信号は入力端子２３に与えら
れる。そして外部から供給される画像データＯＩは入力
端子２４に与えられる。
を実質的に同時に行う従来の画像メモリ装置について図
４を参照しつつ説明する。図４は従来の画像メモリ装置
の構成例を示すブロック図であり、画像メモリとしてＤ
ＲＡＭを用いる。本図において書き込みを行うフィール
ドを規定する負論理の信号ＷＦは入力端子２１に与えら
れる。負論理のロウアドレスストローブ（ＲＡＳ）信号
は入力端子２２に与えられる。また負論理のカラムアド
レスストローブ（ＣＡＳ）信号は入力端子２３に与えら
れる。そして外部から供給される画像データＯＩは入力
端子２４に与えられる。
【０００４】書き込み領域規定手段２５は表示画面又は
画像メモリにおいて画像データＯＩの書き込み領域を規
定する信号ＷＲを生成するものである。画像メモリ２７
ａは画像データＭＩａを保持するメモリであり、画像メ
モリ２７ｂは画像データＭＩｂを保持する補助的なメモ
リである。アドレス生成手段２６ａは画像メモリ２７ａ
のアドレス入力端ＡＤに書き込み及び読み出しアドレス
を発生する回路であり、アドレス生成手段２６ｂは画像
メモリ２７ｂの書き込み及び読み出しアドレスを発生す
る回路である。
画像メモリにおいて画像データＯＩの書き込み領域を規
定する信号ＷＲを生成するものである。画像メモリ２７
ａは画像データＭＩａを保持するメモリであり、画像メ
モリ２７ｂは画像データＭＩｂを保持する補助的なメモ
リである。アドレス生成手段２６ａは画像メモリ２７ａ
のアドレス入力端ＡＤに書き込み及び読み出しアドレス
を発生する回路であり、アドレス生成手段２６ｂは画像
メモリ２７ｂの書き込み及び読み出しアドレスを発生す
る回路である。
【０００５】選択手段２９は信号ＷＦに基づいて画像デ
ータＭＩａと画像データＭＩｂを選択する手段であり、
選択手段３０は信号ＷＲに基づいて画像データＭＩｂと
画像データＯＩを選択する手段である。３ステートバッ
ファ２８は信号ＷＦに基づいて選択手段３０の出力を画
像メモリ２７ａに印加するバッファである。なお画像メ
モリ２７ｂにも画像データの書き込み用の３ステートバ
ッファが設けられているが、ここでは図示していない。
画像出力装置３１は選択手段２９から出力された画像デ
ータを画像に変換して表示する装置である。なお信号Ｗ
Ｆはメモリ２７ａのライトイネーブル端子（負論理）に
も印加される。
ータＭＩａと画像データＭＩｂを選択する手段であり、
選択手段３０は信号ＷＲに基づいて画像データＭＩｂと
画像データＯＩを選択する手段である。３ステートバッ
ファ２８は信号ＷＦに基づいて選択手段３０の出力を画
像メモリ２７ａに印加するバッファである。なお画像メ
モリ２７ｂにも画像データの書き込み用の３ステートバ
ッファが設けられているが、ここでは図示していない。
画像出力装置３１は選択手段２９から出力された画像デ
ータを画像に変換して表示する装置である。なお信号Ｗ
Ｆはメモリ２７ａのライトイネーブル端子（負論理）に
も印加される。
【０００６】このように構成された従来の画像メモリ装
置の動作を説明する。予め画像メモリ２７ａと画像メモ
リ２７ｂとに同じ内容の画像データを書き込んでおく。
そして入力端子２３には信号ＣＡＳが途切れのないパル
スとして印加される。入力端子２１に印加される信号Ｗ
Ｆが真（アクティブ）となったとき、３ステートバッフ
ァ２８が低インピーダンス状態となり、画像メモリ２７
ａのＷＥ信号も真となる。このとき、選択手段３０の出
力が画像メモリ２７ａに書き込まれる。
置の動作を説明する。予め画像メモリ２７ａと画像メモ
リ２７ｂとに同じ内容の画像データを書き込んでおく。
そして入力端子２３には信号ＣＡＳが途切れのないパル
スとして印加される。入力端子２１に印加される信号Ｗ
Ｆが真（アクティブ）となったとき、３ステートバッフ
ァ２８が低インピーダンス状態となり、画像メモリ２７
ａのＷＥ信号も真となる。このとき、選択手段３０の出
力が画像メモリ２７ａに書き込まれる。
【０００７】さて、書き込み領域規定手段２５の信号Ｗ
Ｒが偽（否アクティブ）のとき、選択手段３０は画像デ
ータＭＩｂを選択し、信号ＷＲが真のときに選択手段３
０は入力端子２４に印加される画像データＯＩを選択す
る。このことから、信号ＷＦが真でかつ信号ＷＲが偽の
ときは画像メモリ２７ａに画像データＭＩｂが転送され
る。また信号ＷＦが真でかつ信号ＷＲが真のときは画像
メモリ２７ａに画像データＯＩが書き込まれる。その結
果、画像メモリ２７ａの内容が更新され、新たな画像デ
ータＭＩａが保持される。
Ｒが偽（否アクティブ）のとき、選択手段３０は画像デ
ータＭＩｂを選択し、信号ＷＲが真のときに選択手段３
０は入力端子２４に印加される画像データＯＩを選択す
る。このことから、信号ＷＦが真でかつ信号ＷＲが偽の
ときは画像メモリ２７ａに画像データＭＩｂが転送され
る。また信号ＷＦが真でかつ信号ＷＲが真のときは画像
メモリ２７ａに画像データＯＩが書き込まれる。その結
果、画像メモリ２７ａの内容が更新され、新たな画像デ
ータＭＩａが保持される。
【０００８】選択手段２９は信号ＷＦが真のときに画像
データ信号ＭＩｂを選択し、偽であるときには画像デー
タ信号ＭＩａを選択する。上記のように一時的なメモリ
として画像メモリ２７ｂを備えることにより、擬似的に
画像データを書き込みながら画像データを画像出力装置
３１に表示することが可能となる。
データ信号ＭＩｂを選択し、偽であるときには画像デー
タ信号ＭＩａを選択する。上記のように一時的なメモリ
として画像メモリ２７ｂを備えることにより、擬似的に
画像データを書き込みながら画像データを画像出力装置
３１に表示することが可能となる。
【０００９】
【発明が解決しようとする課題】しかしこのような従来
の構成では、画像メモリ２７ｂが装置の規模を著しく増
大させていた。一般に画像メモリは大容量でなくてはな
らない。そのような画像メモリとして代表的にはＤＲＡ
Ｍがよく利用される。しかしＤＲＡＭは動作速度が遅
く、読み出しサイクル時において信号ＣＡＳの立ち上が
りからデータ線が高インピーダンス状態になるまでに時
間がかかる。また次に書き込むために画像データを外部
から印加したときにデータライン上で信号の衝突が起こ
る。そのため、従来は読み出しサイクルと書き込みサイ
クルを混在させずに画像データを転送するためには、図
４のような構成をとらざるを得なかった。このことは今
後、画像システムの高度化、高速化に伴ってますます大
きな問題となると考えられる。
の構成では、画像メモリ２７ｂが装置の規模を著しく増
大させていた。一般に画像メモリは大容量でなくてはな
らない。そのような画像メモリとして代表的にはＤＲＡ
Ｍがよく利用される。しかしＤＲＡＭは動作速度が遅
く、読み出しサイクル時において信号ＣＡＳの立ち上が
りからデータ線が高インピーダンス状態になるまでに時
間がかかる。また次に書き込むために画像データを外部
から印加したときにデータライン上で信号の衝突が起こ
る。そのため、従来は読み出しサイクルと書き込みサイ
クルを混在させずに画像データを転送するためには、図
４のような構成をとらざるを得なかった。このことは今
後、画像システムの高度化、高速化に伴ってますます大
きな問題となると考えられる。
【００１０】本発明はこのような従来の問題点に鑑みて
なされたものであって、高速に画像を表示していると
き、画像メモリに画像データを相互転送を行うことので
き、且つ簡単な構成を有する画像メモリ装置を実現する
ことを目的とする。
なされたものであって、高速に画像を表示していると
き、画像メモリに画像データを相互転送を行うことので
き、且つ簡単な構成を有する画像メモリ装置を実現する
ことを目的とする。
【００１１】
【課題を解決するための手段】本願の請求項１の発明
は、ライトイネーブル信号ＷＥ、カラムアドレスストロ
ーブ信号ＣＡＳの入力端、及び画像データの入力端及び
出力端を有し、画像データを保持する画像メモリと、画
像メモリへの書き込み領域を規定する信号ＷＲを生成す
る書き込み領域規定手段と、信号ＷＲが真となる時刻よ
り所定時間だけ遅延して真となる信号ＷＥを生成すると
共に、信号ＷＲが真に変化し信号ＷＥが偽のときのみ偽
で他では真となる信号ＣＡＳＥを生成するＣＡＳ許可信
号生成手段と、外部から供給される擬似ＣＡＳ信号とし
ての信号ＰＣＡＳと信号ＣＡＳＥとの論理積をとり、画
像メモリへカラムアドレスストローブ信号ＣＡＳを与え
る論理ゲート手段と、を具備することを特徴とするもの
である。
は、ライトイネーブル信号ＷＥ、カラムアドレスストロ
ーブ信号ＣＡＳの入力端、及び画像データの入力端及び
出力端を有し、画像データを保持する画像メモリと、画
像メモリへの書き込み領域を規定する信号ＷＲを生成す
る書き込み領域規定手段と、信号ＷＲが真となる時刻よ
り所定時間だけ遅延して真となる信号ＷＥを生成すると
共に、信号ＷＲが真に変化し信号ＷＥが偽のときのみ偽
で他では真となる信号ＣＡＳＥを生成するＣＡＳ許可信
号生成手段と、外部から供給される擬似ＣＡＳ信号とし
ての信号ＰＣＡＳと信号ＣＡＳＥとの論理積をとり、画
像メモリへカラムアドレスストローブ信号ＣＡＳを与え
る論理ゲート手段と、を具備することを特徴とするもの
である。
【００１２】本願の請求項２の発明は、請求項１の発明
において画像メモリは、画像データの入力端と出力端が
共通であることを特徴とするものである。
において画像メモリは、画像データの入力端と出力端が
共通であることを特徴とするものである。
【００１３】本願の請求項３の発明は、ライトイネーブ
ル信号ＷＥ、カラムアドレスストローブ信号ＣＡＳの入
力端、及び画像データの入出力端を有し、画像データを
保持する画像メモリと、画像メモリへの書き込み領域を
規定する信号ＷＲを生成する書き込み領域規定手段と、
信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成すると共に、信号ＷＲが真に変化し
信号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳ
Ｅを生成するＣＡＳ許可信号生成手段と、外部から供給
される擬似ＣＡＳとしての信号ＰＣＡＳと信号ＣＡＳＥ
との論理積をとり、画像メモリへカラムアドレスストロ
ーブ信号ＣＡＳを与える論理ゲート手段と、ライトイネ
ーブル信号ＷＥが真のとき外部から入力される画像デー
タを画像メモリに与える３ステートバッファと、を具備
することを特徴とするものである。
ル信号ＷＥ、カラムアドレスストローブ信号ＣＡＳの入
力端、及び画像データの入出力端を有し、画像データを
保持する画像メモリと、画像メモリへの書き込み領域を
規定する信号ＷＲを生成する書き込み領域規定手段と、
信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成すると共に、信号ＷＲが真に変化し
信号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳ
Ｅを生成するＣＡＳ許可信号生成手段と、外部から供給
される擬似ＣＡＳとしての信号ＰＣＡＳと信号ＣＡＳＥ
との論理積をとり、画像メモリへカラムアドレスストロ
ーブ信号ＣＡＳを与える論理ゲート手段と、ライトイネ
ーブル信号ＷＥが真のとき外部から入力される画像デー
タを画像メモリに与える３ステートバッファと、を具備
することを特徴とするものである。
【００１４】本願の請求項４の発明は、ライトイネーブ
ル信号ＷＥ、カラムアドレスストローブ信号ＣＡＳの入
力端、及び画像データの入出力端を有し、画像データを
保持する画像メモリと、外部から画像データ入力した
り、画像メモリから読み出された画像データを外部に出
力する入出力端子と、画像メモリへの書き込み領域を規
定する信号ＷＲを生成する書き込み領域規定手段と、信
号ＷＲが真となる時刻より所定時間だけ遅延して真とな
る信号ＷＥを生成すると共に、信号ＷＲが真に変化し信
号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳＥ
を生成するＣＡＳ許可信号生成手段と、外部から供給さ
れる擬似ＣＡＳとしての信号ＰＣＡＳと信号ＣＡＳＥと
の論理積をとり、画像メモリへカラムアドレスストロー
ブ信号ＣＡＳを与える論理ゲート手段と、ライトイネー
ブル信号ＷＥが真のとき外部から入力される画像データ
を画像メモリに与える第１の３ステートバッファと、第
１の選択制御信号に基づいて、画像メモリから読み出し
中または画像メモリへの書き込み中の画像データか、入
出力端子に入力される画像データかを切り換え、画像表
示出力装置に画像出力信号を与える第１の切換手段と、
第２の選択制御信号に基づいて、画像メモリから読み出
し中の画像データか、入出力端子から入力される画像デ
ータかを切り換え、第１の３ステートバッファに与える
第２の切換手段と、ライトイネーブル信号ＷＥと第２の
選択制御信号とに基づいて、第２の切換手段の出力を開
閉して入出力端子に画像データを与える第２の３ステー
トバッファと、を具備することを特徴とするものであ
る。
ル信号ＷＥ、カラムアドレスストローブ信号ＣＡＳの入
力端、及び画像データの入出力端を有し、画像データを
保持する画像メモリと、外部から画像データ入力した
り、画像メモリから読み出された画像データを外部に出
力する入出力端子と、画像メモリへの書き込み領域を規
定する信号ＷＲを生成する書き込み領域規定手段と、信
号ＷＲが真となる時刻より所定時間だけ遅延して真とな
る信号ＷＥを生成すると共に、信号ＷＲが真に変化し信
号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳＥ
を生成するＣＡＳ許可信号生成手段と、外部から供給さ
れる擬似ＣＡＳとしての信号ＰＣＡＳと信号ＣＡＳＥと
の論理積をとり、画像メモリへカラムアドレスストロー
ブ信号ＣＡＳを与える論理ゲート手段と、ライトイネー
ブル信号ＷＥが真のとき外部から入力される画像データ
を画像メモリに与える第１の３ステートバッファと、第
１の選択制御信号に基づいて、画像メモリから読み出し
中または画像メモリへの書き込み中の画像データか、入
出力端子に入力される画像データかを切り換え、画像表
示出力装置に画像出力信号を与える第１の切換手段と、
第２の選択制御信号に基づいて、画像メモリから読み出
し中の画像データか、入出力端子から入力される画像デ
ータかを切り換え、第１の３ステートバッファに与える
第２の切換手段と、ライトイネーブル信号ＷＥと第２の
選択制御信号とに基づいて、第２の切換手段の出力を開
閉して入出力端子に画像データを与える第２の３ステー
トバッファと、を具備することを特徴とするものであ
る。
【００１５】
【作用】このような特徴を有する本願の請求項１〜３の
発明によれば、画像メモリへ画像データを書き込む際
に、書き込み領域規定手段は信号ＷＲを出力し、書き込
み領域を規定する。つぎにＣＡＳ許可信号生成手段は、
信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成する。また、信号ＷＲが真に変化し
た直後で信号ＷＥが偽のときのみ偽で他は真となる信号
ＣＡＳＥを生成する。論理ゲート手段は外部から供給さ
れる信号ＰＣＡＳと信号ＣＡＳＥとの論理積をとり、画
像メモリへカラムアドレスストローブ信号ＣＡＳを与え
る。こうすると書き込み領域に関連したあるタイミング
において、ＣＡＳ信号が真とならず、そのサイクルでは
画像メモリのデータ線が高インピーダンス状態となる。
これにより画像メモリの動作限界に近い周波数での動作
でも、信号の衝突が回避され、画像データの書き込みと
読み出しができる。
発明によれば、画像メモリへ画像データを書き込む際
に、書き込み領域規定手段は信号ＷＲを出力し、書き込
み領域を規定する。つぎにＣＡＳ許可信号生成手段は、
信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成する。また、信号ＷＲが真に変化し
た直後で信号ＷＥが偽のときのみ偽で他は真となる信号
ＣＡＳＥを生成する。論理ゲート手段は外部から供給さ
れる信号ＰＣＡＳと信号ＣＡＳＥとの論理積をとり、画
像メモリへカラムアドレスストローブ信号ＣＡＳを与え
る。こうすると書き込み領域に関連したあるタイミング
において、ＣＡＳ信号が真とならず、そのサイクルでは
画像メモリのデータ線が高インピーダンス状態となる。
これにより画像メモリの動作限界に近い周波数での動作
でも、信号の衝突が回避され、画像データの書き込みと
読み出しができる。
【００１６】また本願の請求項４の発明によれば、画像
メモリへ画像データを書き込む際に、書き込み領域規定
手段は信号ＷＲを出力し、書き込み領域を規定する。つ
ぎにＣＡＳ許可信号生成手段は、信号ＷＲが真となる時
刻より所定時間だけ遅延して真となる信号ＷＥを生成す
る。また、信号ＷＲが真に変化した直後で信号ＷＥが偽
のときのみ偽で他は真となる信号ＣＡＳＥを生成する。
論理ゲート手段は外部から供給される信号ＰＣＡＳと信
号ＣＡＳＥとの論理積をとり、画像メモリへカラムアド
レスストローブ信号ＣＡＳを与える。ライトイネーブル
信号ＷＥを真にすると、第１の３ステートバッファは外
部から入力される画像データを画像メモリに書き込む。
この状態で第１の選択制御信号を第１の切換手段に与え
ると、画像メモリに記録中の画像データが画像表示出力
装置に表示される。また第２の選択制御信号を第２の切
換手段は与えると、画像メモリから読み出し中の画像デ
ータが入出力端子を介して外部に出力され、且つ読み出
し中の画像データが画像表示出力装置に表示される。
メモリへ画像データを書き込む際に、書き込み領域規定
手段は信号ＷＲを出力し、書き込み領域を規定する。つ
ぎにＣＡＳ許可信号生成手段は、信号ＷＲが真となる時
刻より所定時間だけ遅延して真となる信号ＷＥを生成す
る。また、信号ＷＲが真に変化した直後で信号ＷＥが偽
のときのみ偽で他は真となる信号ＣＡＳＥを生成する。
論理ゲート手段は外部から供給される信号ＰＣＡＳと信
号ＣＡＳＥとの論理積をとり、画像メモリへカラムアド
レスストローブ信号ＣＡＳを与える。ライトイネーブル
信号ＷＥを真にすると、第１の３ステートバッファは外
部から入力される画像データを画像メモリに書き込む。
この状態で第１の選択制御信号を第１の切換手段に与え
ると、画像メモリに記録中の画像データが画像表示出力
装置に表示される。また第２の選択制御信号を第２の切
換手段は与えると、画像メモリから読み出し中の画像デ
ータが入出力端子を介して外部に出力され、且つ読み出
し中の画像データが画像表示出力装置に表示される。
【００１７】以上のように作用することにより、画像表
示時に再描画が可能なシステムが容易に実現できる。
示時に再描画が可能なシステムが容易に実現できる。
【００１８】
【実施例】本発明の第１実施例における画像メモリ装置
について図１及び図２を参照しながら説明する。図１は
第１実施例における画像メモリ装置の構成を示すブロッ
ク図である。なお従来例と同一ブロックと同一信号名は
同一の符号を用い、それらの説明は省略する。本図にお
いて、外部から供給される負論理の信号ＲＡＳは入力端
子１に与えられ、負論理の信号ＰＣＡＳは入力端子２に
与えられる。信号ＰＣＡＳとは擬似的なＣＡＳである。
また外部から供給される画像データＯＩは入力端子３に
与えられる。
について図１及び図２を参照しながら説明する。図１は
第１実施例における画像メモリ装置の構成を示すブロッ
ク図である。なお従来例と同一ブロックと同一信号名は
同一の符号を用い、それらの説明は省略する。本図にお
いて、外部から供給される負論理の信号ＲＡＳは入力端
子１に与えられ、負論理の信号ＰＣＡＳは入力端子２に
与えられる。信号ＰＣＡＳとは擬似的なＣＡＳである。
また外部から供給される画像データＯＩは入力端子３に
与えられる。
【００１９】書き込み領域規定手段４は、書き込み領域
（例えばウインドウのように、表示画面における部分的
な領域をいう）を規定する正論理の信号ＷＲを発生する
回路である。ＣＡＳ許可信号生成手段５は信号ＷＲが真
となるタイミングで真となり、次に入力されるＰＣＡＳ
信号の変化点で偽となる負論理の信号ＣＡＳＥを生成す
る回路である。図１に示すようにＣＡＳ許可信号生成手
段５はＤタイプエッジドトリガラッチ６（以下、ラッチ
６という）と、論理和ゲート７とを含む回路で構成され
る。
（例えばウインドウのように、表示画面における部分的
な領域をいう）を規定する正論理の信号ＷＲを発生する
回路である。ＣＡＳ許可信号生成手段５は信号ＷＲが真
となるタイミングで真となり、次に入力されるＰＣＡＳ
信号の変化点で偽となる負論理の信号ＣＡＳＥを生成す
る回路である。図１に示すようにＣＡＳ許可信号生成手
段５はＤタイプエッジドトリガラッチ６（以下、ラッチ
６という）と、論理和ゲート７とを含む回路で構成され
る。
【００２０】論理積ゲート８は、ＣＡＳ許可信号生成手
段５から出力される信号ＣＡＳＥ（負論理）と、入力端
子２に印加された信号ＰＣＡＳ（負論理）とを入力し、
負論理の信号ＣＡＳを生成する回路である。画像メモリ
１０は画像データを保持するＤＲＡＭであり、負論理の
信号ＷＥ、信号ＲＡＳ、信号ＣＡＳを夫々入力する入力
端子を有している。
段５から出力される信号ＣＡＳＥ（負論理）と、入力端
子２に印加された信号ＰＣＡＳ（負論理）とを入力し、
負論理の信号ＣＡＳを生成する回路である。画像メモリ
１０は画像データを保持するＤＲＡＭであり、負論理の
信号ＷＥ、信号ＲＡＳ、信号ＣＡＳを夫々入力する入力
端子を有している。
【００２１】アドレス生成手段９は画像メモリ１０のア
ドレスを生成する回路で、そのアドレスは画像メモリ１
０の入力端子ＡＤに与えられる。３ステートバッファ１
１は入力端子３に印加された画像データＯＩを信号ＷＥ
に基づいて画像メモリ１０のデータ端子である入出力端
子Ｄに与える回路である。そして画像出力装置１２は画
像メモリ１０から読み出された画像出力信号ＤＩを表示
する装置である。
ドレスを生成する回路で、そのアドレスは画像メモリ１
０の入力端子ＡＤに与えられる。３ステートバッファ１
１は入力端子３に印加された画像データＯＩを信号ＷＥ
に基づいて画像メモリ１０のデータ端子である入出力端
子Ｄに与える回路である。そして画像出力装置１２は画
像メモリ１０から読み出された画像出力信号ＤＩを表示
する装置である。
【００２２】なお、ＣＡＳ許可信号生成手段５におい
て、ラッチ６は信号ＷＲを入力端Ｄに入力し、信号ＰＣ
ＡＳによってラッチされ負論理の信号ＷＥを生成する回
路である。信号ＷＥと、入力端Ｄの信号（ＷＲ）は論理
和ゲート７に与えられる。
て、ラッチ６は信号ＷＲを入力端Ｄに入力し、信号ＰＣ
ＡＳによってラッチされ負論理の信号ＷＥを生成する回
路である。信号ＷＥと、入力端Ｄの信号（ＷＲ）は論理
和ゲート７に与えられる。
【００２３】このように構成された画像メモリ装置の動
作について図２を用いて説明する。図２（ｄ）に示すよ
うに入力端子２には信号ＰＣＡＳが途切れることなく印
加されるものとする。図２（ａ）に示すように信号ＷＲ
は画像メモリ１０に書き込むべきタイミングの１クロッ
ク前に真となり、書き込み終了の１クロック前に偽とな
るものとする。ラッチ６は図２（ｂ）に示すように信号
ＰＣＡＳの１周期分だけ信号ＷＲを遅延させる。そして
この信号を反転することにより信号ＷＥが得られる。論
理和ゲート７はこのようなタイミングで変化する信号Ｗ
Ｒと信号ＷＥとが入力されると、図２（ｃ）で示すよう
に信号ＷＲの立ち上がりタイミングでＨレベルとなる信
号ＣＡＳＥを発生する。
作について図２を用いて説明する。図２（ｄ）に示すよ
うに入力端子２には信号ＰＣＡＳが途切れることなく印
加されるものとする。図２（ａ）に示すように信号ＷＲ
は画像メモリ１０に書き込むべきタイミングの１クロッ
ク前に真となり、書き込み終了の１クロック前に偽とな
るものとする。ラッチ６は図２（ｂ）に示すように信号
ＰＣＡＳの１周期分だけ信号ＷＲを遅延させる。そして
この信号を反転することにより信号ＷＥが得られる。論
理和ゲート７はこのようなタイミングで変化する信号Ｗ
Ｒと信号ＷＥとが入力されると、図２（ｃ）で示すよう
に信号ＷＲの立ち上がりタイミングでＨレベルとなる信
号ＣＡＳＥを発生する。
【００２４】このとき論理積ゲート８にとってはＨレベ
ルの信号ＣＡＳＥは偽となるので、信号ＰＣＡＳは信号
ＷＲの立ち上がり時からマスクされ、図２（ｅ）に示す
信号ＣＡＳが得られる。その結果、画像メモリ１０から
は画像データが読み出されない。そして画像メモリ１０
の入出力端子Ｄは高インピーダンス状態となる。
ルの信号ＣＡＳＥは偽となるので、信号ＰＣＡＳは信号
ＷＲの立ち上がり時からマスクされ、図２（ｅ）に示す
信号ＣＡＳが得られる。その結果、画像メモリ１０から
は画像データが読み出されない。そして画像メモリ１０
の入出力端子Ｄは高インピーダンス状態となる。
【００２５】その後、信号ＷＥによって３ステートバッ
ファ１１が低インピーダンス状態となり、３ステートバ
ッファ１１を介して入出力端子Ｄに画像データＯＩが印
加される。また画像メモリ１０の入力端子ＷＥバーに印
加される信号が真となるので、図２（ｇ）のＯ5 〜Ｏ9
で示すように画像データＯＩが画像メモリ１０に書き込
まれる。その際、画像出力信号ＤＩは図２（ｇ）のよう
になり、その信号を画像出力装置１２に印加すると、書
き込まれた後と比べると書き込みサイクルの直前のデー
タＭ4 が読み出されないだけで、他のデータＭ1 〜
Ｍ3 、Ｍ10〜Ｍ13は何の支障もなく出力される。データ
Ｍ4 が出ないのは１フィールドの間のみと期待できるの
で、この部分の画像の欠落は実用上ほとんど問題がな
い。
ファ１１が低インピーダンス状態となり、３ステートバ
ッファ１１を介して入出力端子Ｄに画像データＯＩが印
加される。また画像メモリ１０の入力端子ＷＥバーに印
加される信号が真となるので、図２（ｇ）のＯ5 〜Ｏ9
で示すように画像データＯＩが画像メモリ１０に書き込
まれる。その際、画像出力信号ＤＩは図２（ｇ）のよう
になり、その信号を画像出力装置１２に印加すると、書
き込まれた後と比べると書き込みサイクルの直前のデー
タＭ4 が読み出されないだけで、他のデータＭ1 〜
Ｍ3 、Ｍ10〜Ｍ13は何の支障もなく出力される。データ
Ｍ4 が出ないのは１フィールドの間のみと期待できるの
で、この部分の画像の欠落は実用上ほとんど問題がな
い。
【００２６】また画像データの書き込み時には画像メモ
リのデータ端子上に書き込みたいデータが印加されてい
ることを利用して、その画像データを同時に表示させる
ことができる。このためデータの読み出しから書き込み
の切り替わり時間が比較的長いＤＲＡＭであっても、画
像の表示中に画像データを画像メモリに書き込みするこ
とができる。
リのデータ端子上に書き込みたいデータが印加されてい
ることを利用して、その画像データを同時に表示させる
ことができる。このためデータの読み出しから書き込み
の切り替わり時間が比較的長いＤＲＡＭであっても、画
像の表示中に画像データを画像メモリに書き込みするこ
とができる。
【００２７】つぎに本発明の第２実施例における画像メ
モリ装置について図３を参照しながら説明する。図３は
第２実施例における画像メモリ装置の構成を示すブロッ
ク図であり、第１実施例と同一部分は同一の符号を付
け、それらの詳細な説明は省略する。本図において、信
号ＲＡＳ、信号ＰＣＡＳは夫々入力端子１、２に与えら
れ、画像データＯＩは入出力端子２０に与えられる。
モリ装置について図３を参照しながら説明する。図３は
第２実施例における画像メモリ装置の構成を示すブロッ
ク図であり、第１実施例と同一部分は同一の符号を付
け、それらの詳細な説明は省略する。本図において、信
号ＲＡＳ、信号ＰＣＡＳは夫々入力端子１、２に与えら
れ、画像データＯＩは入出力端子２０に与えられる。
【００２８】第１実施例と異なり、入力端子１６、１７
が設けられている。入力端子１６は第１の選択手段１３
の第１の選択制御信号が入力される端子で、入力端子１
７は第２の選択手段１４の第２の選択制御信号が入力さ
れる端子である。また書き込み領域規定手段４、ＣＡＳ
許可信号生成手段５、アドレス生成手段９、画像メモリ
１０、３ステートバッファ１１、画像出力装置１２が設
けられていることも第１実施例と同じである。
が設けられている。入力端子１６は第１の選択手段１３
の第１の選択制御信号が入力される端子で、入力端子１
７は第２の選択手段１４の第２の選択制御信号が入力さ
れる端子である。また書き込み領域規定手段４、ＣＡＳ
許可信号生成手段５、アドレス生成手段９、画像メモリ
１０、３ステートバッファ１１、画像出力装置１２が設
けられていることも第１実施例と同じである。
【００２９】第１の選択手段１３は画像メモリ１０に保
持されている画像データＭＩと、外部から入力された画
像データＯＩを選択する手段であり、入力端子１６の第
１の選択制御信号によって制御される。また、第２の選
択手段１４は画像データＭＩと、画像データＯＩを選択
する手段であり、入力端子１７の第２の選択制御信号に
よって制御される。第１の３ステートバッファ１１は選
択手段１４の出力を画像メモリ１０のデータ入出力端子
Ｄに与える回路である。
持されている画像データＭＩと、外部から入力された画
像データＯＩを選択する手段であり、入力端子１６の第
１の選択制御信号によって制御される。また、第２の選
択手段１４は画像データＭＩと、画像データＯＩを選択
する手段であり、入力端子１７の第２の選択制御信号に
よって制御される。第１の３ステートバッファ１１は選
択手段１４の出力を画像メモリ１０のデータ入出力端子
Ｄに与える回路である。
【００３０】第２の３ステートバッファ１５は選択手段
１４の出力を入出力端子２０に与える回路である。論理
ゲート１８は信号ＷＥと入力端子１７の選択制御信号と
を入力し、その論理積をとり、その出力を制御信号とし
て３ステートバッファ１５の制御端に与える回路であ
る。論理ゲート１９は信号ＷＥと入力端子１７の選択制
御信号とを入力して論理積をとり、その出力を制御信号
として３ステートバッファ１１の制御端に与える回路で
ある。
１４の出力を入出力端子２０に与える回路である。論理
ゲート１８は信号ＷＥと入力端子１７の選択制御信号と
を入力し、その論理積をとり、その出力を制御信号とし
て３ステートバッファ１５の制御端に与える回路であ
る。論理ゲート１９は信号ＷＥと入力端子１７の選択制
御信号とを入力して論理積をとり、その出力を制御信号
として３ステートバッファ１１の制御端に与える回路で
ある。
【００３１】このように構成された第２実施例の画像メ
モリ装置の動作を説明する。入力端子１７にＬレベルの
選択制御信号が印加されたとき、選択手段１４は画像メ
モリ１０からの画像データＭＩを選択する。さらに信号
ＷＥがＬレベルの間、論理ゲート１８の出力がＬレベ
ル、論理ゲート１９がＨレベルとなり、選択手段１４及
び３ステートバッファ１５を通して画像メモリ１０の画
像データＭＩが入出力端子２０に出力される。このとき
入力端子１６にＨレベルの選択制御信号を印加すると、
画像メモリ１０の画像データＭＩが画像に変換され画像
出力装置１２に表示される。
モリ装置の動作を説明する。入力端子１７にＬレベルの
選択制御信号が印加されたとき、選択手段１４は画像メ
モリ１０からの画像データＭＩを選択する。さらに信号
ＷＥがＬレベルの間、論理ゲート１８の出力がＬレベ
ル、論理ゲート１９がＨレベルとなり、選択手段１４及
び３ステートバッファ１５を通して画像メモリ１０の画
像データＭＩが入出力端子２０に出力される。このとき
入力端子１６にＨレベルの選択制御信号を印加すると、
画像メモリ１０の画像データＭＩが画像に変換され画像
出力装置１２に表示される。
【００３２】入力端子１７にＨレベルの選択制御信号が
印加されたとき、選択手段１４は外部から供給される画
像データＯＩを選択する。さらに信号ＷＥが偽の間、論
理ゲート１８の出力がＨレベルとなり、論理ゲート１９
の出力はＬレベルとなり、３ステートバッファ１１を通
して画像データＯＩが画像メモリ１０の入出力端子Ｄに
印加される。このとき入力端子１６にＬレベルの選択制
御信号を印加すると、画像メモリ１０に画像データを書
き込みながら画像出力装置１２に画像を表示する。
印加されたとき、選択手段１４は外部から供給される画
像データＯＩを選択する。さらに信号ＷＥが偽の間、論
理ゲート１８の出力がＨレベルとなり、論理ゲート１９
の出力はＬレベルとなり、３ステートバッファ１１を通
して画像データＯＩが画像メモリ１０の入出力端子Ｄに
印加される。このとき入力端子１６にＬレベルの選択制
御信号を印加すると、画像メモリ１０に画像データを書
き込みながら画像出力装置１２に画像を表示する。
【００３３】このように第２実施例の画像メモリ装置に
よれば、外部から供給される画像データＩＯと３ステー
トバッファとの間に選択手段（論理ゲート１８、１９）
を挿入することにより、外部からの画像供給線として双
方向の画像バスを用いることができる。また複数の画像
メモリ間でのリアルタイムな相互転送を可能とする。
よれば、外部から供給される画像データＩＯと３ステー
トバッファとの間に選択手段（論理ゲート１８、１９）
を挿入することにより、外部からの画像供給線として双
方向の画像バスを用いることができる。また複数の画像
メモリ間でのリアルタイムな相互転送を可能とする。
【００３４】なお、第１実施例において信号ＷＥはＣＡ
Ｓ許可信号生成手段５から出力したが、信号ＣＡＳＥと
適切なタイミングをとるための手段としてラッチ６を共
有したためである。しかしラッチ６に代わって別途の回
路を設けてもよい。また、第１及び第２実施例で示した
ように接続が直接でなく、選択手段やバッファ、Ｄタイ
プエッジトリガラッチ等の、信号の本質的意味を変えな
いものを挿入してもかまわない。
Ｓ許可信号生成手段５から出力したが、信号ＣＡＳＥと
適切なタイミングをとるための手段としてラッチ６を共
有したためである。しかしラッチ６に代わって別途の回
路を設けてもよい。また、第１及び第２実施例で示した
ように接続が直接でなく、選択手段やバッファ、Ｄタイ
プエッジトリガラッチ等の、信号の本質的意味を変えな
いものを挿入してもかまわない。
【００３５】
【発明の効果】以上のように本願の請求項１〜３の発明
によれば、書き込み領域を指定した最初のタイミングに
おいてＣＡＳ信号が真とならず、そのサイクルでは画像
メモリのデータ線を高インピーダンス状態に維持するこ
とができる。これにより画像メモリとしてＤＲＡＭを用
いた場合に、ＤＲＡＭの動作限界に近い周波数での動作
でも書き込み信号と読み出し信号の衝突を防ぐことがで
きる。
によれば、書き込み領域を指定した最初のタイミングに
おいてＣＡＳ信号が真とならず、そのサイクルでは画像
メモリのデータ線を高インピーダンス状態に維持するこ
とができる。これにより画像メモリとしてＤＲＡＭを用
いた場合に、ＤＲＡＭの動作限界に近い周波数での動作
でも書き込み信号と読み出し信号の衝突を防ぐことがで
きる。
【００３６】また、本願の請求項４の発明によれば、請
求項１〜３の発明の効果に加えて、、書き込み中の画像
データを画像出力装置に表示させることができる。また
画像メモリから読み出し中の画像データを入出力端子を
介して外部に出力すると共に、画像出力装置に表示させ
ることができる。これらにより画像表示時に再描画が可
能なシステムが容易に実現できる。
求項１〜３の発明の効果に加えて、、書き込み中の画像
データを画像出力装置に表示させることができる。また
画像メモリから読み出し中の画像データを入出力端子を
介して外部に出力すると共に、画像出力装置に表示させ
ることができる。これらにより画像表示時に再描画が可
能なシステムが容易に実現できる。
【図１】本発明の第１実施例における画像メモリ装置の
構成図である。
構成図である。
【図２】第１実施例の画像メモリ装置の動作説明のため
の信号波形図である。
の信号波形図である。
【図３】本発明の第２実施例における画像メモリ装置の
構成図である。
構成図である。
【図４】従来の画像メモリ装置の構成例を示すブロック
図である。
図である。
１，２，３，１６，１７ 入力端子 ４ 書き込み領域規定手段 ５ ＣＡＳ許可信号生成手段 ６ Ｄタイプエッジトリガラッチ ７ 論理和ゲート ８ 論理積ゲート ９ アドレス発生手段 １０ 画像メモリ １１，１５ ３ステートバッファ １２ 画像出力装置 １３，１４ 選択手段 １８，１９ 論理ゲート ２０ 入出力端子
Claims (4)
- 【請求項１】 ライトイネーブル信号ＷＥ、カラムアド
レスストローブ信号ＣＡＳの入力端、及び画像データの
入力端及び出力端を有し、画像データを保持する画像メ
モリと、 前記画像メモリへの書き込み領域を規定する信号ＷＲを
生成する書き込み領域規定手段と、 信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成すると共に、信号ＷＲが真に変化し
信号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳ
Ｅを生成するＣＡＳ許可信号生成手段と、 外部から供給される擬似ＣＡＳ信号としての信号ＰＣＡ
Ｓと信号ＣＡＳＥとの論理積をとり、前記画像メモリへ
カラムアドレスストローブ信号ＣＡＳを与える論理ゲー
ト手段と、を具備することを特徴とする画像メモリ装
置。 - 【請求項２】 前記画像メモリは、 画像データの入力端と出力端が共通であることを特徴と
する請求項１記載の画像メモリ装置。 - 【請求項３】 ライトイネーブル信号ＷＥ、カラムアド
レスストローブ信号ＣＡＳの入力端、及び画像データの
入出力端を有し、画像データを保持する画像メモリと、 前記画像メモリへの書き込み領域を規定する信号ＷＲを
生成する書き込み領域規定手段と、 信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成すると共に、信号ＷＲが真に変化し
信号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳ
Ｅを生成するＣＡＳ許可信号生成手段と、 外部から供給される擬似ＣＡＳとしての信号ＰＣＡＳと
信号ＣＡＳＥとの論理積をとり、前記画像メモリへカラ
ムアドレスストローブ信号ＣＡＳを与える論理ゲート手
段と、 ライトイネーブル信号ＷＥが真のとき外部から入力され
る画像データを前記画像メモリに与える３ステートバッ
ファと、を具備することを特徴とする画像メモリ装置。 - 【請求項４】 ライトイネーブル信号ＷＥ、カラムアド
レスストローブ信号ＣＡＳの入力端、及び画像データの
入出力端を有し、画像データを保持する画像メモリと、 外部から画像データ入力したり、前記画像メモリから読
み出された画像データを外部に出力する入出力端子と、 前記画像メモリへの書き込み領域を規定する信号ＷＲを
生成する書き込み領域規定手段と、 信号ＷＲが真となる時刻より所定時間だけ遅延して真と
なる信号ＷＥを生成すると共に、信号ＷＲが真に変化し
信号ＷＥが偽のときのみ偽で他では真となる信号ＣＡＳ
Ｅを生成するＣＡＳ許可信号生成手段と、 外部から供給される擬似ＣＡＳとしての信号ＰＣＡＳと
信号ＣＡＳＥとの論理積をとり、前記画像メモリへカラ
ムアドレスストローブ信号ＣＡＳを与える論理ゲート手
段と、 ライトイネーブル信号ＷＥが真のとき外部から入力され
る画像データを前記画像メモリに与える第１の３ステー
トバッファと、 第１の選択制御信号に基づいて、前記画像メモリから読
み出し中または前記画像メモリへの書き込み中の画像デ
ータか、前記入出力端子に入力される画像データかを切
り換え、画像表示出力装置に画像出力信号を与える第１
の切換手段と、 第２の選択制御信号に基づいて、前記画像メモリから読
み出し中の画像データか、前記入出力端子から入力され
る画像データかを切り換え、前記第１の３ステートバッ
ファに与える第２の切換手段と、 ライトイネーブル信号ＷＥと第２の選択制御信号とに基
づいて、前記第２の切換手段の出力を開閉して前記入出
力端子に画像データを与える第２の３ステートバッファ
と、を具備することを特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301528A JPH08140034A (ja) | 1994-11-09 | 1994-11-09 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301528A JPH08140034A (ja) | 1994-11-09 | 1994-11-09 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08140034A true JPH08140034A (ja) | 1996-05-31 |
Family
ID=17898022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6301528A Pending JPH08140034A (ja) | 1994-11-09 | 1994-11-09 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08140034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115620762A (zh) * | 2021-07-16 | 2023-01-17 | 瑞昱半导体股份有限公司 | 存储器系统及其存储器存取界面装置 |
-
1994
- 1994-11-09 JP JP6301528A patent/JPH08140034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115620762A (zh) * | 2021-07-16 | 2023-01-17 | 瑞昱半导体股份有限公司 | 存储器系统及其存储器存取界面装置 |
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