JPH08146103A - タイミング信号発生装置 - Google Patents
タイミング信号発生装置Info
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- JPH08146103A JPH08146103A JP6289416A JP28941694A JPH08146103A JP H08146103 A JPH08146103 A JP H08146103A JP 6289416 A JP6289416 A JP 6289416A JP 28941694 A JP28941694 A JP 28941694A JP H08146103 A JPH08146103 A JP H08146103A
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】レート端数データ等の情報を分配する必要がな
い構成とすると共に、高い精度のタイミングでエッジ信
号を発生することができるようにする。 【構成】クロック発生手段１１と、周期データが格納さ
れた第１のメモリ１２と、周期データとレートタイミン
グデータの端数データとを加算する第１の加算手段１３
と、基準クロックを入力すると共に、第１の加算手段か
らのレートタイミングデータが与えられるレート信号発
生手段１４と、遅延量データが格納される第２のメモリ
２１と、端数データが格納される第３のメモリ２２と、
端数データと前回出力した端数データとを加算する第２
の加算手段２３と、エッジタイミングデータを出力する
第３の加算手段２４と、基準クロックとレート信号発生
手段からのレート信号とを入力し、遅延パルスを出力す
るタイミングパルス発生回路２５とで構成する。
い構成とすると共に、高い精度のタイミングでエッジ信
号を発生することができるようにする。 【構成】クロック発生手段１１と、周期データが格納さ
れた第１のメモリ１２と、周期データとレートタイミン
グデータの端数データとを加算する第１の加算手段１３
と、基準クロックを入力すると共に、第１の加算手段か
らのレートタイミングデータが与えられるレート信号発
生手段１４と、遅延量データが格納される第２のメモリ
２１と、端数データが格納される第３のメモリ２２と、
端数データと前回出力した端数データとを加算する第２
の加算手段２３と、エッジタイミングデータを出力する
第３の加算手段２４と、基準クロックとレート信号発生
手段からのレート信号とを入力し、遅延パルスを出力す
るタイミングパルス発生回路２５とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、クロックパルスの周期
よりも高い分解能を持つタイミング信号を発生するため
のタイミング信号発生装置に関し、更に詳しくは、例え
ば、ＬＳＩ（大規模集積回路，ＩＣ，メモリ用ＩＣ）等
の半導体回路をテストするためのＬＳＩテスト装置に使
用して有効であって、設定した周期と遅延量とを持つタ
イミング信号を発生するタイミング信号発生装置に関す
る。
よりも高い分解能を持つタイミング信号を発生するため
のタイミング信号発生装置に関し、更に詳しくは、例え
ば、ＬＳＩ（大規模集積回路，ＩＣ，メモリ用ＩＣ）等
の半導体回路をテストするためのＬＳＩテスト装置に使
用して有効であって、設定した周期と遅延量とを持つタ
イミング信号を発生するタイミング信号発生装置に関す
る。
【０００２】
【従来の技術】ＬＳＩ等の半導体ディバイスは、今日飛
躍的な進歩をしており各種の機能や構成が複雑化してい
る。この様な半導体ディバイスの試験（テスト）を行う
にあたっては、ＬＳＩテスト装置が用いられる。ＬＳＩ
テスト装置は、被検査の対象となるＬＳＩ（以下ＤＵＴ
と言う）に、テスト信号発生手段より各種のパターンを
持つテスト信号を印加し、ＤＵＴから出力されるデータ
と、印加したテスト信号に応じてあらかじめ用意した期
待値パターンとを比較することで、ＤＵＴの良否を判定
するように構成されている。
躍的な進歩をしており各種の機能や構成が複雑化してい
る。この様な半導体ディバイスの試験（テスト）を行う
にあたっては、ＬＳＩテスト装置が用いられる。ＬＳＩ
テスト装置は、被検査の対象となるＬＳＩ（以下ＤＵＴ
と言う）に、テスト信号発生手段より各種のパターンを
持つテスト信号を印加し、ＤＵＴから出力されるデータ
と、印加したテスト信号に応じてあらかじめ用意した期
待値パターンとを比較することで、ＤＵＴの良否を判定
するように構成されている。
【０００３】ここで、テスト信号発生手段においては、
テスト信号を作るために、正確で高分解能、かつ繰り返
し可能なタイミング信号が用いられる。図５は、従来の
この種のタイミング信号発生装置の一例を示す構成ブロ
ック図で、例えば、特公昭６２−２３４９５号公報ある
いは、ＵＳ特許第４２３１１０４号公報等に開示されて
いる。
テスト信号を作るために、正確で高分解能、かつ繰り返
し可能なタイミング信号が用いられる。図５は、従来の
この種のタイミング信号発生装置の一例を示す構成ブロ
ック図で、例えば、特公昭６２−２３４９５号公報ある
いは、ＵＳ特許第４２３１１０４号公報等に開示されて
いる。
【０００４】この図では、基準クロックＴｓｙｎとタイ
ミング信号（レート信号）Ｔｏｕｔとを発生するレート
ジェネレータを示している。この回路は、水晶発振器Ｏ
ＳＣからのクロックＴｏｓｃをカウントし、所定のカウ
ント値に達したとき、クロックの整数倍の周期を持つ分
周クロックＴｃを出力するプログラマブルカウンタ１
と、このプログラマブルカウンタ１からのクロックＴｃ
を入力し、遅延時間が反復して変化させて、入力した分
周クロックに遅延を与え、クロックＴｏｓｃの周期の整
数倍と異なる周期のタイミング信号を発生するプログラ
マブル遅延装置（遅延線）２ａと、水晶発振器ＯＳＣか
らのクロックを分周クロックに与える遅延と同じ量だけ
遅延するプログラマブル遅延装置（遅延線）２ｂとを備
えて構成されている。
ミング信号（レート信号）Ｔｏｕｔとを発生するレート
ジェネレータを示している。この回路は、水晶発振器Ｏ
ＳＣからのクロックＴｏｓｃをカウントし、所定のカウ
ント値に達したとき、クロックの整数倍の周期を持つ分
周クロックＴｃを出力するプログラマブルカウンタ１
と、このプログラマブルカウンタ１からのクロックＴｃ
を入力し、遅延時間が反復して変化させて、入力した分
周クロックに遅延を与え、クロックＴｏｓｃの周期の整
数倍と異なる周期のタイミング信号を発生するプログラ
マブル遅延装置（遅延線）２ａと、水晶発振器ＯＳＣか
らのクロックを分周クロックに与える遅延と同じ量だけ
遅延するプログラマブル遅延装置（遅延線）２ｂとを備
えて構成されている。
【０００５】ここで、プログラマブル遅延装置２ａ，２
ｂの遅延時間は、レジスタ３に記憶されたデータによっ
て制御される。レジスタ３に記憶されるデータは、アダ
ー４から与えられる。アダー４は、メモリ５に格納され
ている遅延時間データとレジスタ３に記憶されているデ
ータとを加算し、その和のデータをプログラマブル遅延
装置２からのタイミング信号Ｔｏｕｔにより、レジスタ
３にロードする。従って、レジスタ３に記憶されるデー
タは、タイミング信号Ｔｏｕｔが出力される毎に更新さ
れることとなる。
ｂの遅延時間は、レジスタ３に記憶されたデータによっ
て制御される。レジスタ３に記憶されるデータは、アダ
ー４から与えられる。アダー４は、メモリ５に格納され
ている遅延時間データとレジスタ３に記憶されているデ
ータとを加算し、その和のデータをプログラマブル遅延
装置２からのタイミング信号Ｔｏｕｔにより、レジスタ
３にロードする。従って、レジスタ３に記憶されるデー
タは、タイミング信号Ｔｏｕｔが出力される毎に更新さ
れることとなる。
【０００６】図６は、図５の回路を使用して５０ナノ秒
（ｎｓ）の周期を有するタイミング信号（レート信号）
Ｔｏｕｔを発生する場合を示すタイムチャートである。
ここでは、はじめに、メモリ５には、遅延変化数として
のデータ「２」が格納され、また、メモリ６には、カウ
ンタ１のプリセット値としてのデータ「３」が格納され
ているものとしている。また、レジスタ３には、最初は
「０」が格納されており、プログラマブル遅延装置２に
よる遅延は零である。（ａ）はプログラマブルカウンタ
１に与えられる１６ｎｓ周期のクロックＴｏｓｃを示し
ている。
（ｎｓ）の周期を有するタイミング信号（レート信号）
Ｔｏｕｔを発生する場合を示すタイムチャートである。
ここでは、はじめに、メモリ５には、遅延変化数として
のデータ「２」が格納され、また、メモリ６には、カウ
ンタ１のプリセット値としてのデータ「３」が格納され
ているものとしている。また、レジスタ３には、最初は
「０」が格納されており、プログラマブル遅延装置２に
よる遅延は零である。（ａ）はプログラマブルカウンタ
１に与えられる１６ｎｓ周期のクロックＴｏｓｃを示し
ている。
【０００７】プログラマブルカウンタ１は、メモリ６か
ら読みだされたプリセット値「３」が与えられ、（ａ）
に示すクロックＴｏｓｃにより１カウントずつプリセッ
ト値「３」から下に計数し、（ｂ）に示すように、３ク
ロック目（１６ｎｓ×３＝４８ｎｓ後）に分周クロック
Ｔｃを出力する。この分周クロックＴｃは、プログラマ
ブル遅延装置２に直接印加される。
ら読みだされたプリセット値「３」が与えられ、（ａ）
に示すクロックＴｏｓｃにより１カウントずつプリセッ
ト値「３」から下に計数し、（ｂ）に示すように、３ク
ロック目（１６ｎｓ×３＝４８ｎｓ後）に分周クロック
Ｔｃを出力する。この分周クロックＴｃは、プログラマ
ブル遅延装置２に直接印加される。
【０００８】アダー４は、メモリ５に格納されている遅
延変化数としてのデータ「２」と、レジスタ３の遅延変
化数データ「０」とを加算し、その加算値「２」を最初
のタイミング信号Ｔｏｕｔによりレジスタ３に格納す
る。従って、次に、遅延装置２に印加されるクロックＴ
ｃは、レジスタ３に格納された遅延時間数「２」に基づ
いて、（ｃ）に示すように２ｎｓだけ遅延したものとな
り、これがタイミング信号Ｔｏｕｔ１として出力され
る。このタイミング信号は、最初のタイミング信号が出
力されてから、５０ｎｓ（１６ｎｓ×３＋２ｎｓ）後に
表れることとなる。
延変化数としてのデータ「２」と、レジスタ３の遅延変
化数データ「０」とを加算し、その加算値「２」を最初
のタイミング信号Ｔｏｕｔによりレジスタ３に格納す
る。従って、次に、遅延装置２に印加されるクロックＴ
ｃは、レジスタ３に格納された遅延時間数「２」に基づ
いて、（ｃ）に示すように２ｎｓだけ遅延したものとな
り、これがタイミング信号Ｔｏｕｔ１として出力され
る。このタイミング信号は、最初のタイミング信号が出
力されてから、５０ｎｓ（１６ｎｓ×３＋２ｎｓ）後に
表れることとなる。
【０００９】アダー４は、この間、メモリ５に格納され
ている遅延変化数としてのデータ「２」とレジスタ３の
遅延変化数データ「２」とを加算し、その加算値「４」
をタイミング信号Ｔｏｕｔ１によりレジスタ３に格納す
る。従って、次に、遅延装置２に印加されるクロックＴ
ｃは、レジスタ３に格納された遅延時間数「４」に基づ
いて、（ｃ）に示すように４ｎｓだけ遅延したものとな
り、これがタイミング信号Ｔｏｕｔ２として出力され
る。このタイミング信号Ｔｏｕｔ２は、タイミング信号
Ｔｏｕｔ１が出力されてから、５０ｎｓ後に表れること
となる。
ている遅延変化数としてのデータ「２」とレジスタ３の
遅延変化数データ「２」とを加算し、その加算値「４」
をタイミング信号Ｔｏｕｔ１によりレジスタ３に格納す
る。従って、次に、遅延装置２に印加されるクロックＴ
ｃは、レジスタ３に格納された遅延時間数「４」に基づ
いて、（ｃ）に示すように４ｎｓだけ遅延したものとな
り、これがタイミング信号Ｔｏｕｔ２として出力され
る。このタイミング信号Ｔｏｕｔ２は、タイミング信号
Ｔｏｕｔ１が出力されてから、５０ｎｓ後に表れること
となる。
【００１０】この様にして、メモリ６に格納するプリセ
ット値とメモリ５に格納する遅延変化数データとの適当
な選択により、クロックＴｏｓｃの周期の整数倍とは異
なった周期のタイミング信号Ｔｏｕｔをプログラマブル
遅延装置２から得ることができる。また、同じようにし
て、このタイミング信号Ｔｏｕｔと同期するような基準
クロックＴｓｙｎを得ることができる。
ット値とメモリ５に格納する遅延変化数データとの適当
な選択により、クロックＴｏｓｃの周期の整数倍とは異
なった周期のタイミング信号Ｔｏｕｔをプログラマブル
遅延装置２から得ることができる。また、同じようにし
て、このタイミング信号Ｔｏｕｔと同期するような基準
クロックＴｓｙｎを得ることができる。
【００１１】
【発明が解決しようとする課題】ところで、この様に構
成される従来のタイミング信号発生装置は、水晶発振器
からのクロックを遅延線２ｂで遅延させて基準クロック
Ｔｓｙｎを得る構成であるために、プログラマブルカウ
ンタからの信号が遅延される継ぎ目で、基準クロックＴ
ｓｙｎに位相不連続が発生しタイミング精度が悪化する
という問題点がある。また、プログラマブルカウンタ１
からの分周パルスを遅延線２ａに供給して遅延させる構
成であるため、伝送線路間における分周パルスの立ち上
がりの減衰等が問題となる。また、従来装置において
は、高価なプログラマブル遅延装置を数多く必要とす
る。
成される従来のタイミング信号発生装置は、水晶発振器
からのクロックを遅延線２ｂで遅延させて基準クロック
Ｔｓｙｎを得る構成であるために、プログラマブルカウ
ンタからの信号が遅延される継ぎ目で、基準クロックＴ
ｓｙｎに位相不連続が発生しタイミング精度が悪化する
という問題点がある。また、プログラマブルカウンタ１
からの分周パルスを遅延線２ａに供給して遅延させる構
成であるため、伝送線路間における分周パルスの立ち上
がりの減衰等が問題となる。また、従来装置において
は、高価なプログラマブル遅延装置を数多く必要とす
る。
【００１２】プログラマブル遅延装置は、通常、プリン
ト回路基板上に比較的長いトレースを必要とし、また、
タップを出すために、プリント回路基板上に相当大きな
面積を占めるという問題点がある。更にプログラマブル
遅延線を多く使用する従来装置によれば、正確な遅延時
間を維持するためには、遅延時間を補正するための回路
が必要であり、また、一度補正した後にもドリフトが生
ずるので誤差が生ずる恐れがある。
ト回路基板上に比較的長いトレースを必要とし、また、
タップを出すために、プリント回路基板上に相当大きな
面積を占めるという問題点がある。更にプログラマブル
遅延線を多く使用する従来装置によれば、正確な遅延時
間を維持するためには、遅延時間を補正するための回路
が必要であり、また、一度補正した後にもドリフトが生
ずるので誤差が生ずる恐れがある。
【００１３】ここにおいて、本発明の目的は、従来技術
におけるこれらの問題点を解決し、高い分解能でクロッ
ク周期の整数倍とは異なる周期のタイミング信号（エッ
ジ信号）を発生できるタイミング信号発生装置を提供す
ることにある。
におけるこれらの問題点を解決し、高い分解能でクロッ
ク周期の整数倍とは異なる周期のタイミング信号（エッ
ジ信号）を発生できるタイミング信号発生装置を提供す
ることにある。
【００１４】
【課題を解決するための手段】この様な目的を達成する
本発明は、基準クロックとレート信号とを出力するレー
トジェネレータと、このレートジェネレータから分配さ
れる基準クロックとレート信号とを入力し、ユーザが定
義する遅延量を持つエッジ信号を出力するタイミングジ
ェネレータとを備えたタイミング信号発生装置であっ
て、前記レートジェネレータは、固定周波数の基準クロ
ック（ＣＬＫ）を発生するクロック発生手段と、周期デ
ータが格納された第１のメモリと、この第１のメモリか
ら読みだされた周期データと自身が前回出力したレート
タイミングデータの端数データとを加算する第１の加算
手段と、クロック発生手段からの基準クロックを入力す
ると共に、第１の加算手段からのレートタイミングデー
タが与えられ、このデータに対応する所定の分解能のレ
ート信号（Ｒａｔｅ）を出力するレート信号発生手段と
で構成され、前記タイミングジェネレータは、遅延量デ
ータが格納される第２のメモリと、第１のメモリに格納
した周期データと対応したデータであって当該データの
端数データが格納される第３のメモリと、第３のメモリ
から読みだされた端数データと自身が前回出力した端数
データとを加算する第２の加算手段と、第２のメモリか
ら読みだされた遅延量データと第２の加算手段からのデ
ータとを加算しエッジタイミングデータを出力する第３
の加算手段と、クロック発生手段からの基準クロックと
レート信号発生手段からのレート信号とを入力し、レー
ト信号により初期化されエッジタイミングデータに対応
する遅延量を持つ遅延パルスを出力するタイミングパル
ス発生回路とで構成されるタイミング信号発生装置であ
る。
本発明は、基準クロックとレート信号とを出力するレー
トジェネレータと、このレートジェネレータから分配さ
れる基準クロックとレート信号とを入力し、ユーザが定
義する遅延量を持つエッジ信号を出力するタイミングジ
ェネレータとを備えたタイミング信号発生装置であっ
て、前記レートジェネレータは、固定周波数の基準クロ
ック（ＣＬＫ）を発生するクロック発生手段と、周期デ
ータが格納された第１のメモリと、この第１のメモリか
ら読みだされた周期データと自身が前回出力したレート
タイミングデータの端数データとを加算する第１の加算
手段と、クロック発生手段からの基準クロックを入力す
ると共に、第１の加算手段からのレートタイミングデー
タが与えられ、このデータに対応する所定の分解能のレ
ート信号（Ｒａｔｅ）を出力するレート信号発生手段と
で構成され、前記タイミングジェネレータは、遅延量デ
ータが格納される第２のメモリと、第１のメモリに格納
した周期データと対応したデータであって当該データの
端数データが格納される第３のメモリと、第３のメモリ
から読みだされた端数データと自身が前回出力した端数
データとを加算する第２の加算手段と、第２のメモリか
ら読みだされた遅延量データと第２の加算手段からのデ
ータとを加算しエッジタイミングデータを出力する第３
の加算手段と、クロック発生手段からの基準クロックと
レート信号発生手段からのレート信号とを入力し、レー
ト信号により初期化されエッジタイミングデータに対応
する遅延量を持つ遅延パルスを出力するタイミングパル
ス発生回路とで構成されるタイミング信号発生装置であ
る。
【００１５】
【作用】クロック信号発生手段から得られる基準クロッ
クは、そのまま位相が連続するクロック信号としてタイ
ミング発生回路に供給される。また、レート信号発生手
段から得られるレート信号は、システム内部レート信号
としてタイミングパルス発生回路に供給される。
クは、そのまま位相が連続するクロック信号としてタイ
ミング発生回路に供給される。また、レート信号発生手
段から得られるレート信号は、システム内部レート信号
としてタイミングパルス発生回路に供給される。
【００１６】タイミングパルス発生回路は、位相連続な
基準クロックとレート信号とを用いて、基準クロックの
周期の整数倍でない周期を持つようなパルス信号を、タ
イミングジェネレータ内で得られる端数情報に基づいて
発生する。
基準クロックとレート信号とを用いて、基準クロックの
周期の整数倍でない周期を持つようなパルス信号を、タ
イミングジェネレータ内で得られる端数情報に基づいて
発生する。
【００１７】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明に係わるタイミング信号発
生装置の基本的な構成を示す構成ブロック図である。な
お、本発明において、タイミング信号とは、このタイミ
ング信号を作るのに使用する基準クロックに対して、変
更あるいは調整可能の任意の位相（遅れ）を持つクロッ
クやパルス信号、基準クロックの周期の整数倍でない周
期を持つようなパルス信号を総称して言うものとする。
に説明する。図１は、本発明に係わるタイミング信号発
生装置の基本的な構成を示す構成ブロック図である。な
お、本発明において、タイミング信号とは、このタイミ
ング信号を作るのに使用する基準クロックに対して、変
更あるいは調整可能の任意の位相（遅れ）を持つクロッ
クやパルス信号、基準クロックの周期の整数倍でない周
期を持つようなパルス信号を総称して言うものとする。
【００１８】図において、ＲＧは一定周期の基準クロッ
ク信号ＣＬＫと、レート信号（周期信号）Ｒａｔｅとを
出力するレートジェネレータ、ＴＧはレートジェネレー
タＲＧから出力される基準クロック信号ＣＬＫと、レー
ト信号Ｒａｔｅとを入力し、ユーザが定義する位相（遅
延量）を持つエッジ信号Ｔｏを出力するタイミングジェ
ネレータである。ＰＧはＣＰＵを含むアドレス信号発生
手段で、各メモリに出力するアドレス信号を出力する機
能を備え、タイミング信号を発生するに必要なデータ
（周期や遅延量）を決定する。
ク信号ＣＬＫと、レート信号（周期信号）Ｒａｔｅとを
出力するレートジェネレータ、ＴＧはレートジェネレー
タＲＧから出力される基準クロック信号ＣＬＫと、レー
ト信号Ｒａｔｅとを入力し、ユーザが定義する位相（遅
延量）を持つエッジ信号Ｔｏを出力するタイミングジェ
ネレータである。ＰＧはＣＰＵを含むアドレス信号発生
手段で、各メモリに出力するアドレス信号を出力する機
能を備え、タイミング信号を発生するに必要なデータ
（周期や遅延量）を決定する。
【００１９】タイミングジェネレータＴＧは、ここでは
ひとつのブロックのみを示しているが、ＤＵＴのピン数
に応じて多数が設けられ、レートジェネレータＲＧから
出力される基準クロックＣＬＫと、レート信号Ｒａｔｅ
が各タイミングジェネレータＴＧに分配されている。レ
ートジェネレータＲＧにおいて、１１は固定周波数（例
えば２５０ＭＨｚ）の基準クロックＣＬＫを出力するク
ロック発生手段で、例えば、水晶発振器が用いられる。
ひとつのブロックのみを示しているが、ＤＵＴのピン数
に応じて多数が設けられ、レートジェネレータＲＧから
出力される基準クロックＣＬＫと、レート信号Ｒａｔｅ
が各タイミングジェネレータＴＧに分配されている。レ
ートジェネレータＲＧにおいて、１１は固定周波数（例
えば２５０ＭＨｚ）の基準クロックＣＬＫを出力するク
ロック発生手段で、例えば、水晶発振器が用いられる。
【００２０】１２は周期データが格納された第１のメモ
リで、ここには、出力するエッジ信号（出力タイミング
信号）Ｔｏの周期を定義する周期データ（レートデー
タ）Ｄ１（例えば４０ｐｓの分解能を持つ２５ビットの
データ）が格納される。ここに格納される周期データ
は、各種エッジの定義に対応できるように複数組のもの
が用意してあり、アドレス信号発生手段３から与えられ
るアドレスに基づいて読みだされる。
リで、ここには、出力するエッジ信号（出力タイミング
信号）Ｔｏの周期を定義する周期データ（レートデー
タ）Ｄ１（例えば４０ｐｓの分解能を持つ２５ビットの
データ）が格納される。ここに格納される周期データ
は、各種エッジの定義に対応できるように複数組のもの
が用意してあり、アドレス信号発生手段３から与えられ
るアドレスに基づいて読みだされる。
【００２１】１３は第１の加算手段で、第１のメモリ１
２から読みだされた周期データＤ１と自身が前のサイク
ルで出力したレート端数データＤ２とを加算する。１４
はレート信号発生手段で、クロック発生手段１１からの
基準クロック信号ＣＬＫを入力すると共に、第１の加算
手段１３から出力されるレートタイミングデータＤｒａ
ｔｅが与えられ、このレートタイミングデータに対応す
る周期のレート信号（Ｒａｔｅ）を出力するように構成
してある。
２から読みだされた周期データＤ１と自身が前のサイク
ルで出力したレート端数データＤ２とを加算する。１４
はレート信号発生手段で、クロック発生手段１１からの
基準クロック信号ＣＬＫを入力すると共に、第１の加算
手段１３から出力されるレートタイミングデータＤｒａ
ｔｅが与えられ、このレートタイミングデータに対応す
る周期のレート信号（Ｒａｔｅ）を出力するように構成
してある。
【００２２】ここで、レート信号発生手段１４に与えら
れるレートタイミングデータＤｒａｔｅは、例えば、４
ｎｓの分解能を持つ１８ビットのデータとなっていて、
第１の加算手段１３から出力される２５ビットの加算デ
ータのうちの下位側の７ビットが端数データとして切り
捨てられている。この際切り捨てられた２５ビットデー
タのうちの下位側（ＬＳＢ）７ビット端数データ（従っ
て、このデータの分解能は、４０ｐｓ，４ｎｓスパンと
なっている）は、次のサイクルで、第１のメモリ手段１
２から出力される周期データＤ１に加算されて、新しい
レートタイミングデータ（４ｎｓ分解能）を作ることと
なる。
れるレートタイミングデータＤｒａｔｅは、例えば、４
ｎｓの分解能を持つ１８ビットのデータとなっていて、
第１の加算手段１３から出力される２５ビットの加算デ
ータのうちの下位側の７ビットが端数データとして切り
捨てられている。この際切り捨てられた２５ビットデー
タのうちの下位側（ＬＳＢ）７ビット端数データ（従っ
て、このデータの分解能は、４０ｐｓ，４ｎｓスパンと
なっている）は、次のサイクルで、第１のメモリ手段１
２から出力される周期データＤ１に加算されて、新しい
レートタイミングデータ（４ｎｓ分解能）を作ることと
なる。
【００２３】タイミングジェネレータＴＧにおいて、２
１は遅延量データが格納される第２のメモリである。ま
た、２２は第３のメモリで、第１のメモリ１２に格納し
た周期データと対応したデータＤ１の下位側端数データ
（データの分解能は、４０ｐｓ，４ｎｓスパン）が格納
されている。これら第２，第３の各メモリに格納される
データも、各種エッジの定義に対応できるように複数組
のものが用意してある。
１は遅延量データが格納される第２のメモリである。ま
た、２２は第３のメモリで、第１のメモリ１２に格納し
た周期データと対応したデータＤ１の下位側端数データ
（データの分解能は、４０ｐｓ，４ｎｓスパン）が格納
されている。これら第２，第３の各メモリに格納される
データも、各種エッジの定義に対応できるように複数組
のものが用意してある。
【００２４】２３は第２の加算手段で、第３のメモリ２
２から読みだされた端数データと自身が前回のサイクル
に出力した端数データとを加算する。２４は第３の加算
手段で、第２のメモリ２１から読みだされた遅延量デー
タと第２の加算手段２３からの加算データとを加算し、
これをエッジタイミングデータとして出力する。
２から読みだされた端数データと自身が前回のサイクル
に出力した端数データとを加算する。２４は第３の加算
手段で、第２のメモリ２１から読みだされた遅延量デー
タと第２の加算手段２３からの加算データとを加算し、
これをエッジタイミングデータとして出力する。
【００２５】２５はタイミングパルス発生回路で、レー
トジェネレータＲＧ内のクロック発生手段１１から送ら
れた基準クロックＣＬＫと、レート信号発生手段１４か
ら出力されたレート信号Ｒａｔｅとを入力し、レート信
号により初期化されエッジタイミングデータに対応する
遅延量を持つ遅延パルスを出力するように構成してあ
る。
トジェネレータＲＧ内のクロック発生手段１１から送ら
れた基準クロックＣＬＫと、レート信号発生手段１４か
ら出力されたレート信号Ｒａｔｅとを入力し、レート信
号により初期化されエッジタイミングデータに対応する
遅延量を持つ遅延パルスを出力するように構成してあ
る。
【００２６】図２は、レートジェネレータＲＧの一例を
示す構成ブロック図である。レート発生手段１４は、基
準クロックＣＬＫを計数するカウンタ１４１と、このカ
ウンタの計数値データＤｃｏｕ１と第１の加算手段１３
が出力するレートタイミングデータとの一致を検出する
デジタル比較手段１４２とで構成されている。
示す構成ブロック図である。レート発生手段１４は、基
準クロックＣＬＫを計数するカウンタ１４１と、このカ
ウンタの計数値データＤｃｏｕ１と第１の加算手段１３
が出力するレートタイミングデータとの一致を検出する
デジタル比較手段１４２とで構成されている。
【００２７】第１の加算手段１３は、内部にレジスタ１
３１を含んで構成されていて、ここに、前回のサイクル
で切り捨てた２５ビットデータの下位側（ＬＳＢ）７ビ
ットの端数データが保存されるようにしてある。図３
は、タイミングジェネレータＴＧの一例を示す構成ブロ
ック図である。タイミング発生回路２５は、基準クロッ
クＣＬＫを計数し、レート信号Ｒａｔｅによりリセット
されるカウンタ２５１と、このカウンタの計数値データ
Ｄｃｏｕ２と第３の加算手段２４が出力するエッジタイ
ミングデータとの一致を検出するデジタル比較手段２５
２と、デジタル比較手段２５２が出力するパルス信号を
入力し、これを第３の加算手段２４が出力するエッジタ
イミングデータの下位のデータに応じて遅延させる遅延
回路２５３とで構成してある。
３１を含んで構成されていて、ここに、前回のサイクル
で切り捨てた２５ビットデータの下位側（ＬＳＢ）７ビ
ットの端数データが保存されるようにしてある。図３
は、タイミングジェネレータＴＧの一例を示す構成ブロ
ック図である。タイミング発生回路２５は、基準クロッ
クＣＬＫを計数し、レート信号Ｒａｔｅによりリセット
されるカウンタ２５１と、このカウンタの計数値データ
Ｄｃｏｕ２と第３の加算手段２４が出力するエッジタイ
ミングデータとの一致を検出するデジタル比較手段２５
２と、デジタル比較手段２５２が出力するパルス信号を
入力し、これを第３の加算手段２４が出力するエッジタ
イミングデータの下位のデータに応じて遅延させる遅延
回路２５３とで構成してある。
【００２８】第２の加算手段２３は、内部にレジスタ２
３１を含んで構成されていて、ここに、前回のサイクル
で出力したレート端数データの下位のデータ（例えば２
５ビットデータの下位側７ビットデータ）が保存される
ようにしてある。このように構成した装置の動作を次に
説明する。図４は、動作の一例を示すタイムチャート
で、（Ａ）〜（Ｒ）は、図２，図３の各部分に示した符
号位置の波形と対応している。
３１を含んで構成されていて、ここに、前回のサイクル
で出力したレート端数データの下位のデータ（例えば２
５ビットデータの下位側７ビットデータ）が保存される
ようにしてある。このように構成した装置の動作を次に
説明する。図４は、動作の一例を示すタイムチャート
で、（Ａ）〜（Ｒ）は、図２，図３の各部分に示した符
号位置の波形と対応している。
【００２９】ここで、（Ａ）は、ユーザー定義のレート
信号を示しており、ｎ−１サイクル目と、ｎサイクル目
付近を例に各点の波形を示している。（Ｂ）は、クロッ
ク発生手段１１が出力する基準クロック（２５０ＭＨ
ｚ）を示しており、ユーザー定義のレート信号の周期
は、基準クロック周期の整数倍の関係にはなっていな
い。
信号を示しており、ｎ−１サイクル目と、ｎサイクル目
付近を例に各点の波形を示している。（Ｂ）は、クロッ
ク発生手段１１が出力する基準クロック（２５０ＭＨ
ｚ）を示しており、ユーザー定義のレート信号の周期
は、基準クロック周期の整数倍の関係にはなっていな
い。
【００３０】レート発生手段１４は、ここに示す基準ク
ロックを入力し、（Ｃ）に示すように基準クロックの整
数倍の周期のシステム内部レート信号Ｒａｔｅを作る。
アドレス信号発生手段３は、システム内部レート信号Ｒ
ａｔｅの周期で、アドレス信号を（Ｄ）に示すように各
メモリに与える。ここで、各メモリに与えられるアドレ
スは、ユーザ定義によりあらかじめ各サイクルごとに決
められる。各メモリからは、与えられたアドレスに格納
されているデータがシステム内部レート信号Ｒａｔｅの
周期でそれぞれ読みだされる。
ロックを入力し、（Ｃ）に示すように基準クロックの整
数倍の周期のシステム内部レート信号Ｒａｔｅを作る。
アドレス信号発生手段３は、システム内部レート信号Ｒ
ａｔｅの周期で、アドレス信号を（Ｄ）に示すように各
メモリに与える。ここで、各メモリに与えられるアドレ
スは、ユーザ定義によりあらかじめ各サイクルごとに決
められる。各メモリからは、与えられたアドレスに格納
されているデータがシステム内部レート信号Ｒａｔｅの
周期でそれぞれ読みだされる。
【００３１】第１のメモリ１２から、（Ｅ）に示すよう
に読みだされた周期データ（Ｔn-1，Ｔn…）は、第１の
加算手段１３に与えられ、ここで（Ｆ）に示すように出
力された前回のサイクルでの端数データと加算される。
ここで端数データは、前回サイクルにおける４ｎｓ未満
の端数データであって、ｍｏｄ（ΣＴｄn-2，４ｎ
ｓ），ｍｏｄ（ΣＴｄn-1，４ｎｓ）…で表される。
に読みだされた周期データ（Ｔn-1，Ｔn…）は、第１の
加算手段１３に与えられ、ここで（Ｆ）に示すように出
力された前回のサイクルでの端数データと加算される。
ここで端数データは、前回サイクルにおける４ｎｓ未満
の端数データであって、ｍｏｄ（ΣＴｄn-2，４ｎ
ｓ），ｍｏｄ（ΣＴｄn-1，４ｎｓ）…で表される。
【００３２】第１の加算手段１３は、周期データと前回
サイクルでの端数データとを加算し、（Ｇ）に示すよう
に、｛Ｔn-1＋ｍｏｄ（ΣＴｄn-2，４ｎｓ），Ｔn＋ｍ
ｏｄ（ΣＴｄn-1，４ｎｓ）…｝で表されるレートタイ
ミングデータを、システム内部レート信号Ｒａｔｅの周
期で出力する。ここで、第１の加算手段１３から出力さ
れるレートタイミングデータのうち、４ｎｓ分解能のレ
ートタイミングデータ（２５ビットの内の上位１８ビッ
トデータ）が、（Ｈ）に示すようにレート発生手段１４
（デジタル比較手段１４２）に与えられる。従って、レ
ート発生手段１４に与えられレートタイミングデータ
は、 ｛Ｔn-1＋ｍｏｄ（ΣＴｄn-2，４ｎｓ）｝／４ｎｓ……（１） で表され、ここで割り切れなかった端数データ（４ｎｓ
未満の端数）が、レジスタ１３１に累積され保存され
る。そして、端数データの累積値が、４ｎｓを越えたサ
イクルにおいて、桁上がりが発生することとなる。
サイクルでの端数データとを加算し、（Ｇ）に示すよう
に、｛Ｔn-1＋ｍｏｄ（ΣＴｄn-2，４ｎｓ），Ｔn＋ｍ
ｏｄ（ΣＴｄn-1，４ｎｓ）…｝で表されるレートタイ
ミングデータを、システム内部レート信号Ｒａｔｅの周
期で出力する。ここで、第１の加算手段１３から出力さ
れるレートタイミングデータのうち、４ｎｓ分解能のレ
ートタイミングデータ（２５ビットの内の上位１８ビッ
トデータ）が、（Ｈ）に示すようにレート発生手段１４
（デジタル比較手段１４２）に与えられる。従って、レ
ート発生手段１４に与えられレートタイミングデータ
は、 ｛Ｔn-1＋ｍｏｄ（ΣＴｄn-2，４ｎｓ）｝／４ｎｓ……（１） で表され、ここで割り切れなかった端数データ（４ｎｓ
未満の端数）が、レジスタ１３１に累積され保存され
る。そして、端数データの累積値が、４ｎｓを越えたサ
イクルにおいて、桁上がりが発生することとなる。
【００３３】レート発生手段１４内のデジタル比較手段
１４２は、カウンタ１４１からのデータＤｃｏｕ１が、
（１）式に一致するのを検出し、（Ｃ）に示すようなシ
ステム内部レート信号Ｒａｔｅを出力する。従って、こ
のシステム内部レート信号Ｒａｔｅは、レジスタ１３１
に累積される端数データが、４ｎｓに達した時点のサイ
クルで、１基準クロック分遅延したものとなる。
１４２は、カウンタ１４１からのデータＤｃｏｕ１が、
（１）式に一致するのを検出し、（Ｃ）に示すようなシ
ステム内部レート信号Ｒａｔｅを出力する。従って、こ
のシステム内部レート信号Ｒａｔｅは、レジスタ１３１
に累積される端数データが、４ｎｓに達した時点のサイ
クルで、１基準クロック分遅延したものとなる。
【００３４】タイミングジェネレータＴＧにおいて、第
２のメモリ２１からは、（Ｍ）に示すように遅延量デー
タ（Ｔsn，Ｔsn+1…）が、システム内部レート信号Ｒａ
ｔｅの周期で読みだされる。また、同様に、第３のメモ
リ２２から、（Ｊ）に示すように、レート端数データ
（Ｔｄn-1，Ｔｄn…）が読みだされる。ここで、第３の
メモリ２２に格納されているレート端数データは、第１
のメモリ１２に格納されている周期データ（Ｔn-1，Ｔn
…）の端数に対応しており、４０ｐｓ分解能で４ｎｓス
パンとなっている。
２のメモリ２１からは、（Ｍ）に示すように遅延量デー
タ（Ｔsn，Ｔsn+1…）が、システム内部レート信号Ｒａ
ｔｅの周期で読みだされる。また、同様に、第３のメモ
リ２２から、（Ｊ）に示すように、レート端数データ
（Ｔｄn-1，Ｔｄn…）が読みだされる。ここで、第３の
メモリ２２に格納されているレート端数データは、第１
のメモリ１２に格納されている周期データ（Ｔn-1，Ｔn
…）の端数に対応しており、４０ｐｓ分解能で４ｎｓス
パンとなっている。
【００３５】本発明においては、タイミングジェネレー
タＴＧ側に、周期データ（Ｔn-1，Ｔn…）の端数に対応
するレート端数データが格納された第３のメモリ２２を
持ち、レートジェネレータＲＧ側から周期データ（Ｔ
n-1，Ｔn…）の端数に関連するデータの供給を得ていな
い点に構成上の一つの特徴がある。第２の加算手段２３
は、第３のメモリ２２からのレート端数データ（Ｔｄ
n-1，Ｔｄn…）と、レジスタ２３１に累積されて保存さ
れている前回のサイクルで出力したレート端数データの
下位のデータ（例えば２５ビットデータの下位側７ビッ
トデータ）とを加算し、その加算値ｍｏｄ（ΣＴ
ｄn-1，４ｎｓ），ｍｏｄ（ΣＴｄn，４ｎｓ）…を、
（Ｌ）に示すように出力する。なお、レジスタ２３１か
ら出力されるレート端数データの累積値は、（Ｋ）に示
すように、ｍｏｄ（ΣＴｄn-2，４ｎｓ），ｍｏｄ（Σ
Ｔｄn-1，４ｎｓ）…で表され、一つ前のサイクルでの
レート端数データである。
タＴＧ側に、周期データ（Ｔn-1，Ｔn…）の端数に対応
するレート端数データが格納された第３のメモリ２２を
持ち、レートジェネレータＲＧ側から周期データ（Ｔ
n-1，Ｔn…）の端数に関連するデータの供給を得ていな
い点に構成上の一つの特徴がある。第２の加算手段２３
は、第３のメモリ２２からのレート端数データ（Ｔｄ
n-1，Ｔｄn…）と、レジスタ２３１に累積されて保存さ
れている前回のサイクルで出力したレート端数データの
下位のデータ（例えば２５ビットデータの下位側７ビッ
トデータ）とを加算し、その加算値ｍｏｄ（ΣＴ
ｄn-1，４ｎｓ），ｍｏｄ（ΣＴｄn，４ｎｓ）…を、
（Ｌ）に示すように出力する。なお、レジスタ２３１か
ら出力されるレート端数データの累積値は、（Ｋ）に示
すように、ｍｏｄ（ΣＴｄn-2，４ｎｓ），ｍｏｄ（Σ
Ｔｄn-1，４ｎｓ）…で表され、一つ前のサイクルでの
レート端数データである。
【００３６】第３の加算手段２４は、第２のメモリ２１
から読みだされた遅延量データと第２の加算手段２３か
らの出力とを加算し、その加算値Ｔｓｎ＋ｍｏｄ（ΣＴ
ｄn- 1，４ｎｓ），Ｔｓn+1＋ｍｏｄ（ΣＴｄn，４ｎ
ｓ）…を、（Ｎ）に示すように、エッジタイミングデー
タとしてタイミング発生回路２５に出力する。タイミン
グ発生回路２５において、カウンタ２５１は、レートジ
ェネレータＲＧから出力される基準クロックを、システ
ム内部レート信号Ｒａｔｅの周期で計数している。ま
た、デジタル比較器２５２は、第３の加算手段２４から
出力されるエッジタイミングデータの上位側（ＭＳＢ）
１８ビットを受け取り、カウンタ２５１の計数値Ｄｃｏ
ｕ２がエッジタイミングデータに等しくなるのを検出す
る。そして、カウンタ２５１の計数値Ｄｃｏｕ２がエッ
ジタイミングデータに等しくなると、そのタイミングで
（Ｐ）に示すように、まず、４ｎｓ分解能で遅延するパ
ルス信号を出力する。
から読みだされた遅延量データと第２の加算手段２３か
らの出力とを加算し、その加算値Ｔｓｎ＋ｍｏｄ（ΣＴ
ｄn- 1，４ｎｓ），Ｔｓn+1＋ｍｏｄ（ΣＴｄn，４ｎ
ｓ）…を、（Ｎ）に示すように、エッジタイミングデー
タとしてタイミング発生回路２５に出力する。タイミン
グ発生回路２５において、カウンタ２５１は、レートジ
ェネレータＲＧから出力される基準クロックを、システ
ム内部レート信号Ｒａｔｅの周期で計数している。ま
た、デジタル比較器２５２は、第３の加算手段２４から
出力されるエッジタイミングデータの上位側（ＭＳＢ）
１８ビットを受け取り、カウンタ２５１の計数値Ｄｃｏ
ｕ２がエッジタイミングデータに等しくなるのを検出す
る。そして、カウンタ２５１の計数値Ｄｃｏｕ２がエッ
ジタイミングデータに等しくなると、そのタイミングで
（Ｐ）に示すように、まず、４ｎｓ分解能で遅延するパ
ルス信号を出力する。
【００３７】デジタル比較器２５２からのパルス信号
は、遅延回路２５３に印加され、ここでエッジタイミン
グデータの下位側（ＬＳＢ）７ビットデータに対応する
分、遅延され、これが（Ｒ）に示すようにエッジ信号
（タイミング信号）として出力される。このエッジ信号
は、図示するように、基準クロックの周期の整数倍とは
異なった周期で、しかも、この基準クロックの分解能
（４ｎｓ）よりも高い分解能を有するものとなってい
る。
は、遅延回路２５３に印加され、ここでエッジタイミン
グデータの下位側（ＬＳＢ）７ビットデータに対応する
分、遅延され、これが（Ｒ）に示すようにエッジ信号
（タイミング信号）として出力される。このエッジ信号
は、図示するように、基準クロックの周期の整数倍とは
異なった周期で、しかも、この基準クロックの分解能
（４ｎｓ）よりも高い分解能を有するものとなってい
る。
【００３８】なお、上記の説明では、水晶発振器からの
クロックとして２５０ＭＨｚのものを想定したが、他の
周波数のものを用いてもよい。また、上記の各実施例で
は、レート信号発生手段１４や、タイミングパルス発生
回路は、カウンタとデジタル比較器とを含んで構成した
ものであるが、これらの構成に代えて、以下の様な構成
としてもよい。
クロックとして２５０ＭＨｚのものを想定したが、他の
周波数のものを用いてもよい。また、上記の各実施例で
は、レート信号発生手段１４や、タイミングパルス発生
回路は、カウンタとデジタル比較器とを含んで構成した
ものであるが、これらの構成に代えて、以下の様な構成
としてもよい。
【００３９】即ち、レート信号発生手段は、第１の加算
手段からのレートタイミングデータがプリセット値とし
てローディングされ、クロック発生手段からの基準クロ
ックをダウンカウントするカウンタと、このカウンタの
値がゼロ値（データがローデングされる前の値）に達し
たのを検出するゼロ検出手段とで構成してもよい。ま
た、タイミングパルス発生回路は、第３の加算手段から
のエッジタイミングデータがプリセット値としてローデ
ィングされると共に、レート信号発生手段からのレート
信号によりリセットされ、クロック発生手段からの基準
クロックをダウンカウントするカウンタと、このカウン
タの値がゼロ値（データがローデングされる前の値）に
達したのを検出するゼロ検出手段とで構成してもよい。
手段からのレートタイミングデータがプリセット値とし
てローディングされ、クロック発生手段からの基準クロ
ックをダウンカウントするカウンタと、このカウンタの
値がゼロ値（データがローデングされる前の値）に達し
たのを検出するゼロ検出手段とで構成してもよい。ま
た、タイミングパルス発生回路は、第３の加算手段から
のエッジタイミングデータがプリセット値としてローデ
ィングされると共に、レート信号発生手段からのレート
信号によりリセットされ、クロック発生手段からの基準
クロックをダウンカウントするカウンタと、このカウン
タの値がゼロ値（データがローデングされる前の値）に
達したのを検出するゼロ検出手段とで構成してもよい。
【００４０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、レートジェネレータ側で作られたレート信号は、
システム内部レート信号として用いるだけであり、各タ
イミングジェネレータ側においては、位相が連続する基
準クロックを入力し、タイミングジェネレータ内におい
て得られる遅延量データとレート端数データとを用いて
エッジ信号を発生させるもので、以下のような効果を有
するタイミング信号発生装置が実現できる。 （ａ）従来技術にあるように、位相が不連続な基準クロ
ックを各タイミングジェネレータに分配する必要がなく
なり、高い精度のタイミングでエッジ信号を発生するこ
とができる。 （ｂ）レートジェネレータ側から各タイミングジェネレ
ータ側に分配する信号は、位相連続な基準クロックとシ
ステム内部レートとして用いられるレート信号であり、
レート端数データ等の情報を分配する必要がないので全
体システムを簡単にすることができる。 （ｃ）システム全体として、使用する遅延回路の数を少
なくすることができ、遅延線を使用することに起因する
問題を解決することができる。
れば、レートジェネレータ側で作られたレート信号は、
システム内部レート信号として用いるだけであり、各タ
イミングジェネレータ側においては、位相が連続する基
準クロックを入力し、タイミングジェネレータ内におい
て得られる遅延量データとレート端数データとを用いて
エッジ信号を発生させるもので、以下のような効果を有
するタイミング信号発生装置が実現できる。 （ａ）従来技術にあるように、位相が不連続な基準クロ
ックを各タイミングジェネレータに分配する必要がなく
なり、高い精度のタイミングでエッジ信号を発生するこ
とができる。 （ｂ）レートジェネレータ側から各タイミングジェネレ
ータ側に分配する信号は、位相連続な基準クロックとシ
ステム内部レートとして用いられるレート信号であり、
レート端数データ等の情報を分配する必要がないので全
体システムを簡単にすることができる。 （ｃ）システム全体として、使用する遅延回路の数を少
なくすることができ、遅延線を使用することに起因する
問題を解決することができる。
【図１】本発明に係わるタイミング信号発生装置の基本
的な構成を示す構成ブロック図である。
的な構成を示す構成ブロック図である。
【図２】図１におけるレートジェネレータＲＧの一例を
示す構成ブロック図である。
示す構成ブロック図である。
【図３】図１におけるタイミングジェネレータＴＧの一
例を示す構成ブロック図である。
例を示す構成ブロック図である。
【図４】動作の一例を示すタイムチャートである。
【図５】従来のタイミング信号発生装置の一例を示す構
成ブロック図である。
成ブロック図である。
【図６】図５の回路を使用して５０ナノ秒（ｎｓ）の周
期を有するタイミング信号Ｔｏｕｔを発生する場合を示
すタイムチャートである。
期を有するタイミング信号Ｔｏｕｔを発生する場合を示
すタイムチャートである。
ＲＧ レートジェネレータ ＴＧ タイミングジェネレータ ＰＧ アドレス信号発生手段 １１ クロック発生手段 １２ 第１のメモリ １３ 第１の加算手段 １４ レート信号発生手段 ２１ 第２のメモリ ２２ 第３のメモリ ２３ 第２の加算手段 ２４ 第３の加算手段 ２５ タイミングパルス発生回路 １４１，２５１ カウンタ １４２，２５２ デジタル比較器
Claims (5)
- 【請求項１】基準クロックとレート信号とを出力するレ
ートジェネレータと、このレートジェネレータから分配
される基準クロックとレート信号とを入力し、ユーザが
定義する遅延量を持つエッジ信号を出力するタイミング
ジェネレータとを備えたタイミング信号発生装置であっ
て、 前記レートジェネレータは、 固定周波数の基準クロック（ＣＬＫ）を発生するクロッ
ク発生手段と、 周期データが格納された第１のメモリと、 この第１のメモリから読みだされた周期データと自身が
前回出力したレートタイミングデータの端数データとを
加算する第１の加算手段と、 クロック発生手段からの基準クロックを入力すると共
に、第１の加算手段からのレートタイミングデータが与
えられ、このデータに対応する所定の分解能のレート信
号（Ｒａｔｅ）を出力するレート信号発生手段とで構成
され、 前記タイミングジェネレータは、 遅延量データが格納される第２のメモリと、 第１のメモリに格納した周期データと対応したデータで
あって当該データの端数データが格納される第３のメモ
リと、 第３のメモリから読みだされた端数データと自身が前回
出力した端数データとを加算する第２の加算手段と、 第２のメモリから読みだされた遅延量データと第２の加
算手段からのデータとを加算しエッジタイミングデータ
を出力する第３の加算手段と、 クロック発生手段からの基準クロックとレート信号発生
手段からのレート信号とを入力し、レート信号により初
期化されエッジタイミングデータに対応する遅延量を持
つ遅延パルスを出力するタイミングパルス発生回路とで
構成されるタイミング信号発生装置。 - 【請求項２】レート信号発生手段は、クロック発生手段
からの基準クロックをカウントするカウンタと、このカ
ウンタから出力される計数データと第１の加算手段から
のレートタイミングデータとを比較するデジタル比較器
とで構成される請求項１のタイミング信号発生装置。 - 【請求項３】タイミングパルス発生回路は、クロック発
生手段からの基準クロックをカウントすると共にレート
信号発生手段からのレート信号によりリセットされるカ
ウンタと、このカウンタから出力される計数データと第
３の加算手段からのエッジタイミングデータとを比較す
るデジタル比較器と、このデジタル比較器から出力され
るパルスを前記エッジタイミングデータの中の下位側端
数データに応じて遅延させる遅延回路とで構成される請
求項１のタイミング信号発生装置。 - 【請求項４】レート信号発生手段は、第１の加算手段か
らのレートタイミングデータがプリセット値としてロー
ディングされ、クロック発生手段からの基準クロックを
ダウンカウントするカウンタと、このカウンタの値がゼ
ロ値に達したのを検出するゼロ検出手段とで構成される
請求項１のタイミング信号発生装置。 - 【請求項５】タイミングパルス発生回路は、第３の加算
手段からのエッジタイミングデータがプリセット値とし
てローディングされると共に、レート信号発生手段から
のレート信号によりリセットされ、クロック発生手段か
らの基準クロックをダウンカウントするカウンタと、こ
のカウンタの値がゼロ値に達したのを検出するゼロ検出
手段とで構成される請求項１のタイミング信号発生装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6289416A JP2907033B2 (ja) | 1994-11-24 | 1994-11-24 | タイミング信号発生装置 |
| US08/549,948 US5592659A (en) | 1994-11-24 | 1995-10-30 | Timing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6289416A JP2907033B2 (ja) | 1994-11-24 | 1994-11-24 | タイミング信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08146103A true JPH08146103A (ja) | 1996-06-07 |
| JP2907033B2 JP2907033B2 (ja) | 1999-06-21 |
Family
ID=17742964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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