JPH03282272A - 線形遅延線を較正する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血豆１ 本発明は電子的テスト装置に関するものであって、更に
詳細には、ＶＬＳ　Ｉテスタにおける線形遅延線をキャ
リプレート即ち較正する方法及び装置に関するものであ
る。

従」ＵＬ術 集積回路をテストする場合、テスト信号を形成するため
に使用される時間マーカー信号が、所定の時間間隔以内
に正確に配置されねばならない。

この時間間隔は、典型的には、システムクロック信号の
周期を有している。３．２ナノ秒の程度のシステムクロ
ック周期は珍しいものではなく、これは、しばしば、マ
ーカー配置分解能がピコ秒の程度であることを必要とす
る。

所要の分解能の大きさがこのようなものであるため、マ
ーカー配置のためにゲート型デジタル回路ではなく線形
遅延線を使用することが通常必要である。このような遅
延線を第１図に示しである。第１図に示した如く、遅延
回路ｌＯは、デジタルワードをライン１８上における充
電用電流へ変換するためのレンジデジタル・アナログ変
換器（ＤＡＣ）１４とを、ライン１８上の電流をライン
２６上のランプ電圧へ変換させる積分器２２とを、デジ
タルワードをライン３４上の基４電圧へ変換させる遅延
ＤＡＣ３０と、ライン２６上のレンジ電圧をライン３４
上の基準電圧と比較し且っ該レンジ電圧が該基準電圧と
マツチする場合にライン４２上に信号を発生する比較器
３８とを有している。レンジ電圧が基準電圧とマツチ即
ち一致すると、積分器２２は、リセットライン４６へ印
加される信号によってリセットされる 遅延回路１０の動作は、第２図を参叩して理解すること
が可能である。遅延ＤＡＣ３０は、ライン３４上に電圧
■。を発生し、且つレンジＤＡＣ１４はライン１８上に
電流■。を発生する。各システムクロック周期の開始時
において、積分器２２はライン２６上に電ａ　Ｉ　ｅか
ら増加する電圧を発生する。時間Ｔ。においで、ライン
２６上の電圧はうイン３４上の基ｉ１！電圧■。とマツ
チし、且つその事実を表わすための信号がライン４２上
に与えられる。積分器２２によって発生された電圧が■
。に到達するのに必要な時間Ｔｎは、クロックパルスの
スタートからの遅延を決定し、従ってタイミングマーカ
ーを配置すべきクロック周期内の点を決定する。

製造上の公差及び動作環境における変動のために、充電
用電流工。、基準電圧■。又は積分器２２の充電特性は
正確なものでない場合がある。例えば、積分器２２の充
電時間が予定したものよりも小さい場合、電流工。′　
（第２図）がライン１８上に与えられると、基準電圧Ｖ
、、がマツチされる前により長い時間Ｔ。′が経過する
。一方、積分器２２の充電速度が予定したものよりも一
層早い場合には、充電用■。″がライン２６上の電圧を
一層迅速に増加させ、従って基準電圧Ｖ。がマツチされ
る前に、より短い時間Ｔ。″が経過する。従って、遅延
時間Ｔ、、′又はＴ、、″の実際の範囲は２遅延時間Ｔ
。の理論的範囲から著しく変化し、且つ該回路が適切に
動作しなくなる。

１−炙 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ＶＬＳｒ等の集積回
路のテスタにおける線形遅延線を較正する改良した方法
及び装置を提供することを目的とする。

１−羞 本発明は、線形遅延線を較正する方法及び装置を提供し
ており、その場合に、レンジＤＡＣによって与えられる
充電用電流が理論的な回路動作パラメータからの変動を
補償すべく自動的に調節される。本発明の一実施形態に
おいては、電圧発生器が第一及び第二周波数においてラ
ンプ電圧を発生する。カウンタが、第一及び第二周波数
で発生されるランプ電圧のサイクル数をカウントし、且
つ、カウントされたランプ電圧の数における差異に基づ
いて、ランプ電圧の勾配即ち変化率が調節される。

１血刊 以下、添付の図面を参考に、本発明の具体的実施例の態
様について詳細に説明する。

第３図は１本発明の一実施例に基づいて較正されたキャ
リブレーション回路即ち較正回路を具備する線形遅延回
路５０のブロック図である。この実施例においては、レ
ンジＤＡＣ５４がビットライン５８上で８ビツトのデジ
タルワードを受取り、且つそれから、ライン６２上に充
電用電流■、を発生する。ライン６２上の電流は、積分
器６６へ送給され、積分器６６は、典型的に、ライン６
２からの充電用電流をライン７０上のランプ電圧へ変換
するための容量を有している。ライン７０上の電圧は、
比較器７４の一方の入力端子へ供給される。遅延ＤＡＣ
７８は、ビットライン８２上において８ビツトのデジタ
ルワードを受取り、且つ、それから、ライン８６上に基
準電圧を発生する。ライン８６上の基ｉ１！電圧は、比
較器７４の他方の入力端子へ供給される。比較器７４は
、ライン７０上のランプ電圧とライン８６上の基準電圧
とを比較し、それらの電圧がマツチ即ち一致する場合に
、ライン９０上に時間マーカー信号を発生する。

ライン９０上の時間マーカー信号は、フリップフロップ
９４のリセット入力端子へ供給され、フッツブフロップ
９４をしてリセット状態をとらせる。この状態において
、フリップフロップ９４のＱ出力端子上に低状態信号が
表われ、且つフリップフロップ９４のＱ出力端子上に高
状態信号が表われる。フリップフロップ９４がリセット
状態にある場合には、フリップフロップ９４の百出力端
子に表われる高状態信号がライン９８を介して積分器６
６へ供給され、積分器６６内の容量を放電させ、従って
ライン７０上のランプ電圧をリセットする。

フリップフロップ９４のＱ出力端子はライン１０２へ結
合されており、ライン１０２は積分器１０６及び書込み
可能カウンタ１０８へ結合されている。積分器１０６は
ライン１１０上を固定電流工、を受取り且つそれからラ
イン１１４上にランプ電圧を発生する。ライン１１４は
比較器１１８の一方の入力端子へ結合されている。比較
器１１８の他方の入力端子は、基ｉ１！電圧Ｖ　ｒ　＊
　ｔを受取るためにライン１２２へ結合されている。比
較器１１８は、ライン１１４上で受取られるランプ電圧
をライン１２２上で受取られる基準電圧と比較し、それ
らの電圧がマツチする場合には、ライン１２６上に時間
マーカー信号を供給する。

制御ユニット１３０は本回路のキャリブレーション即ち
較正を制御する。制御ユニット１３０はライン１３４上
でモード信号を受取り、回路５０を自動キャリブレーシ
ョン（較正）モードとさせる。自動較正モードにある場
合には、制御ユニット１３０はカウンタ１０８、カウン
タ／レジスタ１３８、ＡＮＤゲート１４２へ、夫々、ラ
イン１４６，１５０，１５６を介して信号を供給し、こ
れらのユニットの動作を行なうことを可能とする。更に
、制御ユニット１３０は、ライン１２６からの時間マー
カー信号をライン１６０へ供給し、ライン１６０はフリ
ップフロップ９４をセット状態にさせるためにフリップ
フロップ９４のセット入力端子へ接続されている。フリ
ップフロップ９４がセット状態にある場合には、ライン
１０２上に高状態信号が表われ、積分器１０６内の容量
を放電させる。前述した如く、フリップフロップ９４は
、制御ライン１３４によって自走型マルチバイブレーク
へ変換される。

カウンタ１０８は、フリップフロップ９４の振動周波数
のＮサイクルをカウントすべ（プログラム即ち書込みさ
れている。カウンタ１０８がカウント動作を行なってい
る間、それはライン１６４上にカウント信号を供給する
。このカウント信号は、ＡＮＤゲート１４２をイネーブ
ルさせるために制御信号ライン１５６と関連して使用さ
れる。

ライン１５６上の制御信号は、アップ／ダウンカウンタ
レジスタ１３８をイネーブルさせて、ライン１８０上の
ＡＮＤゲート１４２を介してライン１６４上のカウント
信号の周期の期間中ライン１６６上のシステムクロック
パルスの数をカウントする。カウンタ／レジスタ１３８
の内容は、ビットライン１７８を介して加算器１７４へ
供給される。加算器１７４は、ライン１７８上の２進値
とビットライン１８２から受取られた元のレンジＤＡＣ
入力値とを加算（又は減算）し、且つライン５８上に新
たな入力値を発生する。ライン５８上の値は、ライン１
８２ヘループバツクされて、加算器１７４ヘアツブデー
トした入力値を供給する。

この実施例においては、ライン１６６上で受取られるシ
ステムクロックパルスは、３２ナノ秒の周期ＴＣをもっ
た方形波パルスである。遅延ＤＡＣ７８はライン８２上
の８ビツトワードを受取るので、システムクロック周期
Ｔｅは、各々が１２．５ピコ秒の２５６個のユニットに
分解することが可能である。積分器６６がレンジＤＡＣ
５４からの電流Ｉ、に応答して線形ランプ電圧を発生し
且つＴｎが遅延ＤＡＣ７８の入力がｎにセットされてい
る場合にＴ。がＶｏからＶｎへ積分するためにとられた
較正時間であると仮定する。更に、遅延ＤＡＣ７８への
ライン８２上の入力ワードが２５５　（ｈｅｘ　　ＦＦ
）にセットされており、Ｔｉ５ｓ’　が対応する周期で
あると仮定する。

レンジキャリブレーション（較正）の目的は、積分器６
６によって形成される電圧ランプが遅延ＤＡＣ７８によ
って与えられる基準電圧■□、に到達するのに正確に３
．１８７５ナノ秒かかるように充電用電流１．（レンジ
ＤＡＣによってセットされる）をセットすることである
。遅延線が較正されると、Ｔ２５５’　　＝Ｔ２，５＝
３．１８７５ナノ秒、及びＩ、＝Ｉ。であり、画工。は
レンジＤＡＣ５４によってセットされる較正された積分
器電流である。

較正を達成する前に、Ｔ　２５８′及びＩ、は次式の如
くに書くことが可能である。

Ｔ２５Ｓ　”　Ｔ２Ｓ５’　＋　ｄＴ　　　　　　　　
　（１）１、　＝　１．−　ｄｌ、　　　　　　　　　
　　　（２）線形積分器の場合、次式のように書くこと
が可能である。

Ｔｚ５ｓ′”　（Ｌｉｓ　ｘ　Ｃ＋　）　／　Ｌ　　　
　　（３）尚、Ｃ４は積分器の容量である。また、次式
が得られる。

”ｅ　　　＝　（Ｖ２５６ＸＣ１）　　／　　ＩＣ＝　
　３．２＋１秒（４） 式（３）を式（４）で割ると、次式が得られる。

Ｔｚｑｓ　　／　Ｔｃ　　”　　（Ｌｓｓ　　ｘ　　Ｉ
ｃ　　ｌ　　／　　ｆＶｚａａ　　ｘ　　Ｌ　　１（５
） 式（２）を工。で割ると、次式が得られる。

Ｌ　／　Ｉｅ＝　（１＋　ｄＬ　／　ＩＣ）ＩＣ／　Ｉ
。＝　　（１−ｄＩ、　／　ＩＣ）　　　　　　（６）
式（６）を式（５）内へ代入すると、次式が得られる。

Ｔｏｓｓ’　／　Ｔ−ｆｌ　−ｄ１１／　ＩＣ）　Ｖ　
２ｓｓ　／　Ｖａｓｓ（７） 回路５０が較正されると、フリップフロップ９４はセッ
ト状態（Ｑ高状態及びＱ低状態）とされ、積分器６６が
ライン６２上の充電用電流を１１に応答して充電するこ
とを可能とする。遅延ＤＡＣ７８（７）入力は、比較器
７４へ電圧ｖ２５５を供給するために２５５へセットさ
れる。従って、本回路の動作は第４Ａ図に示した如く進
行する。

時間Ｔ、において、積分器６６は充電を開始し、且つラ
イン７０上の電圧が、第４Ａ図の上側の波形に示した如
く、ｖｏからｖ２５５へ直線的に変化する。時間Ｔ２に
おいて、ライン７０上の電圧が基準電圧ｖ２５５とマツ
チし、且つ信号がライン９０上に供給されてフリップフ
ロップ９４をリセットする。時間Ｔ２とＴ、との間の間
隔Ｔ　６１で表わされる伝搬遅延の後に高状態信号がラ
イン９８上に供給され積分器６６内の容量を放電させる
。

方、ライン１０２上の低状態信号は、積分器１０６が、
第４Ａ図の下側の波形に示した如く、ライン１１０上で
受取られる固定電流に応答して充電を開始することを可
能とする０時間Ｔ４において、ライン１１４上に表われ
る電圧がライン１２２上の基準電圧Ｖ　ｒ　＊　ｆとマ
ツチし、且つ時間マーカー信号がライン１２６上に発生
される。較正ノードにある場合、制御ユニット１３０が
、ライン１２６上の信号をライン１６０へ供給し、フッ
ツブフロップ９４をセットさせる。積分器６６の動作の
場合における如く、フリップフロップ９４がセットする
前に時間Ｔ４とＴ、との間に時間遅延Ｔ６、′が存在し
ている。この実施例においては、Ｖ　ｒ　＠　ｆは、時
間Ｔ、とＴ６との間の間隔Ｔｗ１が、積分器６６内の容
量が完全に放電することを可能とするのに充分であるよ
うに選択されており、従ってデユーティサイクルエラー
が較正動作に導入されることはない。

フリップフロップ９４がセットされた後に、高状態信号
がライン１０２上に表われ、積分器１０６を放電すると
共にカウンタ１１０をインクリメントする。このプロセ
スが該波形の所定サイクル数（例えば、１０２４）に対
して継続して行なわれる。同時に、カウンタ／レジスタ
１３８がライン１６６上に表われるシステムクロックパ
ルスの数をカウントする。従って、Ｎサイクル後のカウ
ンタ／レジスタ１３８における全カウントは次式％式％ （８） 次に、遅延ＤＡＣへの入力が１２７にセットされ、且つ
第４Ｂ図に示した波形が発生される。この場合にも、シ
ステムクロックパルスは該波形のＮサイクルに亘ってカ
ウントされ、且つ全カラン１−に、は次式で表わされる
。

Ｋ２　：（Ｔｌ２？　’　＋　Ｔａｚ　”　ＴＷ２１　
　×Ｎ　／　ＴｃＴｄｌ＝Ｔｄ２である。なぜならば、
これらの値は、積分器６６、比較器７４及びフリップフ
ロップ９４を介してのループ遅延によってセットされる
からである。更に、ＴＷｌ＝ＴＷ２である。なぜならば
、これらの値は、積分器１０６、比較器１１８及びフリ
ップフロップ９４を介してのループ遅延によってセット
されるからである。従って、式（９）を式（８）から減
算すると、次式が得られる。

ｆＫ＋　　−Ｋ２］　　＝　　（Ｔ２５ｓ　　’　　−
Ｔｌ２７　’　　）　　ｘ　　Ｎ　／　Ｔｃ尚、積分器
は線形であるから、次式が得られる。

Ｔ２８Ｓ　　′−Ｔ＋□７′：Ｔｌ□！ｌ　　′Ｔ２５
Ｂ’　　”　２ＸＴ１２＋１’ｒ２．、′／Ｔｃ＝２（
Ｋ、＝Ｋａ）／Ｎ　　　　　（１０）線形ランプの場合
、次式の如くになる。

Ｔｚｓａ　’　／　Ｔｅ　；（ＶｉｓｓＸＴｚｓｓ’　
ｌ　／　（Ｖａｓｅ　ｘ’ｒｃ）（１１） 従って、次式が得られる。

２（Ｋ＋−Ｌｌ／Ｎ　”　（Ｖ２Ｓ６　／　Ｌｓｓｌ　
　ｘ　ｆＴｚｓｓ　′／　Ｔｃ）（１１） 式（７）を式（１１）内に代入すると、次式が得られる
。

２ＦＫ、　−Ｋ、ｌ　／　Ｎ　＝　ｌ　−ｄＩ、　／　
Ｉ。

ｄＬ　　／　　Ｌ　　＝　　（Ｎ　　−２に、　　＋２
に２１　　／　　Ｎ　　−２ｄＫ　　／　　Ｎ（ｌ　２
） 尚、このｄＫ＝　（Ｎ／２−に、＋に、）である。

カウンタ／レジスタ１３８内にｄＫの値を与えるために
、カウンタ／レジスタ１３８をＮ／２の値で予めロード
し、２５５にセットされている遅延ＤＡＣ７８でカウン
トされたシステムクロックパルスの数を減算し、次いで
遅延ＤＡＣ７８が１２７にセットされている間にカウン
トされたシステムクロックパルスの数を加算することが
必要である。このことは、２の補数表示を使用し且つカ
ウンタ／レジスタ１３８をカウントアツプさせ次いでカ
ウントダウンさせることによって達成することが可能で
ある。

ｄＫの値が得られると、レンジＤＡＣ５４の入力感度に
依存して該数をスケールすることが必要な場合がある。

この実施例においては、積分器６６に対する充電用電流
■１において±ｒ％の調節範囲を与えるために８ビツト
のレンジＤＡＣ７８を使用している。ｒｒＪは、処理又
はその他の公差に起因する１１における変動をカバーす
べく選択されるべきである。従って、レンジＤＡＣ５４
は、（２ｒｘＩゎ）の電流調節レンジ（範囲）を供給す
ることが可能であり、尚Ｉ５はバイアス充電用電流（典
型的に、２２０ｕＡ）であり、且つ次式の如くである。

ｆｌ＋ｒ）１．＝Ｌ　　　　　　　　　（１３）８ビツ
トのレンジＤＡＣの場合、レンジＤＡＣの一個の最小桁
ビット（ＬＳＢ）は、次式で表わされる電流インクリメ
ントを与える。

１１ｓｂ　　＝　２ｒＩｂ　　／　　２’ＬＬＡ　　＝
　２ｒＩ、　　／　　［ｆｌ＋ｒ）２＠　］（１４） 遅延ＤＡＣ７８へ同一の電流１１が入力される場合、レ
ンジＤＡＣ５４の１ｌｓｂはライン８６上の電圧を発生
するのに使用される遅延ＤＡＣ７８における電流の２ｒ
／（１＋ｒ）　　ＬＳＢと等しい。

ＩＣはＩ、とほぼ等しいので、式（１３）を式（１２）
内へ代入すると、次式が得られる６ｄＬ　／　（１＋　
ｒｌＩｌ、＝　２ｄＫ　／　Ｎｄ１．　／　ｒＩｂ；２
（１＋　ｒ）ｄＫ　／　ｒＮ　　　　　（１５）ｒＩゎ
は８ビツトのレンジＤＡＣ５４の半分のレンジ（範囲）
であるので、それは２７ユニツトの入力値として表わす
ことが可能であり、且つ次式の如くになる。

ｄ１１＝　２８Ｘ　　（１＋　ｒ）　ｄＫ　／　ｒＮＮ
＝２”　　（ｎ＝ｏ、１，２．ｅｔｃ、）の場合、次式
が得られる。

ｄＬ　＝ｄＫ（１＋　ｒｌ　／　　［ｒｘ２″′−”］
　　（１６）実現を容易とするために、次式で示した如
く、ｄＩ、はｄＫの２進倍数として選択することが可能
である。

ｄＬ　＝どＸｄＫ　　　　　　　　　　　　（１７）尚
、ｍ＝０．１．２ｅｔｃ、従って、次式が得られる。

ｆｌ　　＋　　ｒ）　　／　　ｆｒｘ２””″−”）＝
１　　　　　　（１８）式（１７）内の適切にスケール
した補正項（レジスタ１３８内のｄＫの値の内容をシフ
トすることによって形成される。）を、加算器１７４に
よってライン１８２上のレンジ入力データへ直接的に加
算して、相次ぐ反復計算を行ない、自動較正を達成する
ことが可能である。この実施例においては、式（１５）
に対して（ｎ＋ｍ）＝１０であり、それは遅延ＤＡＣ電
流の±１／４１ｓｂの分解能を発生し、且つ遅延ＤＡＣ
電流の±３３％の調節範囲を発生する６ アソブ／ダウンカウンタ１３８内の補正係数（ｄＫ）が
ゼロとなるまで、逐次的な繰返し計算を数回の較正サイ
クルに亘って実施する。このことは、システム較正を保
証する０本発明に基づく較正回路は、第１図に示した回
路へ（２００個未満のゲートを付加し、且つ２進形態に
おける電流補正係数を自動的に発生する。較正は、ラン
ダムノイズ、システムノイズ及びタイミングシックとは
独立的である。なぜならば、これらの影響はＮ（典型的
には、５１２又は１０２４）サイクルに亘って平均化さ
れるからである。較正は、信号伝搬遅延（Ｔ６．、Ｔ、
□）、充電及び放電特性（Ｔ、、、、’１２）及びラン
プ発生器の非線形性とは独立的である。ランプの線形部
分における非線形性は、タイミング分解能の線形性に影
響を与えるのみであり、レンジ較正に影響を与えること
はない。線形遅延線の回路形態及び機能性は、その遅延
線が較正ノードであるか又は通常のノードであるかによ
って影響を受けることはない。その結果、システムエラ
ーは排除されている。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、−
層短いカウンタで繰返し計算当たりのアップ／ダウンカ
ウンタのシーケンス数の数を蓄積することによりハード
ウェアの量を更に減少させることが可能である。

【図面の簡単な説明】

第１図は従来の遅延回路を示したブロック図、第２図は
線形遅延線に対する充電用電流及び時間の関数としての
電圧を示したグラフ図、第３図は本発明の一実施例に基
づいて構成された較正回路を示したブロック図、第４Ａ
図及び第４Ｂ図は、本発明に基づく較正回路における積
分器によって発生される波形を示した各グラフ図、であ
る。 （符号の説明） ５０・線形遅延線 ５４　レンジＤＡＣ ５８ビットライン ６６：積分器 ７４：比較器 ９４：フリップフロツブ １０８：書込み可能カウンタ １１８　　比較器 １３０：ＩＩ目卸ユニット １３８・カウンタ／レジスタ １４２：ＡＮＤゲート １７４・加算器 図面の浄書（内容に変更なし） ＦＩＧ、Ｊ。 ＦＩＧ＝２゜ ＦＩＧｊＢ。 手続補正書（甚） ら ）′１ １、事件の表示 ２、発明の名称 ３、補正をする者 事件との関係 平成２年特許願第２５４０１０号 線形遅延線を較正する方法及び装置

Claims (1)

1. 【特許請求の範囲】 １、較正回路において、第一ランプ電圧を発生する第一
   電圧発生手段が設けられており、前記第一電圧発生手段
   に結合して振動手段が設けられており、前記振動手段は
   第一基準電圧に応答して第一周波数で周期的に第一ラン
   プ電圧を前記第一電圧発生手段から発生させ且つ第二基
   準電圧に応答して第二周波数において周期的に第一ラン
   プ電圧を前記電圧発生手段によって発生させ、前記第一
   及び第二周波数で発生される第一ランプ電圧の選択した
   数をカウントするランプカウント手段が前記第一電圧発
   生手段に結合して設けられており、前記カウント手段に
   よってカウントされた第一ランプ電圧の数に応答して第
   一ランプ電圧の変化率を調節する変化率調節手段が前記
   第一電圧発生手段及び前記ランプカウント手段に結合し
   て設けられていることを特徴とする較正回路。 ２、特許請求の範囲第１項において、前記振動手段が、
   前記第一電圧発生手段に結合されており前記第一ランプ
   電圧を前記第一及び第二基準電圧と比較し且つ前記第一
   ランプ電圧が実質的に前記第一及び第二基準電圧とマッ
   チする場合に夫々の第一及び第二時間マーカー信号を発
   生する第一比較手段と、前記第一比較手段に結合されて
   おり前記第一及び第二基準電圧を前記比較手段へ選択的
   に供給する基準電圧手段とを有することを特徴とする較
   正回路。 ３、特許請求の範囲第２項において、前記振動手段が、
   更に、前記第一比較手段に結合されており前記第一及び
   第二時間マーカー信号に応答して第一状態を取る状態ス
   イッチング手段と、前記状態スイッチング手段に結合さ
   れており前記状態スイッチング手段をして第二状態をと
   らせるように前記状態スイッチング手段へ状態変更信号
   を供給する状態変更手段とを有することを特徴とする較
   正回路。 ４、特許請求の範囲第３項において、前記振動手段が、
   更に、前記状態スイッチング手段及び前記第一電圧発生
   手段へ結合されており前記状態スイッチング手段が前記
   第一状態をとる場合に前記第一ランプ電圧をリセットす
   る第一電圧リセット手段を有することを特徴とする較正
   回路。 ５、特許請求の範囲第４項において、前記第一電圧発生
   手段が、第一電流を受取り且つ前記第一電流に応答して
   前記第一ランプ電圧を発生する積分器を有することを特
   徴とする較正回路。 ６、特許請求の範囲第５項において、前記積分器が、前
   記第一ランプ電圧を発生するために前記第一電流に応答
   して充電する容量を有していることを特徴とする較正回
   路。 ７、特許請求の範囲第６項において、前記第一電圧リセ
   ット手段が、前記容量に結合されており前記状態スイッ
   チング手段が前記第一状態をとる場合に前記容量を放電
   する放電手段を有していることを特徴とする較正回路。 ８、特許請求の範囲第７項において、前記第一電圧発生
   手段が、更に、デジタルワードに応答して前記第一電流
   を発生するデジタル・アナログ変換器を有することを特
   徴とする較正回路。 ９、特許請求の範囲第８項において、前記基準電圧手段
   が、更に、デジタルワードに応答して前記第一及び第二
   基準電圧を選択的に発生するデジタル・アナログ変換器
   を有することを特徴とする較正回路。 １０、回路を較正する方法において、第一基準電圧に応
   答して第一周波数において周期的に第一ランプ電圧を発
   生し、第二基準電圧に応答して第二周波数において周期
   的に第一ランプ電圧を発生し、前記第一及び第二周波数
   において発生される第一ランプ電圧の数をカウントし、
   カウントされた第一ランプ電圧の数に応答して第一ラン
   プ電圧の変化率を調整する、上記各ステップを有するこ
   とを特徴とする方法。