JPH08147162A - プログラマブルコントローラのステータス格納処理方法 - Google Patents
プログラマブルコントローラのステータス格納処理方法Info
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- JPH08147162A JPH08147162A JP6291756A JP29175694A JPH08147162A JP H08147162 A JPH08147162 A JP H08147162A JP 6291756 A JP6291756 A JP 6291756A JP 29175694 A JP29175694 A JP 29175694A JP H08147162 A JPH08147162 A JP H08147162A
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- instruction
- bits
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Abstract
(57)【要約】
【目的】外部メモリの使用効率を向上させて、プログマ
ブルコントローラのコストパーフォマンスを向上できる
ステータス格納処理方法を提供するにある。 【構成】タイマ命令のＮｏ．を示す１６ビットデータの
内下位２ビットＤ0 ，Ｄ1 を除いた１４ビットＤ2 〜Ｄ
14をアドレスとして外部メモリであるＲＡＭ３から１６
ビットデータを読み出し、この１６ビットデータを前回
のタイマ命令実行開始時のデータＤ0 乃至Ｄ15として保
持する。そして更新記憶する場合には、タイマ命令のＮ
ｏの上位１４ビットＤ2 〜Ｄ14を外部メモリたるＲＡＭ
３の格納アドレスとして用い、タイマ命令のＮｏの下位
２ビットＤ0 ，Ｄ1 を上記ステータス格納エリアの指定
データとし、この指定データに基づいて選択ロジック回
路５から、更新先のデジットが指定されて、そのデジッ
トに更新される実行条件フラグ或いはタイマ補正値或い
は入力条件が取り込まれて更新されることになる。
ブルコントローラのコストパーフォマンスを向上できる
ステータス格納処理方法を提供するにある。 【構成】タイマ命令のＮｏ．を示す１６ビットデータの
内下位２ビットＤ0 ，Ｄ1 を除いた１４ビットＤ2 〜Ｄ
14をアドレスとして外部メモリであるＲＡＭ３から１６
ビットデータを読み出し、この１６ビットデータを前回
のタイマ命令実行開始時のデータＤ0 乃至Ｄ15として保
持する。そして更新記憶する場合には、タイマ命令のＮ
ｏの上位１４ビットＤ2 〜Ｄ14を外部メモリたるＲＡＭ
３の格納アドレスとして用い、タイマ命令のＮｏの下位
２ビットＤ0 ，Ｄ1 を上記ステータス格納エリアの指定
データとし、この指定データに基づいて選択ロジック回
路５から、更新先のデジットが指定されて、そのデジッ
トに更新される実行条件フラグ或いはタイマ補正値或い
は入力条件が取り込まれて更新されることになる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラのステータス格納処理方法に関するものである。
ローラのステータス格納処理方法に関するものである。
【０００２】
【従来の技術】図４はプログラマブルコントローラ（以
下コントローラと称する）の基本的な構成を示してお
り、プログラマブルコントローラはコントローラの中枢
となるＣＰＵ１と、コントローラの基本動作プログラム
等を格納してＲＯＭ２と、ワークエリアの確保やユーザ
プログラムを格納するＲＡＭ３と外部入出力装置と接続
するＩ／Ｏ装置４とを備え、ユーザプログラムに沿って
各種命令処理を行うようになっている。
下コントローラと称する）の基本的な構成を示してお
り、プログラマブルコントローラはコントローラの中枢
となるＣＰＵ１と、コントローラの基本動作プログラム
等を格納してＲＯＭ２と、ワークエリアの確保やユーザ
プログラムを格納するＲＡＭ３と外部入出力装置と接続
するＩ／Ｏ装置４とを備え、ユーザプログラムに沿って
各種命令処理を行うようになっている。
【０００３】ところでコントローラのＣＰＵ１が実行す
る命令の一つとしてタイマ命令があるが、例えば図５に
示すようなシーケンスプログラムを実行する場合、先ず
入力Ａがオンすると、タイマ命令（ＴＭＲ Ｋ１００）
の実行の起動がかかり、Ｋ１００という値を初期値とし
て命令実行の度に予め与えられた減算すべき計時値（タ
イムベースレジスタ）を使って、経過時間を更新してい
く処理が為される。ここで実際には時間精度を上げる為
に命令の時間単位の何分の１かの精度で減算値をカウン
トしておく手法がとられるのが通常である。具体的には
図６に示すように例えば１／４精度であれば、タイムベ
ースレジスタの値（１／４精度のカウント数）と補正値
格納エリアにタイマ補正値（２ビット）として格納され
ている、前回の命令実行時に発生した１／４精度の余り
（０〜３）とを加算する。その加算結果より下位２ビッ
トを新タイマ補正値としてメモリへ書き戻し、ワーク上
の残りの上位ビットを２ビット分右へシフトさせた後、
それを４で割った値が今回の減算での引き数となる。そ
して（現在の経過値）−（引き数）→（新しい経過値）
として得、その新しい経過値をメモリへ書き戻す。引き
数を得る際に４で割った余りは、次回の演算時のときの
引き数算出の際に使用するために、上述のように新補正
値として記憶するのである。一方命令実行の条件として
の入力Ａの値は、オフ→オンになった時には初期値を経
過値としてセットするだけであるため、前回オフで、今
回オンを判定すると入力Ａの値も前回値を毎回記憶、更
新して行く必要がある。
る命令の一つとしてタイマ命令があるが、例えば図５に
示すようなシーケンスプログラムを実行する場合、先ず
入力Ａがオンすると、タイマ命令（ＴＭＲ Ｋ１００）
の実行の起動がかかり、Ｋ１００という値を初期値とし
て命令実行の度に予め与えられた減算すべき計時値（タ
イムベースレジスタ）を使って、経過時間を更新してい
く処理が為される。ここで実際には時間精度を上げる為
に命令の時間単位の何分の１かの精度で減算値をカウン
トしておく手法がとられるのが通常である。具体的には
図６に示すように例えば１／４精度であれば、タイムベ
ースレジスタの値（１／４精度のカウント数）と補正値
格納エリアにタイマ補正値（２ビット）として格納され
ている、前回の命令実行時に発生した１／４精度の余り
（０〜３）とを加算する。その加算結果より下位２ビッ
トを新タイマ補正値としてメモリへ書き戻し、ワーク上
の残りの上位ビットを２ビット分右へシフトさせた後、
それを４で割った値が今回の減算での引き数となる。そ
して（現在の経過値）−（引き数）→（新しい経過値）
として得、その新しい経過値をメモリへ書き戻す。引き
数を得る際に４で割った余りは、次回の演算時のときの
引き数算出の際に使用するために、上述のように新補正
値として記憶するのである。一方命令実行の条件として
の入力Ａの値は、オフ→オンになった時には初期値を経
過値としてセットするだけであるため、前回オフで、今
回オンを判定すると入力Ａの値も前回値を毎回記憶、更
新して行く必要がある。
【０００４】図７（ａ）は同一の実行スキャン内に、一
度だけタイマ命令が実行される場合を示しており、この
場合はタイムベースレジスタを更新してタイム命令実行
により経過値（タイムベースに与える時間ｔ）を１回減
算する。ところが図７（ｂ）に示すように同一の実行ス
キャン内、つまりプログラム実行開始から次のプログラ
ム実行開始までに複数回同じタイマ命令が実行される
と、何回もタイマの経過値（タイムベースに与える時間
ｔ）が減算されてしまい、実際の計時と異なってしまう
ことがある。そこで実行フラグを１ビット用意し、タイ
マ命令を実行するとオフしていた実行フラグをオンして
記憶し、再度同一の実行スキャン内に同じ命令を実行す
るときには、実行フラグのオンを判定して計時を行わな
いように処理する。そして次のプログラム実行開始時に
外部から実行フラグをオフしてから実行を開始する（図
８参照）。 このことにより、タイマ計時の不具合が解
消される。但し実行フラグを記憶しておくエリアを外部
メモリであるＲＡＭ３に確保して必要がある。
度だけタイマ命令が実行される場合を示しており、この
場合はタイムベースレジスタを更新してタイム命令実行
により経過値（タイムベースに与える時間ｔ）を１回減
算する。ところが図７（ｂ）に示すように同一の実行ス
キャン内、つまりプログラム実行開始から次のプログラ
ム実行開始までに複数回同じタイマ命令が実行される
と、何回もタイマの経過値（タイムベースに与える時間
ｔ）が減算されてしまい、実際の計時と異なってしまう
ことがある。そこで実行フラグを１ビット用意し、タイ
マ命令を実行するとオフしていた実行フラグをオンして
記憶し、再度同一の実行スキャン内に同じ命令を実行す
るときには、実行フラグのオンを判定して計時を行わな
いように処理する。そして次のプログラム実行開始時に
外部から実行フラグをオフしてから実行を開始する（図
８参照）。 このことにより、タイマ計時の不具合が解
消される。但し実行フラグを記憶しておくエリアを外部
メモリであるＲＡＭ３に確保して必要がある。
【０００５】このようなタイマ命令実行において、前回
のタイマ補正値の２ビット、前回の入力条件（オン、オ
フ）の１ビット、実行フラグの１ビットの計４ビットを
ステータスとして常に更新、記憶する必要がある。この
ステータスは通常外部メモリであるＲＡＭ３に格納され
るが、通常タイマ命令は複数個指定することができるた
め夫々のタイマ命令のＮｏ．をそのままＲＡＭ３の格納
アドレスとして指定することにより、ステータス格納先
を選択していた。 そのため例えば１６ビットデータ幅
のＲＡＭ３を使用すると、（タイマ命令の数×１６ビッ
ト）分のメモリ空間が必要となり、そのため大きなメモ
リ容量を必要としコストパーフォーマンスが悪いという
問題があった。
のタイマ補正値の２ビット、前回の入力条件（オン、オ
フ）の１ビット、実行フラグの１ビットの計４ビットを
ステータスとして常に更新、記憶する必要がある。この
ステータスは通常外部メモリであるＲＡＭ３に格納され
るが、通常タイマ命令は複数個指定することができるた
め夫々のタイマ命令のＮｏ．をそのままＲＡＭ３の格納
アドレスとして指定することにより、ステータス格納先
を選択していた。 そのため例えば１６ビットデータ幅
のＲＡＭ３を使用すると、（タイマ命令の数×１６ビッ
ト）分のメモリ空間が必要となり、そのため大きなメモ
リ容量を必要としコストパーフォーマンスが悪いという
問題があった。
【０００６】同様な問題は、カウンタ命令の実行につい
てもあった。つまり図９に示すカンタ命令（ＣＮＴ Ｋ
１００）を実行する場合、コントローラのカウンタ命令
に対する動作は、リセット入力ＲＳＴである入力Ｃがオ
ンの期間中ではカウンタ（ＣＰＵ１の機能としてある）
の値を０とし、入力Ｃがオンからオフに変化すると、カ
ウンタ命令が実行されてプリセット動作を先ず行い、カ
ウンタの経過値を０から初期の設定値へと変化させる。
このことからカウンタ命令の入力Ｃ（リセット入力ＲＳ
Ｔ）の今回の値と、前回の命令実行時の値とを比較し
て、オフ→オン或いはオン→オフを判定する必要があ
る。
てもあった。つまり図９に示すカンタ命令（ＣＮＴ Ｋ
１００）を実行する場合、コントローラのカウンタ命令
に対する動作は、リセット入力ＲＳＴである入力Ｃがオ
ンの期間中ではカウンタ（ＣＰＵ１の機能としてある）
の値を０とし、入力Ｃがオンからオフに変化すると、カ
ウンタ命令が実行されてプリセット動作を先ず行い、カ
ウンタの経過値を０から初期の設定値へと変化させる。
このことからカウンタ命令の入力Ｃ（リセット入力ＲＳ
Ｔ）の今回の値と、前回の命令実行時の値とを比較し
て、オフ→オン或いはオン→オフを判定する必要があ
る。
【０００７】一方、リセット入力ＲＳＴである入力Ｂが
オフ（リセットでない期間）を継続していればクロック
（ＣＬＫ）入力Ｃが有効となる。例えばカウンタ命令が
立ち上がりエッジ動作をするのであれば、前回の命令実
行時の入力Ｃがオフで、今回のそれがオンと判定すれ
ば、クロック（ＣＬＫ）入力が立ち上がったとすること
ができる。このときカウンタの経過値は、１が減ぜられ
てその減ぜられた結果の値が新し経過値としえ再び記憶
される。以上のことから入力Ｃも同様に今回値と前回値
とが必要となり、この入力Ｃ，Ｂ〔つまりリセット入力
ＲＳＴと、クロック（ＣＬＫ）入力〕の前回の命令実行
時の値がステータスとして外部メモリであるＲＡＭ３に
格納しておくのがカウンタ命令の処理構成である。また
カウンタは通常複数個指定することができるため、タイ
マの場合と同様にステータスの格納先はこのカウンタ命
令のＮｏ．をそのままＲＡＭ３の格納アドレスとして指
定することにより選択していた。
オフ（リセットでない期間）を継続していればクロック
（ＣＬＫ）入力Ｃが有効となる。例えばカウンタ命令が
立ち上がりエッジ動作をするのであれば、前回の命令実
行時の入力Ｃがオフで、今回のそれがオンと判定すれ
ば、クロック（ＣＬＫ）入力が立ち上がったとすること
ができる。このときカウンタの経過値は、１が減ぜられ
てその減ぜられた結果の値が新し経過値としえ再び記憶
される。以上のことから入力Ｃも同様に今回値と前回値
とが必要となり、この入力Ｃ，Ｂ〔つまりリセット入力
ＲＳＴと、クロック（ＣＬＫ）入力〕の前回の命令実行
時の値がステータスとして外部メモリであるＲＡＭ３に
格納しておくのがカウンタ命令の処理構成である。また
カウンタは通常複数個指定することができるため、タイ
マの場合と同様にステータスの格納先はこのカウンタ命
令のＮｏ．をそのままＲＡＭ３の格納アドレスとして指
定することにより選択していた。
【０００８】従ってこのカウンタ命令におけるステータ
す格納方法であれば、タイマ命令の場合と同様に例えば
１６ビットデータ幅のＲＡＭ３を使用すると、（カウン
タ命令の数×１６ビット）分のメモリ空間が必要とな
り、そのため大きなメモリ容量を必要としコストパーフ
ォーマンスが悪いという問題があった。上記のタイマ命
令やカウンタ命令におけるステータス格納処理の問題
は、シフトレジスタ命令におけるステータス格納処理時
にも存在している。
す格納方法であれば、タイマ命令の場合と同様に例えば
１６ビットデータ幅のＲＡＭ３を使用すると、（カウン
タ命令の数×１６ビット）分のメモリ空間が必要とな
り、そのため大きなメモリ容量を必要としコストパーフ
ォーマンスが悪いという問題があった。上記のタイマ命
令やカウンタ命令におけるステータス格納処理の問題
は、シフトレジスタ命令におけるステータス格納処理時
にも存在している。
【０００９】つまり図１０に示すようなシフトレジスタ
命令（ＳＲ ＷＲＱ）を実行する場合、リセット入力
（ＲＳＴ）である入力Ｆがオンの期間中はＣＰＵ１内蔵
のシフトレジスタの値は０となっている。一方入力Ｆが
ずとオフ（リセットでない期間）であればクロック入力
（ＣＬＫ）たる入力Ｅが有効となる。例えばシフトレジ
スタ命令が立ち上がりエッジ動作をするのであれば、前
回の命令実行時の入力Ｅがオフで、今回のそれがオンで
あることを判定すれば、クロック入力（ＣＬＫ）である
入力Ｅが立ち上がったとすることができる。このとき入
力Ｆはずとオフである必要があるため、前回命令実行時
の入力Ｆがオフで、今回の命令実行時の入力がオフであ
ることを同時に判定する必要がある。そしてシフト条件
が成立すると指定されたデータを１ビット入力すると同
時に新しいデータ１ビット（入力Ｄ）を挿入することに
なる。以上の動作から分かるように入力Ｆ，Ｅ、（つま
りリセット入力と、クロック（ＣＬＫ）入力）の前回命
令実行時の値はステータスとして外部メモリたるＲＡＭ
３に記憶しておくのが一般的なシフトレジスタ命令のス
テータス処理方法であった。またシフトレジスタ命令は
指定先データを変えることにより、複数個使用できのが
通常であるため、ステータスの格納先も夫々別々に用意
しておくことが必要であり、その指定先は上記のタイマ
命令やカウント命令と同様にシフトレジスタ命令のＮ
ｏ．をそのままＲＡＭ３の格納アドレスとして指定する
ことにより選択していた。
命令（ＳＲ ＷＲＱ）を実行する場合、リセット入力
（ＲＳＴ）である入力Ｆがオンの期間中はＣＰＵ１内蔵
のシフトレジスタの値は０となっている。一方入力Ｆが
ずとオフ（リセットでない期間）であればクロック入力
（ＣＬＫ）たる入力Ｅが有効となる。例えばシフトレジ
スタ命令が立ち上がりエッジ動作をするのであれば、前
回の命令実行時の入力Ｅがオフで、今回のそれがオンで
あることを判定すれば、クロック入力（ＣＬＫ）である
入力Ｅが立ち上がったとすることができる。このとき入
力Ｆはずとオフである必要があるため、前回命令実行時
の入力Ｆがオフで、今回の命令実行時の入力がオフであ
ることを同時に判定する必要がある。そしてシフト条件
が成立すると指定されたデータを１ビット入力すると同
時に新しいデータ１ビット（入力Ｄ）を挿入することに
なる。以上の動作から分かるように入力Ｆ，Ｅ、（つま
りリセット入力と、クロック（ＣＬＫ）入力）の前回命
令実行時の値はステータスとして外部メモリたるＲＡＭ
３に記憶しておくのが一般的なシフトレジスタ命令のス
テータス処理方法であった。またシフトレジスタ命令は
指定先データを変えることにより、複数個使用できのが
通常であるため、ステータスの格納先も夫々別々に用意
しておくことが必要であり、その指定先は上記のタイマ
命令やカウント命令と同様にシフトレジスタ命令のＮ
ｏ．をそのままＲＡＭ３の格納アドレスとして指定する
ことにより選択していた。
【００１０】従って、シフトレジスタ命令の場合も、例
えば１６ビットデータ幅のＲＡＭ３を使用すると、（カ
ウンタ命令の数×１６ビット）分のメモリ空間が必要と
なり、そのため大きなメモリ容量を必要としコストパー
フォーマンスが悪いという問題があった。
えば１６ビットデータ幅のＲＡＭ３を使用すると、（カ
ウンタ命令の数×１６ビット）分のメモリ空間が必要と
なり、そのため大きなメモリ容量を必要としコストパー
フォーマンスが悪いという問題があった。
【００１１】
【発明が解決しようとする課題】上述のように従来プロ
グラマブルコントローラにおいて、タイマ命令、カウン
タ命令、シフトレジスタ命令を実行する場合におけるス
テータス格納処理方法では大きなメモリ容量を必要とし
コストパーフォーマンスが悪いという問題があった。
グラマブルコントローラにおいて、タイマ命令、カウン
タ命令、シフトレジスタ命令を実行する場合におけるス
テータス格納処理方法では大きなメモリ容量を必要とし
コストパーフォーマンスが悪いという問題があった。
【００１２】本発明は、上記の問題点に鑑みて為された
もので、その目的とするところは、外部メモリの使用効
率を向上させて、プログマブルコントローラのコストパ
ーフォマンスを向上できるステータス格納処理方法を提
供するにある。
もので、その目的とするところは、外部メモリの使用効
率を向上させて、プログマブルコントローラのコストパ
ーフォマンスを向上できるステータス格納処理方法を提
供するにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明では、時間を計時するタイマ命令を実
行処理する時において必要とするステータスを外部メモ
リに格納するプログラマブルコントローラのステータス
格納処理方法において、外部メモリの一つのアドレスの
データ幅をステータス格納に要するビット数で区切って
夫々をステータス格納部とし、タイマ命令に予め与えて
いるＮｏ．を示す所定ビットのデータの所定下位ビット
でステータス格納部を指定し、外部メモリの格納アドレ
スを残りの上位ビットで指定することを特徴とする。
に請求項１の発明では、時間を計時するタイマ命令を実
行処理する時において必要とするステータスを外部メモ
リに格納するプログラマブルコントローラのステータス
格納処理方法において、外部メモリの一つのアドレスの
データ幅をステータス格納に要するビット数で区切って
夫々をステータス格納部とし、タイマ命令に予め与えて
いるＮｏ．を示す所定ビットのデータの所定下位ビット
でステータス格納部を指定し、外部メモリの格納アドレ
スを残りの上位ビットで指定することを特徴とする。
【００１４】請求項２の発明では、入力の立ち上がり若
しくは立ち下がりエッジを計数するカウンタ命令の実行
処理の時に必要とするステータスを外部メモリに格納す
るプログラマブルコントローラのステータス格納処理方
法において、外部メモリの一つのアドレスのデータ幅を
ステータス格納に要するビット数で区切って夫々をステ
ータス格納部とし、タイマ命令に予め与えているＮｏ．
を示す所定ビットのデータの所定下位ビットでステータ
ス格納部を指定し、外部メモリの格納アドレスを残りの
上位ビットで指定することを特徴とする。
しくは立ち下がりエッジを計数するカウンタ命令の実行
処理の時に必要とするステータスを外部メモリに格納す
るプログラマブルコントローラのステータス格納処理方
法において、外部メモリの一つのアドレスのデータ幅を
ステータス格納に要するビット数で区切って夫々をステ
ータス格納部とし、タイマ命令に予め与えているＮｏ．
を示す所定ビットのデータの所定下位ビットでステータ
ス格納部を指定し、外部メモリの格納アドレスを残りの
上位ビットで指定することを特徴とする。
【００１５】請求項３の発明では、入力の立ち上がり若
しくは立ち下がりエッジにより所定のデータをシフトす
るシフトレジスタ命令を実行処理する時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、外部メモリ
の一つのアドレスのデータ幅をステータス格納に要する
ビット数で区切って夫々をステータス格納部とし、タイ
マ命令に予め与えているＮｏ．を示す所定ビットのデー
タの所定下位ビットでステータス格納部を指定し、外部
メモリの格納アドレスを残りの上位ビットで指定するこ
とを特徴とする。
しくは立ち下がりエッジにより所定のデータをシフトす
るシフトレジスタ命令を実行処理する時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、外部メモリ
の一つのアドレスのデータ幅をステータス格納に要する
ビット数で区切って夫々をステータス格納部とし、タイ
マ命令に予め与えているＮｏ．を示す所定ビットのデー
タの所定下位ビットでステータス格納部を指定し、外部
メモリの格納アドレスを残りの上位ビットで指定するこ
とを特徴とする。
【００１６】
【作用】請求項１の発明によれば、時間を計時するタイ
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
によれば、入力の立ち上がり若しくは立ち下がりエッジ
を計数するカウンタ命令の実行処理の時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、更に請求項
３の発明によれば、入力の立ち上がり若しくは立ち下が
りエッジにより所定のデータをシフトするシフトレジス
タ命令を実行処理する時に必要とするステータスを外部
メモリに格納するプログラマブルコントローラのステー
タス格納処理方法において、夫々外部メモリの一つのア
ドレスのデータ幅をステータス格納に要するビット数で
区切って夫々をステータス格納部とし、タイマ命令に予
め与えているＮｏ．を示す所定ビットのデータの所定下
位ビットでステータス格納部を指定し、外部メモリの格
納アドレスを残りの上位ビットで指定するので、外部メ
モリの一つのアドレスにおけるメモリ空間の使用効率を
向上させることができ、そのためプログラマブルコント
ローラとしてのメモリ使用量を減らしてコストダウンを
図ることが可能となり、また使用効率の向上によりメモ
リ空間に余裕ができ、そのため命令の点数を増やしたり
することでコストパーファマンスを向上させることがで
きる。
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
によれば、入力の立ち上がり若しくは立ち下がりエッジ
を計数するカウンタ命令の実行処理の時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、更に請求項
３の発明によれば、入力の立ち上がり若しくは立ち下が
りエッジにより所定のデータをシフトするシフトレジス
タ命令を実行処理する時に必要とするステータスを外部
メモリに格納するプログラマブルコントローラのステー
タス格納処理方法において、夫々外部メモリの一つのア
ドレスのデータ幅をステータス格納に要するビット数で
区切って夫々をステータス格納部とし、タイマ命令に予
め与えているＮｏ．を示す所定ビットのデータの所定下
位ビットでステータス格納部を指定し、外部メモリの格
納アドレスを残りの上位ビットで指定するので、外部メ
モリの一つのアドレスにおけるメモリ空間の使用効率を
向上させることができ、そのためプログラマブルコント
ローラとしてのメモリ使用量を減らしてコストダウンを
図ることが可能となり、また使用効率の向上によりメモ
リ空間に余裕ができ、そのため命令の点数を増やしたり
することでコストパーファマンスを向上させることがで
きる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）本実施例は請求項１の発明に対応するもの
で、１６ビットデータ幅のＲＡＭ３を用いてステータス
を格納する際、タイマ命令の実行に必要とする４ビット
のステータスに対応するようにＲＡＭ３の一つのアドレ
スの１６ビットデータ幅を４ビットずつに区切って、一
つのアドレスに対して４つのステータス格納部を確保
し、各エリアの４ビットの内下位側から第１番のビット
には入力条件の１ビットを、第２番のビットには前回の
入力条件の１ビット、第３番、第４番のビットには前回
のタイマ補正値の２ビットをそれぞれ格納するように割
り当てている。
する。 （実施例１）本実施例は請求項１の発明に対応するもの
で、１６ビットデータ幅のＲＡＭ３を用いてステータス
を格納する際、タイマ命令の実行に必要とする４ビット
のステータスに対応するようにＲＡＭ３の一つのアドレ
スの１６ビットデータ幅を４ビットずつに区切って、一
つのアドレスに対して４つのステータス格納部を確保
し、各エリアの４ビットの内下位側から第１番のビット
には入力条件の１ビットを、第２番のビットには前回の
入力条件の１ビット、第３番、第４番のビットには前回
のタイマ補正値の２ビットをそれぞれ格納するように割
り当てている。
【００１８】そして本実施例ではタイマ命令実行開始時
に図４におけるＣＰＵ１がまずタイマ命令のＮｏ．を示
す１６ビットデータの内下位２ビットを除いた１４ビッ
トをアドレスとして外部メモリであるＲＡＭ３から１６
ビットデータを読み出し、この１６ビットデータを前回
のタイマ命令実行開始時のデータＤ0 乃至Ｄ15として保
持する。そして更新記憶する場合には、図１に示すよう
にタイマ命令のＮｏ．の上位１４ビットＤ2 〜Ｄ15を外
部メモリたるＲＡＭ３の格納アドレスとして用い、タイ
マ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を上記ステー
タス格納部の指定データとして用い、この指定データに
基づいて選択ロジック回路５から、更新先のデジットが
指定され、そのデジットに新しい実行条件フラグ或いは
タイマ補正値或いは入力条件が取り込まれて更新され
る。
に図４におけるＣＰＵ１がまずタイマ命令のＮｏ．を示
す１６ビットデータの内下位２ビットを除いた１４ビッ
トをアドレスとして外部メモリであるＲＡＭ３から１６
ビットデータを読み出し、この１６ビットデータを前回
のタイマ命令実行開始時のデータＤ0 乃至Ｄ15として保
持する。そして更新記憶する場合には、図１に示すよう
にタイマ命令のＮｏ．の上位１４ビットＤ2 〜Ｄ15を外
部メモリたるＲＡＭ３の格納アドレスとして用い、タイ
マ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を上記ステー
タス格納部の指定データとして用い、この指定データに
基づいて選択ロジック回路５から、更新先のデジットが
指定され、そのデジットに新しい実行条件フラグ或いは
タイマ補正値或いは入力条件が取り込まれて更新され
る。
【００１９】ここで図１の場合には入力条件の格納する
場合の選択ロッジク回路５を示している。つまりこの場
合上記のタイマ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1
が”１１”の場合選択ロジック回路５のタイマ命令のＮ
ｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力するアンドゲ
ートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデータ端子Ｄ12
を選択するアンドゲートＡＮ1 の出力のみが”１”とな
る。
場合の選択ロッジク回路５を示している。つまりこの場
合上記のタイマ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1
が”１１”の場合選択ロジック回路５のタイマ命令のＮ
ｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力するアンドゲ
ートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデータ端子Ｄ12
を選択するアンドゲートＡＮ1 の出力のみが”１”とな
る。
【００２０】従ってこのアンドゲートＡＮ1 の出力を反
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力条件の論理値をデータ入力
端Ｄ12へ出力することになる。つまりこの場合ステータ
ス格納部（Ｄ12乃至Ｄ15）の対応するデジットの内容が
新しい入力条件に更新されることになる。
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力条件の論理値をデータ入力
端Ｄ12へ出力することになる。つまりこの場合ステータ
ス格納部（Ｄ12乃至Ｄ15）の対応するデジットの内容が
新しい入力条件に更新されることになる。
【００２１】同様にタイマ命令のＮｏ．の下位２ビット
Ｄ0 ，Ｄ1 が”１０”の場合選択ロジック回路５のタイ
マ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力す
るアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデー
タ端子Ｄ8 を選択するアンドゲートＡＮ2 の出力のみ
が”１”となる。従ってこのアンドゲートＡＮ2 の出力
を反転した信号と前回のＤ8 のデータを取り込むアンド
ゲートＡＮ21の出力は”０”となり、一方アンドゲート
ＡＮ2 の出力と新しい入力条件の１ビットを取り込むア
ンドゲートＡＮ22は新しい入力条件が”１”であれ
ば、”１”を、また”０”であれば”０”を出力する。
従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を入力
するオアゲートＯＲ2 は新しい入力条件の論理値をデー
タ入力端Ｄ8 へ出力することになる。つまりこの場合ス
テータス格納部（Ｄ8 乃至Ｄ11）の対応するデジットの
内容が新しい入力条件に更新されることになる。
Ｄ0 ，Ｄ1 が”１０”の場合選択ロジック回路５のタイ
マ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力す
るアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデー
タ端子Ｄ8 を選択するアンドゲートＡＮ2 の出力のみ
が”１”となる。従ってこのアンドゲートＡＮ2 の出力
を反転した信号と前回のＤ8 のデータを取り込むアンド
ゲートＡＮ21の出力は”０”となり、一方アンドゲート
ＡＮ2 の出力と新しい入力条件の１ビットを取り込むア
ンドゲートＡＮ22は新しい入力条件が”１”であれ
ば、”１”を、また”０”であれば”０”を出力する。
従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を入力
するオアゲートＯＲ2 は新しい入力条件の論理値をデー
タ入力端Ｄ8 へ出力することになる。つまりこの場合ス
テータス格納部（Ｄ8 乃至Ｄ11）の対応するデジットの
内容が新しい入力条件に更新されることになる。
【００２２】更にタイマ命令のＮｏ．の下位２ビットＤ
0 ，Ｄ1 が”０１”の場合選択ロジック回路５のタイマ
命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力する
アンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデータ
端子Ｄ4 を選択するアンドゲートＡＮ3 の出力のみが”
１”となる。従ってこのアンドゲートＡＮ3 の出力を反
転した信号と前回のＤ4 のデータを取り込むアンドゲー
トＡＮ31の出力は”０”となり、一方アンドゲートＡＮ
3 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ31は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ21，ＡＮ22の出力を入力するオ
アゲートＯＲ3 は新しい入力条件の論理値をデータ入力
端Ｄ4 へ出力することになる。つまりこの場合ステータ
ス格納部（Ｄ4 乃至Ｄ7 ）の対応するデジットの内容が
新しい入力条件に更新されることになる。
0 ，Ｄ1 が”０１”の場合選択ロジック回路５のタイマ
命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力する
アンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデータ
端子Ｄ4 を選択するアンドゲートＡＮ3 の出力のみが”
１”となる。従ってこのアンドゲートＡＮ3 の出力を反
転した信号と前回のＤ4 のデータを取り込むアンドゲー
トＡＮ31の出力は”０”となり、一方アンドゲートＡＮ
3 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ31は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ21，ＡＮ22の出力を入力するオ
アゲートＯＲ3 は新しい入力条件の論理値をデータ入力
端Ｄ4 へ出力することになる。つまりこの場合ステータ
ス格納部（Ｄ4 乃至Ｄ7 ）の対応するデジットの内容が
新しい入力条件に更新されることになる。
【００２３】また更にタイマ命令のＮｏ．の下位２ビッ
トＤ0 ，Ｄ1 が”００”の場合選択ロジック回路５のタ
イマ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力
するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデ
ータ端子Ｄ0 を選択するアンドゲートＡＮ1 の出力のみ
が”１”となる。従ってこのアンドゲートＡＮ4 の出力
を反転した信号と前回のＤ0 のデータを取り込むアンド
ゲートＡＮ41の出力は”０”となり、一方アンドゲート
ＡＮ2 の出力と新しい入力条件の１ビットを取り込むア
ンドゲートＡＮ42は新しい入力条件が”１”であれ
ば、”１”を、また”０”であれば”０”を出力する。
従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を入力
するオアゲートＯＲ2 は新しい入力条件の論理値をデー
タ入力端Ｄ0 へ出力することになる。つまりこの場合ス
テータス格納部（Ｄ3 乃至Ｄ0 ）の対応するデジットの
内容が新しい入力条件に更新されることになる。
トＤ0 ，Ｄ1 が”００”の場合選択ロジック回路５のタ
イマ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 を夫々入力
するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデ
ータ端子Ｄ0 を選択するアンドゲートＡＮ1 の出力のみ
が”１”となる。従ってこのアンドゲートＡＮ4 の出力
を反転した信号と前回のＤ0 のデータを取り込むアンド
ゲートＡＮ41の出力は”０”となり、一方アンドゲート
ＡＮ2 の出力と新しい入力条件の１ビットを取り込むア
ンドゲートＡＮ42は新しい入力条件が”１”であれ
ば、”１”を、また”０”であれば”０”を出力する。
従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を入力
するオアゲートＯＲ2 は新しい入力条件の論理値をデー
タ入力端Ｄ0 へ出力することになる。つまりこの場合ス
テータス格納部（Ｄ3 乃至Ｄ0 ）の対応するデジットの
内容が新しい入力条件に更新されることになる。
【００２４】このようにタイマ命令のＮｏ．を示す１６
ビットデータＤ0 乃至Ｄ15の内の下位２ビットＤ0 ，Ｄ
1 をステータス格納部を指定するデータとし、このデー
タによって指定されるステータス格納部のデジットに、
更新すべき入力条件或いは実行条件フラグ或いはタイマ
補正値を入れるのである。尚指定されないステータス格
納部の所定デジットには読み出した前回のデータがその
まま対応するデジットに入力することになって更新はさ
れない。つまり入力側のアンドゲートＡＮ1 乃至ＡＮ4
の出力が”０”の場合には前回のデータを入力する側の
アンドゲートＡＮ11、Ａ21，ＡＮ31，ＡＮ41の出力は前
回のデータのままとなり、そのため対応するオアゲート
ＯＲ1 乃至ＯＲ4 の出力もアンドゲートＡＮ11、Ａ21，
ＡＮ31，ＡＮ41の出力、つまり前回のデータのままとな
って、対応するＲＡＭ３のデジットへ与えることになる
のである。
ビットデータＤ0 乃至Ｄ15の内の下位２ビットＤ0 ，Ｄ
1 をステータス格納部を指定するデータとし、このデー
タによって指定されるステータス格納部のデジットに、
更新すべき入力条件或いは実行条件フラグ或いはタイマ
補正値を入れるのである。尚指定されないステータス格
納部の所定デジットには読み出した前回のデータがその
まま対応するデジットに入力することになって更新はさ
れない。つまり入力側のアンドゲートＡＮ1 乃至ＡＮ4
の出力が”０”の場合には前回のデータを入力する側の
アンドゲートＡＮ11、Ａ21，ＡＮ31，ＡＮ41の出力は前
回のデータのままとなり、そのため対応するオアゲート
ＯＲ1 乃至ＯＲ4 の出力もアンドゲートＡＮ11、Ａ21，
ＡＮ31，ＡＮ41の出力、つまり前回のデータのままとな
って、対応するＲＡＭ３のデジットへ与えることになる
のである。
【００２５】このように選択ロジック回路５を実行条件
フラグ、タイマ補正値及び入力条件に夫々対応して設
け、タイマ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 によ
り夫々を格納するステータス格納部を指定して、所定の
データ端子に更新するデータを与えることができること
になる。このように本実施例では一つのアドレスに対し
て４つのタイマ命令に対応したステータスを格納するこ
とができ、メモリの使用効率を４倍に向上できた。
フラグ、タイマ補正値及び入力条件に夫々対応して設
け、タイマ命令のＮｏ．の下位２ビットＤ0 ，Ｄ1 によ
り夫々を格納するステータス格納部を指定して、所定の
データ端子に更新するデータを与えることができること
になる。このように本実施例では一つのアドレスに対し
て４つのタイマ命令に対応したステータスを格納するこ
とができ、メモリの使用効率を４倍に向上できた。
【００２６】（実施例２）本実施例は請求項２の発明に
対応するものであって、本実施例ではカウンタ命令の実
行に必要とする２ビットのステータスを格納する際、カ
ウンタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｃの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｂの１ビットをそれぞれ格納
するようしてある。
対応するものであって、本実施例ではカウンタ命令の実
行に必要とする２ビットのステータスを格納する際、カ
ウンタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｃの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｂの１ビットをそれぞれ格納
するようしてある。
【００２７】そして本実施例ではカウンタ命令実行開始
時に図４におけるＣＰＵ１がまずカウンタ命令のＮｏ．
を示す１６ビットデータＤ0 〜Ｄ15の内下位３ビットＤ
0 〜Ｄ2 を除いた１３ビットをアドレスとして外部メモ
リであるＲＡＭ３から１６ビットデータを読み出し、こ
の１６ビットデータを前回のカウンタ命令実行開始時の
データＤ0 乃至Ｄ15として保持する。そして更新記憶す
る場合には、カウンタ命令のＮｏ．の上位１３ビットＤ
3 〜Ｄ15を外部メモリたるＲＡＭ３の格納アドレスとし
て用い、カウンタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ
2 を上記ステータス格納部の指定データとして用い、こ
の指定データに基づいて選択ロジック回路５から、更新
先のデジットが指定され、そのデジットに更新される入
力Ｂ或いはＣが取り込まれて更新されることになる。
時に図４におけるＣＰＵ１がまずカウンタ命令のＮｏ．
を示す１６ビットデータＤ0 〜Ｄ15の内下位３ビットＤ
0 〜Ｄ2 を除いた１３ビットをアドレスとして外部メモ
リであるＲＡＭ３から１６ビットデータを読み出し、こ
の１６ビットデータを前回のカウンタ命令実行開始時の
データＤ0 乃至Ｄ15として保持する。そして更新記憶す
る場合には、カウンタ命令のＮｏ．の上位１３ビットＤ
3 〜Ｄ15を外部メモリたるＲＡＭ３の格納アドレスとし
て用い、カウンタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ
2 を上記ステータス格納部の指定データとして用い、こ
の指定データに基づいて選択ロジック回路５から、更新
先のデジットが指定され、そのデジットに更新される入
力Ｂ或いはＣが取り込まれて更新されることになる。
【００２８】図２の場合には入力Ｃを格納する場合の選
択ロッジク回路５を示している。つまりこの場合上記の
カウンタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ2 が”１
１１”の場合選択ロジック回路５のカウンタ命令のＮ
ｏ．の下位３ビットＤ0 〜Ｄ2 を夫々入力するアンドゲ
ートＡＮ1 乃至ＡＮ8 の内、ＲＡＭ３のデータ端子Ｄ14
を選択するアンドゲートＡＮ1 の出力のみが”１”とな
る。
択ロッジク回路５を示している。つまりこの場合上記の
カウンタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ2 が”１
１１”の場合選択ロジック回路５のカウンタ命令のＮ
ｏ．の下位３ビットＤ0 〜Ｄ2 を夫々入力するアンドゲ
ートＡＮ1 乃至ＡＮ8 の内、ＲＡＭ３のデータ端子Ｄ14
を選択するアンドゲートＡＮ1 の出力のみが”１”とな
る。
【００２９】従ってこのアンドゲートＡＮ1 の出力を反
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｃの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｃに対応するデジットが新
しい入力Ｃに更新されることになる。
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｃの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｃに対応するデジットが新
しい入力Ｃに更新されることになる。
【００３０】このようにしてカウンタ命令のＮｏ．の下
位３ビットＤ0 〜Ｄ2 の論理値によりアンドゲートＡＮ
1 乃至ＡＮ8 が選択されてその選択に基づいて更新され
る入力Ｃが与えられるステータス格納部が指定され、選
択ロジック回路５を通じてその指定エリアの内入力Ｃに
対応するデジットを新しい入力Ｃに更新することができ
るのである。
位３ビットＤ0 〜Ｄ2 の論理値によりアンドゲートＡＮ
1 乃至ＡＮ8 が選択されてその選択に基づいて更新され
る入力Ｃが与えられるステータス格納部が指定され、選
択ロジック回路５を通じてその指定エリアの内入力Ｃに
対応するデジットを新しい入力Ｃに更新することができ
るのである。
【００３１】同様に入力Ｂに対応して選択ロジック回路
５を備えることにより、カウンタ命令のＮｏ．の下位３
ビットＤ0 〜Ｄ2 の論理値によりアンドゲートＡＮ1 乃
至ＡＮ8 が選択されてその選択に基づいて更新される入
力Ｃが与えられるステータス格納部が指定され、選択ロ
ジック回路５を通じてその指定エリアの内入力Ｂに対応
するデジットを新しい入力Ｂに更新することができるの
である。
５を備えることにより、カウンタ命令のＮｏ．の下位３
ビットＤ0 〜Ｄ2 の論理値によりアンドゲートＡＮ1 乃
至ＡＮ8 が選択されてその選択に基づいて更新される入
力Ｃが与えられるステータス格納部が指定され、選択ロ
ジック回路５を通じてその指定エリアの内入力Ｂに対応
するデジットを新しい入力Ｂに更新することができるの
である。
【００３２】このようにして本実施例では一つのアドレ
スに対して８つのカウンタ命令に対応したステータスを
格納することができ、メモリの使用効率を８倍に向上で
きた。 （実施例３）本実施例は請求項３の発明に対応するもの
であって、本実施例ではシフトレジスタ命令の実行に必
要とする２ビットのステータスを格納する際、シフトレ
ジスタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｆの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｅの１ビットをそれぞれ格納
するようしてある。
スに対して８つのカウンタ命令に対応したステータスを
格納することができ、メモリの使用効率を８倍に向上で
きた。 （実施例３）本実施例は請求項３の発明に対応するもの
であって、本実施例ではシフトレジスタ命令の実行に必
要とする２ビットのステータスを格納する際、シフトレ
ジスタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｆの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｅの１ビットをそれぞれ格納
するようしてある。
【００３３】そして本実施例ではシフトレジスタ命令実
行開始時に図４におけるＣＰＵ１がまずシフトレジスタ
命令のＮｏ．を示す１６ビットデータの内下位３ビット
Ｄ0〜Ｄ2 を除いた１３ビットＤ3 〜Ｄ15をアドレスと
して外部メモリであるＲＡＭ３から１６ビットデータを
読み出し、この１６ビットデータを前回のシフトレジス
タ命令実行開始時のデータＤ0 乃至Ｄ15として保持す
る。そして更新記憶する場合には、シフトレジスタ命令
のＮｏ．の上位１３ビットを外部メモリたるＲＡＭ３の
格納アドレスとして用い、シフトレジスタ命令のＮｏ．
の下位３ビットＤ 0 〜Ｄ2 を上記ステータス格納部の指
定データとして用い、この指定データに基づいて選択ロ
ジック回路５から、更新先のデジットが指定され、その
デジットに更新される入力Ｆ或いはＥが取り込まれて更
新されることになる。
行開始時に図４におけるＣＰＵ１がまずシフトレジスタ
命令のＮｏ．を示す１６ビットデータの内下位３ビット
Ｄ0〜Ｄ2 を除いた１３ビットＤ3 〜Ｄ15をアドレスと
して外部メモリであるＲＡＭ３から１６ビットデータを
読み出し、この１６ビットデータを前回のシフトレジス
タ命令実行開始時のデータＤ0 乃至Ｄ15として保持す
る。そして更新記憶する場合には、シフトレジスタ命令
のＮｏ．の上位１３ビットを外部メモリたるＲＡＭ３の
格納アドレスとして用い、シフトレジスタ命令のＮｏ．
の下位３ビットＤ 0 〜Ｄ2 を上記ステータス格納部の指
定データとして用い、この指定データに基づいて選択ロ
ジック回路５から、更新先のデジットが指定され、その
デジットに更新される入力Ｆ或いはＥが取り込まれて更
新されることになる。
【００３４】図３の場合には入力Ｆを格納する場合の選
択ロッジク回路５を示している。−つまりこの場合上記
のシフトレジスタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ
2が”１１１”の場合選択ロジック回路５のシフトレジ
スタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ2 を夫々入力
するアンドゲートＡＮ1 乃至ＡＮ8 の内、ＲＡＭ３のデ
ータ端子Ｄ14を選択するアンドゲートＡＮ1 の出力のみ
が”１”となる。
択ロッジク回路５を示している。−つまりこの場合上記
のシフトレジスタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ
2が”１１１”の場合選択ロジック回路５のシフトレジ
スタ命令のＮｏ．の下位３ビットＤ0 〜Ｄ2 を夫々入力
するアンドゲートＡＮ1 乃至ＡＮ8 の内、ＲＡＭ３のデ
ータ端子Ｄ14を選択するアンドゲートＡＮ1 の出力のみ
が”１”となる。
【００３５】従ってこのアンドゲートＡＮ1 の出力を反
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｂの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｆに対応するデジットが新
しい入力Ｂに更新されることになる。
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｂの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｆに対応するデジットが新
しい入力Ｂに更新されることになる。
【００３６】このようにしてシフトレジスタ命令のＮ
ｏ．の下位３ビットＤ0 〜Ｄ2 の論理値によりアンドゲ
ートＡＮ1 乃至ＡＮ8 が選択されてその選択に基づいて
更新される入力Ｆが与えられるステータス格納部が指定
され、選択ロジック回路５を通じてその指定エリアの内
入力Ｆに対応するデジットを新しい入力Ｆに更新するこ
とができるのである。
ｏ．の下位３ビットＤ0 〜Ｄ2 の論理値によりアンドゲ
ートＡＮ1 乃至ＡＮ8 が選択されてその選択に基づいて
更新される入力Ｆが与えられるステータス格納部が指定
され、選択ロジック回路５を通じてその指定エリアの内
入力Ｆに対応するデジットを新しい入力Ｆに更新するこ
とができるのである。
【００３７】同様に入力Ａに対応して選択ロジック回路
５を備えることにより、シフトレジスタ命令のＮｏ．の
下位３ビットＤ0 〜Ｄ2 の論理値によりアンドゲートＡ
Ｎ1乃至ＡＮ8 が選択されてその選択に基づいて更新さ
れる入力Ｅが与えられるステータス格納部が指定され、
選択ロジック回路５を通じてその指定エリアの内入力Ｂ
に対応するデジットを新しい入力Ｅに更新することがで
きるのである。
５を備えることにより、シフトレジスタ命令のＮｏ．の
下位３ビットＤ0 〜Ｄ2 の論理値によりアンドゲートＡ
Ｎ1乃至ＡＮ8 が選択されてその選択に基づいて更新さ
れる入力Ｅが与えられるステータス格納部が指定され、
選択ロジック回路５を通じてその指定エリアの内入力Ｂ
に対応するデジットを新しい入力Ｅに更新することがで
きるのである。
【００３８】このようにして本実施例では一つのアドレ
スに対して８つのシフトレジスタ命令に対応したステー
タスを格納することができ、メモリの使用効率を８倍に
向上できた。
スに対して８つのシフトレジスタ命令に対応したステー
タスを格納することができ、メモリの使用効率を８倍に
向上できた。
【００３９】
【発明の効果】請求項１の発明は、時間を計時するタイ
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
は、入力の立ち上がり若しくは立ち下がりエッジを計数
するカウンタ命令の実行処理の時に必要とするステータ
スを外部メモリに格納するプログラマブルコントローラ
のステータス格納処理方法において、更に請求項３の発
明は、入力の立ち上がり若しくは立ち下がりエッジによ
り所定のデータをシフトするシフトレジスタ命令を実行
処理する時に必要とするステータスを外部メモリに格納
するプログラマブルコントローラのステータス格納処理
方法において、夫々外部メモリの一つのアドレスのデー
タ幅をステータス格納に要するビット数で区切って夫々
をステータス格納部とし、タイマ命令に予め与えている
Ｎｏ．を示す所定ビットのデータの所定下位ビットでス
テータス格納部を指定し、外部メモリの格納アドレスを
残りの上位ビットで指定するので、外部メモリの一つの
アドレスにおけるメモリ空間の使用効率を向上させるこ
とができ、そのためプログラマブルコントローラとして
のメモリ使用量を減らしてコストダウンを図ることが可
能となり、また使用効率の向上によりメモリ空間に余裕
ができ，そのため命令の点数を増やしたりすることでコ
ストパーファマンスを向上させることができるという効
果がある。
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
は、入力の立ち上がり若しくは立ち下がりエッジを計数
するカウンタ命令の実行処理の時に必要とするステータ
スを外部メモリに格納するプログラマブルコントローラ
のステータス格納処理方法において、更に請求項３の発
明は、入力の立ち上がり若しくは立ち下がりエッジによ
り所定のデータをシフトするシフトレジスタ命令を実行
処理する時に必要とするステータスを外部メモリに格納
するプログラマブルコントローラのステータス格納処理
方法において、夫々外部メモリの一つのアドレスのデー
タ幅をステータス格納に要するビット数で区切って夫々
をステータス格納部とし、タイマ命令に予め与えている
Ｎｏ．を示す所定ビットのデータの所定下位ビットでス
テータス格納部を指定し、外部メモリの格納アドレスを
残りの上位ビットで指定するので、外部メモリの一つの
アドレスにおけるメモリ空間の使用効率を向上させるこ
とができ、そのためプログラマブルコントローラとして
のメモリ使用量を減らしてコストダウンを図ることが可
能となり、また使用効率の向上によりメモリ空間に余裕
ができ，そのため命令の点数を増やしたりすることでコ
ストパーファマンスを向上させることができるという効
果がある。
【図１】本発明の実施例１の要部の構成図である。
【図２】本発明の実施例２の要部の構成図である。
【図３】本発明の実施例３の要部の構成図である。
【図４】プログラマブルコントローラの全体構成図であ
る。
る。
【図５】同上のタイマ命令の説明図である。
【図６】同上のタイマ命令のステータス処理の説明図で
ある。
ある。
【図７】同上の正常計時の場合のタイマ命令実行処理の
説明図である。
説明図である。
【図８】同上の異常計時の場合のタイマ命令実行処理の
説明図である。
説明図である。
【図９】同上のカウンタ命令の説明図である。
【図１０】同上のシフトレジスタ命令の説明図である。
３ ＲＡＭ ５ 選択ロッジク開路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】プログラマブルコントローラのステータ
ス格納処理方法
ス格納処理方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラのステータス格納処理方法に関するものである。
ローラのステータス格納処理方法に関するものである。
【０００２】
【従来の技術】図４はプログラマブルコントローラ（以
下コントローラと称する）の基本的な構成を示してお
り、プログラマブルコントローラはコントローラの中枢
となるＣＰＵ１と、コントローラの基本動作プログラム
等を格納してＲＯＭ２と、ワークエリアの確保やユーザ
プログラムを格納するＲＡＭ３と外部入出力装置と接続
するＩ／Ｏ装置４とを備え、ユーザプログラムに沿って
各種命令処理を行うようになっている。
下コントローラと称する）の基本的な構成を示してお
り、プログラマブルコントローラはコントローラの中枢
となるＣＰＵ１と、コントローラの基本動作プログラム
等を格納してＲＯＭ２と、ワークエリアの確保やユーザ
プログラムを格納するＲＡＭ３と外部入出力装置と接続
するＩ／Ｏ装置４とを備え、ユーザプログラムに沿って
各種命令処理を行うようになっている。
【０００３】ところでコントローラのＣＰＵ１が実行す
る命令の一つとしてタイマ命令があるが、例えば図５に
示すようなシーケンスプログラムを実行する場合、先ず
入力Ａがオンすると、タイマ命令（ＴＭＲ Ｋ１００）
の実行の起動がかかり、Ｋ１００という値を初期値とし
て命令実行の度に予め与えられた減算すべき計時値（タ
イムベースレジスタ）を使って、経過時間を更新してい
く処理が為される。ここで実際には時間精度を上げる為
に命令の時間単位の何分の１かの精度で減算値をカウン
トしておく手法がとられるのが通常である。具体的には
図６に示すように例えば１／４精度であれば、タイムベ
ースレジスタの値（１／４精度のカウント数）と補正値
格納エリアにタイマ補正値（２ビット）として格納され
ている、前回の命令実行時に発生した１／４精度の余り
（０〜３）とを加算する。その加算結果より下位２ビッ
トを新タイマ補正値としてメモリへ書き戻し、ワーク上
の残りの上位ビットを２ビット分右へシフトさせた値
（４で割った値）が今回の減算での引き数となる。そし
て（現在の経過値）−（引き数）→（新しい経過値）と
して得、その新しい経過値をメモリへ書き戻す。引き数
を得る際に４で割った余りは、次回の演算時のときの引
き数算出の際に使用するために、上述のように新補正値
として記憶するのである。一方命令実行の条件としての
入力Ａの値は、オフ→オンになった時には初期値を経過
値としてセットするだけであるため、前回オフで、今回
オンを判定するため入力Ａの値も前回値を毎回記憶、更
新して行く必要がある。
る命令の一つとしてタイマ命令があるが、例えば図５に
示すようなシーケンスプログラムを実行する場合、先ず
入力Ａがオンすると、タイマ命令（ＴＭＲ Ｋ１００）
の実行の起動がかかり、Ｋ１００という値を初期値とし
て命令実行の度に予め与えられた減算すべき計時値（タ
イムベースレジスタ）を使って、経過時間を更新してい
く処理が為される。ここで実際には時間精度を上げる為
に命令の時間単位の何分の１かの精度で減算値をカウン
トしておく手法がとられるのが通常である。具体的には
図６に示すように例えば１／４精度であれば、タイムベ
ースレジスタの値（１／４精度のカウント数）と補正値
格納エリアにタイマ補正値（２ビット）として格納され
ている、前回の命令実行時に発生した１／４精度の余り
（０〜３）とを加算する。その加算結果より下位２ビッ
トを新タイマ補正値としてメモリへ書き戻し、ワーク上
の残りの上位ビットを２ビット分右へシフトさせた値
（４で割った値）が今回の減算での引き数となる。そし
て（現在の経過値）−（引き数）→（新しい経過値）と
して得、その新しい経過値をメモリへ書き戻す。引き数
を得る際に４で割った余りは、次回の演算時のときの引
き数算出の際に使用するために、上述のように新補正値
として記憶するのである。一方命令実行の条件としての
入力Ａの値は、オフ→オンになった時には初期値を経過
値としてセットするだけであるため、前回オフで、今回
オンを判定するため入力Ａの値も前回値を毎回記憶、更
新して行く必要がある。
【０００４】図７（ａ）は同一の実行スキャン内に、一
度だけタイマ命令が実行される場合を示しており、この
場合はタイムベースレジスタを更新してタイム命令実行
により経過値（タイムベースに与える時間ｔ）を１回減
算する。ところが図７（ｂ）に示すように同一の実行ス
キャン内、つまりプログラム実行開始から次のプログラ
ム実行開始までに複数回同じタイマ命令が実行される
と、何回もタイマの経過値（タイムベースに与える時間
ｔ）が減算されてしまい、実際の計時と異なってしまう
ことがある。そこで実行フラグを１ビット用意し、タイ
マ命令を実行するとオフしていた実行フラグをオンして
記憶し、再度同一の実行スキャン内に同じ命令を実行す
るときには、実行フラグのオンを判定して計時を行わな
いように処理する。そして次のプログラム実行開始時に
外部から実行フラグをオフしてから実行を開始する（図
８参照）。 このことにより、タイマ計時の不具合が解
消される。但し実行フラグを記憶しておくエリアを外部
メモリであるＲＡＭ３に確保して必要がある。
度だけタイマ命令が実行される場合を示しており、この
場合はタイムベースレジスタを更新してタイム命令実行
により経過値（タイムベースに与える時間ｔ）を１回減
算する。ところが図７（ｂ）に示すように同一の実行ス
キャン内、つまりプログラム実行開始から次のプログラ
ム実行開始までに複数回同じタイマ命令が実行される
と、何回もタイマの経過値（タイムベースに与える時間
ｔ）が減算されてしまい、実際の計時と異なってしまう
ことがある。そこで実行フラグを１ビット用意し、タイ
マ命令を実行するとオフしていた実行フラグをオンして
記憶し、再度同一の実行スキャン内に同じ命令を実行す
るときには、実行フラグのオンを判定して計時を行わな
いように処理する。そして次のプログラム実行開始時に
外部から実行フラグをオフしてから実行を開始する（図
８参照）。 このことにより、タイマ計時の不具合が解
消される。但し実行フラグを記憶しておくエリアを外部
メモリであるＲＡＭ３に確保して必要がある。
【０００５】このようなタイマ命令実行において、前回
のタイマ補正値の２ビット、前回の入力条件（オン、オ
フ）の１ビット、実行フラグの１ビットの計４ビットを
ステータスとして常に更新、記憶する必要がある。この
ステータスは通常外部メモリであるＲＡＭ３に格納され
るが、通常タイマ命令は複数個指定することができるた
め夫々のタイマ命令のＮｏ．をそのままＲＡＭ３の格納
アドレスとして指定することにより、ステータス格納先
を選択していた。 そのため例えば１６ビットデータ幅
のＲＡＭ３を使用すると、（タイマ命令の数×１６ビッ
ト）分のメモリ空間が必要となり、そのため大きなメモ
リ容量を必要としコストパーフォーマンスが悪いという
問題があった。
のタイマ補正値の２ビット、前回の入力条件（オン、オ
フ）の１ビット、実行フラグの１ビットの計４ビットを
ステータスとして常に更新、記憶する必要がある。この
ステータスは通常外部メモリであるＲＡＭ３に格納され
るが、通常タイマ命令は複数個指定することができるた
め夫々のタイマ命令のＮｏ．をそのままＲＡＭ３の格納
アドレスとして指定することにより、ステータス格納先
を選択していた。 そのため例えば１６ビットデータ幅
のＲＡＭ３を使用すると、（タイマ命令の数×１６ビッ
ト）分のメモリ空間が必要となり、そのため大きなメモ
リ容量を必要としコストパーフォーマンスが悪いという
問題があった。
【０００６】同様な問題は、カウンタ命令の実行につい
てもあった。つまり図９に示すカンタ命令（ＣＮＴ Ｋ
１００）を実行する場合、コントローラのカウンタ命令
に対する動作は、リセット入力ＲＳＴである入力Ｃがオ
ンの期間中ではカウンタ（ＣＰＵ１の機能としてある）
の値を０とし、入力Ｃがオンからオフに変化すると、カ
ウンタ命令が実行されてプリセット動作を先ず行い、カ
ウンタの経過値を０から初期の設定値へと変化させる。
このことからカウンタ命令の入力Ｃ（リセット入力ＲＳ
Ｔ）の今回の値と、前回の命令実行時の値とを比較し
て、オフ→オン或いはオン→オフを判定する必要があ
る。
てもあった。つまり図９に示すカンタ命令（ＣＮＴ Ｋ
１００）を実行する場合、コントローラのカウンタ命令
に対する動作は、リセット入力ＲＳＴである入力Ｃがオ
ンの期間中ではカウンタ（ＣＰＵ１の機能としてある）
の値を０とし、入力Ｃがオンからオフに変化すると、カ
ウンタ命令が実行されてプリセット動作を先ず行い、カ
ウンタの経過値を０から初期の設定値へと変化させる。
このことからカウンタ命令の入力Ｃ（リセット入力ＲＳ
Ｔ）の今回の値と、前回の命令実行時の値とを比較し
て、オフ→オン或いはオン→オフを判定する必要があ
る。
【０００７】一方、リセット入力ＲＳＴである入力Ｃが
オフ（リセットでない期間）を継続していればクロック
（ＣＬＫ）入力Ｂが有効となる。例えばカウンタ命令が
立ち上がりエッジ動作をするのであれば、前回の命令実
行時の入力Ｂがオフで、今回のそれがオンと判定すれ
ば、クロック（ＣＬＫ）入力Ｂが立ち上がったとするこ
とができる。このときカウンタの経過値は、１が減ぜら
れてその減ぜられた結果の値が新し経過値としえ再び記
憶される。以上のことから入力Ｂも同様に今回値と前回
値とが必要となり、この入力Ｃ，Ｂ〔つまりリセット入
力ＲＳＴと、クロック（ＣＬＫ）入力〕の前回の命令実
行時の値がステータスとして外部メモリであるＲＡＭ３
に格納しておくのがカウンタ命令の処理構成である。ま
たカウンタは通常複数個指定することができるため、タ
イマの場合と同様にステータスの格納先はこのカウンタ
命令のＮｏ．をそのままＲＡＭ３の格納アドレスとして
指定することにより選択していた。
オフ（リセットでない期間）を継続していればクロック
（ＣＬＫ）入力Ｂが有効となる。例えばカウンタ命令が
立ち上がりエッジ動作をするのであれば、前回の命令実
行時の入力Ｂがオフで、今回のそれがオンと判定すれ
ば、クロック（ＣＬＫ）入力Ｂが立ち上がったとするこ
とができる。このときカウンタの経過値は、１が減ぜら
れてその減ぜられた結果の値が新し経過値としえ再び記
憶される。以上のことから入力Ｂも同様に今回値と前回
値とが必要となり、この入力Ｃ，Ｂ〔つまりリセット入
力ＲＳＴと、クロック（ＣＬＫ）入力〕の前回の命令実
行時の値がステータスとして外部メモリであるＲＡＭ３
に格納しておくのがカウンタ命令の処理構成である。ま
たカウンタは通常複数個指定することができるため、タ
イマの場合と同様にステータスの格納先はこのカウンタ
命令のＮｏ．をそのままＲＡＭ３の格納アドレスとして
指定することにより選択していた。
【０００８】従ってこのカウンタ命令におけるステータ
す格納方法であれば、タイマ命令の場合と同様に例えば
１６ビットデータ幅のＲＡＭ３を使用すると、（カウン
タ命令の数×１６ビット）分のメモリ空間が必要とな
り、そのため大きなメモリ容量を必要としコストパーフ
ォーマンスが悪いという問題があった。上記のタイマ命
令やカウンタ命令におけるステータス格納処理の問題
は、シフトレジスタ命令におけるステータス格納処理時
にも存在している。
す格納方法であれば、タイマ命令の場合と同様に例えば
１６ビットデータ幅のＲＡＭ３を使用すると、（カウン
タ命令の数×１６ビット）分のメモリ空間が必要とな
り、そのため大きなメモリ容量を必要としコストパーフ
ォーマンスが悪いという問題があった。上記のタイマ命
令やカウンタ命令におけるステータス格納処理の問題
は、シフトレジスタ命令におけるステータス格納処理時
にも存在している。
【０００９】つまり図１０に示すようなシフトレジスタ
命令（ＳＲ ＷＲＱ）を実行する場合、リセット入力
（ＲＳＴ）である入力Ｆがオンの期間中はＣＰＵ１内蔵
のシフトレジスタの値は０となっている。一方入力Ｆが
ずっとオフ（リセットでない期間）であればクロック入
力（ＣＬＫ）たる入力Ｅが有効となる。例えばシフトレ
ジスタ命令が立ち上がりエッジ動作をするのであれば、
前回の命令実行時の入力Ｅがオフで、今回のそれがオン
であることを判定すれば、クロック入力（ＣＬＫ）であ
る入力Ｅが立ち上がったとすることができる。このとき
入力Ｆはずとオフである必要があるため、前回命令実行
時の入力Ｆがオフで、今回の命令実行時の入力がオフで
あることを同時に判定する必要がある。そしてシフト条
件が成立すると指定されたデータを１ビット入力すると
同時に新しいデータ１ビット（入力Ｄ）を挿入すること
になる。以上の動作から分かるように入力Ｆ，Ｅ、（つ
まりリセット入力と、クロック（ＣＬＫ）入力）の前回
命令実行時の値はステータスとして外部メモリたるＲＡ
Ｍ３に記憶しておくのが一般的なシフトレジスタ命令の
ステータス処理方法であった。またシフトレジスタ命令
は指定先データを変えることにより、複数個使用できの
が通常であるため、ステータスの格納先も夫々別々に用
意しておくことが必要であり、その指定先は上記のタイ
マ命令やカウント命令と同様にシフトレジスタ命令のＮ
ｏ．をそのままＲＡＭ３の格納アドレスとして指定する
ことにより選択していた。
命令（ＳＲ ＷＲＱ）を実行する場合、リセット入力
（ＲＳＴ）である入力Ｆがオンの期間中はＣＰＵ１内蔵
のシフトレジスタの値は０となっている。一方入力Ｆが
ずっとオフ（リセットでない期間）であればクロック入
力（ＣＬＫ）たる入力Ｅが有効となる。例えばシフトレ
ジスタ命令が立ち上がりエッジ動作をするのであれば、
前回の命令実行時の入力Ｅがオフで、今回のそれがオン
であることを判定すれば、クロック入力（ＣＬＫ）であ
る入力Ｅが立ち上がったとすることができる。このとき
入力Ｆはずとオフである必要があるため、前回命令実行
時の入力Ｆがオフで、今回の命令実行時の入力がオフで
あることを同時に判定する必要がある。そしてシフト条
件が成立すると指定されたデータを１ビット入力すると
同時に新しいデータ１ビット（入力Ｄ）を挿入すること
になる。以上の動作から分かるように入力Ｆ，Ｅ、（つ
まりリセット入力と、クロック（ＣＬＫ）入力）の前回
命令実行時の値はステータスとして外部メモリたるＲＡ
Ｍ３に記憶しておくのが一般的なシフトレジスタ命令の
ステータス処理方法であった。またシフトレジスタ命令
は指定先データを変えることにより、複数個使用できの
が通常であるため、ステータスの格納先も夫々別々に用
意しておくことが必要であり、その指定先は上記のタイ
マ命令やカウント命令と同様にシフトレジスタ命令のＮ
ｏ．をそのままＲＡＭ３の格納アドレスとして指定する
ことにより選択していた。
【００１０】従って、シフトレジスタ命令の場合も、例
えば１６ビットデータ幅のＲＡＭ３を使用すると、（カ
ウンタ命令の数×１６ビット）分のメモリ空間が必要と
なり、そのため大きなメモリ容量を必要としコストパー
フォーマンスが悪いという問題があった。
えば１６ビットデータ幅のＲＡＭ３を使用すると、（カ
ウンタ命令の数×１６ビット）分のメモリ空間が必要と
なり、そのため大きなメモリ容量を必要としコストパー
フォーマンスが悪いという問題があった。
【００１１】
【発明が解決しようとする課題】上述のように従来プロ
グラマブルコントローラにおいて、タイマ命令、カウン
タ命令、シフトレジスタ命令を実行する場合におけるス
テータス格納処理方法では大きなメモリ容量を必要とし
コストパーフォーマンスが悪いという問題があった。
グラマブルコントローラにおいて、タイマ命令、カウン
タ命令、シフトレジスタ命令を実行する場合におけるス
テータス格納処理方法では大きなメモリ容量を必要とし
コストパーフォーマンスが悪いという問題があった。
【００１２】本発明は、上記の問題点に鑑みて為された
もので、その目的とするところは、外部メモリの使用効
率を向上させて、プログマブルコントローラのコストパ
ーフォマンスを向上できるステータス格納処理方法を提
供するにある。
もので、その目的とするところは、外部メモリの使用効
率を向上させて、プログマブルコントローラのコストパ
ーフォマンスを向上できるステータス格納処理方法を提
供するにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明では、時間を計時するタイマ命令を実
行処理する時において必要とするステータスを外部メモ
リに格納するプログラマブルコントローラのステータス
格納処理方法において、外部メモリの一つのアドレスの
データ幅をステータス格納に要するビット数で区切って
夫々をステータス格納部とし、タイマ命令に予め与えて
いるＮｏ．を示す所定ビットのデータの所定下位ビット
でステータス格納部を指定し、外部メモリの格納アドレ
スを残りの上位ビットで指定することを特徴とする。
に請求項１の発明では、時間を計時するタイマ命令を実
行処理する時において必要とするステータスを外部メモ
リに格納するプログラマブルコントローラのステータス
格納処理方法において、外部メモリの一つのアドレスの
データ幅をステータス格納に要するビット数で区切って
夫々をステータス格納部とし、タイマ命令に予め与えて
いるＮｏ．を示す所定ビットのデータの所定下位ビット
でステータス格納部を指定し、外部メモリの格納アドレ
スを残りの上位ビットで指定することを特徴とする。
【００１４】請求項２の発明では、入力の立ち上がり若
しくは立ち下がりエッジを計数するカウンタ命令の実行
処理の時に必要とするステータスを外部メモリに格納す
るプログラマブルコントローラのステータス格納処理方
法において、外部メモリの一つのアドレスのデータ幅を
ステータス格納に要するビット数で区切って夫々をステ
ータス格納部とし、タイマ命令に予め与えているＮｏ．
を示す所定ビットのデータの所定下位ビットでステータ
ス格納部を指定し、外部メモリの格納アドレスを残りの
上位ビットで指定することを特徴とする。ローラのステ
ータス格納処理方法。
しくは立ち下がりエッジを計数するカウンタ命令の実行
処理の時に必要とするステータスを外部メモリに格納す
るプログラマブルコントローラのステータス格納処理方
法において、外部メモリの一つのアドレスのデータ幅を
ステータス格納に要するビット数で区切って夫々をステ
ータス格納部とし、タイマ命令に予め与えているＮｏ．
を示す所定ビットのデータの所定下位ビットでステータ
ス格納部を指定し、外部メモリの格納アドレスを残りの
上位ビットで指定することを特徴とする。ローラのステ
ータス格納処理方法。
【００１５】請求項３の発明では、入力の立ち上がり若
しくは立ち下がりエッジにより所定のデータをシフトす
るシフトレジスタ命令を実行処理する時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、外部メモリ
の一つのアドレスのデータ幅をステータス格納に要する
ビット数で区切って夫々をステータス格納部とし、タイ
マ命令に予め与えているＮｏ．を示す所定ビットのデー
タの所定下位ビットでステータス格納部を指定し、外部
メモリの格納アドレスを残りの上位ビットで指定するこ
とを特徴とする。
しくは立ち下がりエッジにより所定のデータをシフトす
るシフトレジスタ命令を実行処理する時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、外部メモリ
の一つのアドレスのデータ幅をステータス格納に要する
ビット数で区切って夫々をステータス格納部とし、タイ
マ命令に予め与えているＮｏ．を示す所定ビットのデー
タの所定下位ビットでステータス格納部を指定し、外部
メモリの格納アドレスを残りの上位ビットで指定するこ
とを特徴とする。
【００１６】
【作用】請求項１の発明によれば、時間を計時するタイ
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
によれば、入力の立ち上がり若しくは立ち下がりエッジ
を計数するカウンタ命令の実行処理の時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、更に請求項
３の発明によれば、入力の立ち上がり若しくは立ち下が
りエッジにより所定のデータをシフトするシフトレジス
タ命令を実行処理する時に必要とするステータスを外部
メモリに格納するプログラマブルコントローラのステー
タス格納処理方法において、夫々外部メモリの一つのア
ドレスのデータ幅をステータス格納に要するビット数で
区切って夫々をステータス格納部とし、タイマ命令に予
め与えているＮｏ．を示す所定ビットのデータの所定下
位ビットでステータス格納部を指定し、外部メモリの格
納アドレスを残りの上位ビットで指定するので、外部メ
モリの一つのアドレスにおけるメモリ空間の使用効率を
向上させることができ、そのためプログラマブルコント
ローラとしてのメモリ使用量を減らしてコストダウンを
図ることが可能となり、また使用効率の向上によりメモ
リ空間に余裕ができ、そのため命令の点数を増やしたり
することでコストパーファマンスを向上させることがで
きる。
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
によれば、入力の立ち上がり若しくは立ち下がりエッジ
を計数するカウンタ命令の実行処理の時に必要とするス
テータスを外部メモリに格納するプログラマブルコント
ローラのステータス格納処理方法において、更に請求項
３の発明によれば、入力の立ち上がり若しくは立ち下が
りエッジにより所定のデータをシフトするシフトレジス
タ命令を実行処理する時に必要とするステータスを外部
メモリに格納するプログラマブルコントローラのステー
タス格納処理方法において、夫々外部メモリの一つのア
ドレスのデータ幅をステータス格納に要するビット数で
区切って夫々をステータス格納部とし、タイマ命令に予
め与えているＮｏ．を示す所定ビットのデータの所定下
位ビットでステータス格納部を指定し、外部メモリの格
納アドレスを残りの上位ビットで指定するので、外部メ
モリの一つのアドレスにおけるメモリ空間の使用効率を
向上させることができ、そのためプログラマブルコント
ローラとしてのメモリ使用量を減らしてコストダウンを
図ることが可能となり、また使用効率の向上によりメモ
リ空間に余裕ができ、そのため命令の点数を増やしたり
することでコストパーファマンスを向上させることがで
きる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）本実施例は請求項１の発明に対応するもの
で、１６ビットデータ幅のＲＡＭ３を用いてステータス
を格納する際、タイマ命令の実行に必要とする４ビット
のステータスに対応するようにＲＡＭ３の一つのアドレ
スの１６ビットデータ幅を４ビットずつに区切って、一
つのアドレスに対して４つのステータス格納部を確保
し、各エリアの４ビットの内下位側から第１番のビット
には前回の入力条件を、第２番のビットには実行フラグ
を、第３番、第４番のビットには前回のタイマ補正値の
２ビットをそれぞれ格納するように割り当てている。
する。 （実施例１）本実施例は請求項１の発明に対応するもの
で、１６ビットデータ幅のＲＡＭ３を用いてステータス
を格納する際、タイマ命令の実行に必要とする４ビット
のステータスに対応するようにＲＡＭ３の一つのアドレ
スの１６ビットデータ幅を４ビットずつに区切って、一
つのアドレスに対して４つのステータス格納部を確保
し、各エリアの４ビットの内下位側から第１番のビット
には前回の入力条件を、第２番のビットには実行フラグ
を、第３番、第４番のビットには前回のタイマ補正値の
２ビットをそれぞれ格納するように割り当てている。
【００１８】そして本実施例ではタイマ命令実行開始時
に図４におけるＣＰＵ１がまずタイマ命令のＮｏ．を示
す１６ビットデータの内下位２ビットを除いた１４ビッ
トをアドレスとして外部メモリであるＲＡＭ３から１６
ビットデータを読み出し、この１６ビットデータを前回
のタイマ命令実行開始時のデータＤ0 乃至Ｄ15として保
持する。そして更新記憶する場合には、図１に示すよう
にタイマ命令のＮｏ．の上位１４ビットＴＭ２〜ＴＭ１
５を外部メモリたるＲＡＭ３の格納アドレスとして用
い、タイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１
を上記ステータス格納部の指定データとして用い、この
指定データに基づいて選択ロジック回路５から、更新先
のデジットが指定され、そのデジットに新しい実行条件
フラグ或いはタイマ補正値或いは入力条件が取り込まれ
て更新される。
に図４におけるＣＰＵ１がまずタイマ命令のＮｏ．を示
す１６ビットデータの内下位２ビットを除いた１４ビッ
トをアドレスとして外部メモリであるＲＡＭ３から１６
ビットデータを読み出し、この１６ビットデータを前回
のタイマ命令実行開始時のデータＤ0 乃至Ｄ15として保
持する。そして更新記憶する場合には、図１に示すよう
にタイマ命令のＮｏ．の上位１４ビットＴＭ２〜ＴＭ１
５を外部メモリたるＲＡＭ３の格納アドレスとして用
い、タイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１
を上記ステータス格納部の指定データとして用い、この
指定データに基づいて選択ロジック回路５から、更新先
のデジットが指定され、そのデジットに新しい実行条件
フラグ或いはタイマ補正値或いは入力条件が取り込まれ
て更新される。
【００１９】ここで図１の場合には入力条件の格納する
場合の選択ロッジク回路５を示している。つまりこの場
合上記のタイマ命令のＮｏ．の下位２ビットＴＭ０，Ｔ
Ｍ１が”１１”の場合選択ロジック回路５のタイマ命令
のＮｏ．の下位２ビットＴＭ０，ＴＭ１を夫々入力する
アンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデータ
端子Ｄ12を選択するアンドゲートＡＮ1 の出力のみが”
１”となる。
場合の選択ロッジク回路５を示している。つまりこの場
合上記のタイマ命令のＮｏ．の下位２ビットＴＭ０，Ｔ
Ｍ１が”１１”の場合選択ロジック回路５のタイマ命令
のＮｏ．の下位２ビットＴＭ０，ＴＭ１を夫々入力する
アンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３のデータ
端子Ｄ12を選択するアンドゲートＡＮ1 の出力のみが”
１”となる。
【００２０】従ってこのアンドゲートＡＮ1 の出力を反
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力条件の論理値をデータ入力
端Ｄ12へ出力することになる。つまりこの場合ステータ
ス格納部（Ｄ12乃至Ｄ15）の対応するデジットの内容が
新しい入力条件に更新されることになる。
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力条件の論理値をデータ入力
端Ｄ12へ出力することになる。つまりこの場合ステータ
ス格納部（Ｄ12乃至Ｄ15）の対応するデジットの内容が
新しい入力条件に更新されることになる。
【００２１】同様にタイマ命令のＮｏ．の下位２ビット
ＴＭ０，ＴＭ１が”１０”の場合選択ロジック回路５の
タイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１を夫
々入力するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ
３のデータ端子Ｄ8 を選択するアンドゲートＡＮ2 の出
力のみが”１”となる。従ってこのアンドゲートＡＮ2
の出力を反転した信号と前回のＤ8 のデータを取り込む
アンドゲートＡＮ21の出力は”０”となり、一方アンド
ゲートＡＮ2 の出力と新しい入力条件の１ビットを取り
込むアンドゲートＡＮ22は新しい入力条件が”１”であ
れば、”１”を、また”０”であれば”０”を出力す
る。従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を
入力するオアゲートＯＲ2 は新しい入力条件の論理値を
データ入力端Ｄ8 へ出力することになる。つまりこの場
合ステータス格納部（Ｄ8 乃至Ｄ11）の対応するデジッ
トの内容が新しい入力条件に更新されることになる。
ＴＭ０，ＴＭ１が”１０”の場合選択ロジック回路５の
タイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１を夫
々入力するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ
３のデータ端子Ｄ8 を選択するアンドゲートＡＮ2 の出
力のみが”１”となる。従ってこのアンドゲートＡＮ2
の出力を反転した信号と前回のＤ8 のデータを取り込む
アンドゲートＡＮ21の出力は”０”となり、一方アンド
ゲートＡＮ2 の出力と新しい入力条件の１ビットを取り
込むアンドゲートＡＮ22は新しい入力条件が”１”であ
れば、”１”を、また”０”であれば”０”を出力す
る。従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を
入力するオアゲートＯＲ2 は新しい入力条件の論理値を
データ入力端Ｄ8 へ出力することになる。つまりこの場
合ステータス格納部（Ｄ8 乃至Ｄ11）の対応するデジッ
トの内容が新しい入力条件に更新されることになる。
【００２２】更にタイマ命令のＮｏ．の下位２ビットＴ
Ｍ０，ＴＭ１が”０１”の場合選択ロジック回路５のタ
イマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１を夫々
入力するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３
のデータ端子Ｄ4 を選択するアンドゲートＡＮ3 の出力
のみが”１”となる。従ってこのアンドゲートＡＮ3 の
出力を反転した信号と前回のＤ4 のデータを取り込むア
ンドゲートＡＮ31の出力は”０”となり、一方アンドゲ
ートＡＮ3 の出力と新しい入力条件の１ビットを取り込
むアンドゲートＡＮ31は新しい入力条件が”１”であれ
ば、”１”を、また”０”であれば”０”を出力する。
従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を入力
するオアゲートＯＲ3 は新しい入力条件の論理値をデー
タ入力端Ｄ4 へ出力することになる。つまりこの場合ス
テータス格納部（Ｄ4 乃至Ｄ7 ）の対応するデジットの
内容が新しい入力条件に更新されることになる。
Ｍ０，ＴＭ１が”０１”の場合選択ロジック回路５のタ
イマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１を夫々
入力するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡＭ３
のデータ端子Ｄ4 を選択するアンドゲートＡＮ3 の出力
のみが”１”となる。従ってこのアンドゲートＡＮ3 の
出力を反転した信号と前回のＤ4 のデータを取り込むア
ンドゲートＡＮ31の出力は”０”となり、一方アンドゲ
ートＡＮ3 の出力と新しい入力条件の１ビットを取り込
むアンドゲートＡＮ31は新しい入力条件が”１”であれ
ば、”１”を、また”０”であれば”０”を出力する。
従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を入力
するオアゲートＯＲ3 は新しい入力条件の論理値をデー
タ入力端Ｄ4 へ出力することになる。つまりこの場合ス
テータス格納部（Ｄ4 乃至Ｄ7 ）の対応するデジットの
内容が新しい入力条件に更新されることになる。
【００２３】また更にタイマ命令のＮｏ．の下位２ビッ
トＴＭ０，ＴＭ１が”００”の場合選択ロジック回路５
のタイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１を
夫々入力するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡ
Ｍ３のデータ端子Ｄ0 を選択するアンドゲートＡＮ1 の
出力のみが”１”となる。従ってこのアンドゲートＡＮ
4 の出力を反転した信号と前回のＤ0 のデータを取り込
むアンドゲートＡＮ41の出力は”０”となり、一方アン
ドゲートＡＮ2 の出力と新しい入力条件の１ビットを取
り込むアンドゲートＡＮ42は新しい入力条件が”１”で
あれば、”１”を、また”０”であれば”０”を出力す
る。従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を
入力するオアゲートＯＲ2 は新しい入力条件の論理値を
データ入力端Ｄ0 へ出力することになる。つまりこの場
合ステータス格納部（Ｄ3 乃至Ｄ0 ）の対応するデジッ
トの内容が新しい入力条件に更新されることになる。
トＴＭ０，ＴＭ１が”００”の場合選択ロジック回路５
のタイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１を
夫々入力するアンドゲートＡＮ1 乃至ＡＮ4 の内、ＲＡ
Ｍ３のデータ端子Ｄ0 を選択するアンドゲートＡＮ1 の
出力のみが”１”となる。従ってこのアンドゲートＡＮ
4 の出力を反転した信号と前回のＤ0 のデータを取り込
むアンドゲートＡＮ41の出力は”０”となり、一方アン
ドゲートＡＮ2 の出力と新しい入力条件の１ビットを取
り込むアンドゲートＡＮ42は新しい入力条件が”１”で
あれば、”１”を、また”０”であれば”０”を出力す
る。従ってこれらアンドゲートＡＮ21，ＡＮ22の出力を
入力するオアゲートＯＲ2 は新しい入力条件の論理値を
データ入力端Ｄ0 へ出力することになる。つまりこの場
合ステータス格納部（Ｄ3 乃至Ｄ0 ）の対応するデジッ
トの内容が新しい入力条件に更新されることになる。
【００２４】このようにタイマ命令のＮｏ．を示す１６
ビットデータＴＭ０乃至ＴＭ１５の内の下位２ビットＴ
Ｍ０，ＴＭ１をステータス格納部を指定するデータと
し、このデータによって指定されるステータス格納部の
デジットに、更新すべき入力条件或いは実行条件フラグ
或いはタイマ補正値を入れるのである。尚指定されない
ステータス格納部の所定デジットには読み出した前回の
データがそのまま対応するデジットに入力することにな
って更新はされない。つまり入力側のアンドゲートＡＮ
1 乃至ＡＮ4 の出力が”０”の場合には前回のデータを
入力する側のアンドゲートＡＮ11、Ａ21，ＡＮ31，ＡＮ
41の出力は前回のデータのままとなり、そのため対応す
るオアゲートＯＲ1 乃至ＯＲ4 の出力もアンドゲートＡ
Ｎ11、Ａ21，ＡＮ31，ＡＮ41の出力、つまり前回のデー
タのままとなって、対応するＲＡＭ３のデジットへ与え
ることになるのである。
ビットデータＴＭ０乃至ＴＭ１５の内の下位２ビットＴ
Ｍ０，ＴＭ１をステータス格納部を指定するデータと
し、このデータによって指定されるステータス格納部の
デジットに、更新すべき入力条件或いは実行条件フラグ
或いはタイマ補正値を入れるのである。尚指定されない
ステータス格納部の所定デジットには読み出した前回の
データがそのまま対応するデジットに入力することにな
って更新はされない。つまり入力側のアンドゲートＡＮ
1 乃至ＡＮ4 の出力が”０”の場合には前回のデータを
入力する側のアンドゲートＡＮ11、Ａ21，ＡＮ31，ＡＮ
41の出力は前回のデータのままとなり、そのため対応す
るオアゲートＯＲ1 乃至ＯＲ4 の出力もアンドゲートＡ
Ｎ11、Ａ21，ＡＮ31，ＡＮ41の出力、つまり前回のデー
タのままとなって、対応するＲＡＭ３のデジットへ与え
ることになるのである。
【００２５】このように選択ロジック回路５を実行条件
フラグ、タイマ補正値及び入力条件に夫々対応して設
け、タイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１
により夫々を格納するステータス格納部を指定して、所
定のデータ端子に更新するデータを与えることができる
ことになる。このように本実施例では一つのアドレスに
対して４つのタイマ命令に対応したステータスを格納す
ることができ、メモリの使用効率を４倍に向上できた。
フラグ、タイマ補正値及び入力条件に夫々対応して設
け、タイマ命令のＮｏ．の下位２ビットＴＭ０，ＴＭ１
により夫々を格納するステータス格納部を指定して、所
定のデータ端子に更新するデータを与えることができる
ことになる。このように本実施例では一つのアドレスに
対して４つのタイマ命令に対応したステータスを格納す
ることができ、メモリの使用効率を４倍に向上できた。
【００２６】（実施例２）本実施例は請求項２の発明に
対応するものであって、本実施例ではカウンタ命令の実
行に必要とする２ビットのステータスを格納する際、カ
ウンタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｃの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｂの１ビットをそれぞれ格納
するようしてある。
対応するものであって、本実施例ではカウンタ命令の実
行に必要とする２ビットのステータスを格納する際、カ
ウンタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｃの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｂの１ビットをそれぞれ格納
するようしてある。
【００２７】そして本実施例ではカウンタ命令実行開始
時に図４におけるＣＰＵ１がまずカウンタ命令のＮｏ．
を示す１６ビットデータＣＴ０〜ＣＴ１５の内下位３ビ
ットＣＴ０〜ＣＴ２を除いた１３ビットをアドレスとし
て外部メモリであるＲＡＭ３から１６ビットデータを読
み出し、この１６ビットデータを前回のカウンタ命令実
行開始時のデータＤ0 乃至Ｄ15として保持する。そして
更新記憶する場合には、カウンタ命令のＮｏ．の上位１
３ビットＣＴ３〜ＣＴ１５を外部メモリたるＲＡＭ３の
格納アドレスとして用い、カウンタ命令のＮｏ．の下位
３ビットＣＴ０〜ＣＴ２を上記ステータス格納部の指定
データとして用い、この指定データに基づいて選択ロジ
ック回路５から、更新先のデジットが指定され、そのデ
ジットに更新される入力Ｂ或いはＣが取り込まれて更新
されることになる。
時に図４におけるＣＰＵ１がまずカウンタ命令のＮｏ．
を示す１６ビットデータＣＴ０〜ＣＴ１５の内下位３ビ
ットＣＴ０〜ＣＴ２を除いた１３ビットをアドレスとし
て外部メモリであるＲＡＭ３から１６ビットデータを読
み出し、この１６ビットデータを前回のカウンタ命令実
行開始時のデータＤ0 乃至Ｄ15として保持する。そして
更新記憶する場合には、カウンタ命令のＮｏ．の上位１
３ビットＣＴ３〜ＣＴ１５を外部メモリたるＲＡＭ３の
格納アドレスとして用い、カウンタ命令のＮｏ．の下位
３ビットＣＴ０〜ＣＴ２を上記ステータス格納部の指定
データとして用い、この指定データに基づいて選択ロジ
ック回路５から、更新先のデジットが指定され、そのデ
ジットに更新される入力Ｂ或いはＣが取り込まれて更新
されることになる。
【００２８】図２の場合には入力Ｃを格納する場合の選
択ロッジク回路５を示している。つまりこの場合上記の
カウンタ命令のＮｏ．の下位３ビットＣＴ０〜ＣＴ２
が”１１１”の場合選択ロジック回路５のカウンタ命令
のＮｏ．の下位３ビットＣＴ０〜ＣＴ２を夫々入力する
アンドゲートＡＮ1 乃至ＡＮ8 の内、ＲＡＭ３のデータ
端子Ｄ14を選択するアンドゲートＡＮ1 の出力のみが”
１”となる。
択ロッジク回路５を示している。つまりこの場合上記の
カウンタ命令のＮｏ．の下位３ビットＣＴ０〜ＣＴ２
が”１１１”の場合選択ロジック回路５のカウンタ命令
のＮｏ．の下位３ビットＣＴ０〜ＣＴ２を夫々入力する
アンドゲートＡＮ1 乃至ＡＮ8 の内、ＲＡＭ３のデータ
端子Ｄ14を選択するアンドゲートＡＮ1 の出力のみが”
１”となる。
【００２９】従ってこのアンドゲートＡＮ1 の出力を反
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｃの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｃに対応するデジットが新
しい入力Ｃに更新されることになる。
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｃの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｃに対応するデジットが新
しい入力Ｃに更新されることになる。
【００３０】このようにしてカウンタ命令のＮｏ．の下
位３ビットＣＴ０〜ＣＴ２の論理値によりアンドゲート
ＡＮ1 乃至ＡＮ8 が選択されてその選択に基づいて更新
される入力Ｃが与えられるステータス格納部が指定さ
れ、選択ロジック回路５を通じてその指定エリアの内入
力Ｃに対応するデジットを新しい入力Ｃに更新すること
ができるのである。
位３ビットＣＴ０〜ＣＴ２の論理値によりアンドゲート
ＡＮ1 乃至ＡＮ8 が選択されてその選択に基づいて更新
される入力Ｃが与えられるステータス格納部が指定さ
れ、選択ロジック回路５を通じてその指定エリアの内入
力Ｃに対応するデジットを新しい入力Ｃに更新すること
ができるのである。
【００３１】同様に入力Ｂに対応して選択ロジック回路
５を備えることにより、カウンタ命令のＮｏ．の下位３
ビットＣＴ０〜ＣＴ２の論理値によりアンドゲートＡＮ
1 乃至ＡＮ8 が選択されてその選択に基づいて更新され
る入力Ｃが与えられるステータス格納部が指定され、選
択ロジック回路５を通じてその指定エリアの内入力Ｂに
対応するデジットを新しい入力Ｂに更新することができ
るのである。
５を備えることにより、カウンタ命令のＮｏ．の下位３
ビットＣＴ０〜ＣＴ２の論理値によりアンドゲートＡＮ
1 乃至ＡＮ8 が選択されてその選択に基づいて更新され
る入力Ｃが与えられるステータス格納部が指定され、選
択ロジック回路５を通じてその指定エリアの内入力Ｂに
対応するデジットを新しい入力Ｂに更新することができ
るのである。
【００３２】このようにして本実施例では一つのアドレ
スに対して８つのカウンタ命令に対応したステータスを
格納することができ、メモリの使用効率を８倍に向上で
きた。 （実施例３）本実施例は請求項３の発明に対応するもの
であって、本実施例ではシフトレジスタ命令の実行に必
要とする２ビットのステータスを格納する際、シフトレ
ジスタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｆの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｅの１ビットをそれぞれ格納
するようしてある。
スに対して８つのカウンタ命令に対応したステータスを
格納することができ、メモリの使用効率を８倍に向上で
きた。 （実施例３）本実施例は請求項３の発明に対応するもの
であって、本実施例ではシフトレジスタ命令の実行に必
要とする２ビットのステータスを格納する際、シフトレ
ジスタ命令の実行に必要とする２ビットのステータスに
対応するようにＲＡＭ３の一つのアドレスの１６ビット
データ幅を２ビットずつに区切って、一つのアドレスに
対して８つのステータス格納部を確保し、各エリアの２
ビットの内下位側から第１番のビットにはリセット入力
たる入力Ｆの１ビットを、第２番のビットにはクロック
（ＣＬＫ）入力である入力Ｅの１ビットをそれぞれ格納
するようしてある。
【００３３】そして本実施例ではシフトレジスタ命令実
行開始時に図４におけるＣＰＵ１がまずシフトレジスタ
命令のＮｏ．を示す１６ビットデータＳＲ０〜ＳＲ１５
の内下位３ビットＳＲ０〜ＳＲ２を除いた１３ビットＤ
3 〜Ｄ15をアドレスとして外部メモリであるＲＡＭ３か
ら１６ビットデータを読み出し、この１６ビットデータ
を前回のシフトレジスタ命令実行開始時のデータＤ0 乃
至Ｄ15として保持する。そして更新記憶する場合には、
シフトレジスタ命令のＮｏ．の上位１３ビットＳＲ３〜
ＳＲ１５を外部メモリたるＲＡＭ３の格納アドレスとし
て用い、シフトレジスタ命令のＮｏ．の下位３ビットＳ
Ｒ０〜ＳＲ２を上記ステータス格納部の指定データとし
て用い、この指定データに基づいて選択ロジック回路５
から、更新先のデジットが指定され、そのデジットに更
新される入力Ｆ或いはＥが取り込まれて更新されること
になる。
行開始時に図４におけるＣＰＵ１がまずシフトレジスタ
命令のＮｏ．を示す１６ビットデータＳＲ０〜ＳＲ１５
の内下位３ビットＳＲ０〜ＳＲ２を除いた１３ビットＤ
3 〜Ｄ15をアドレスとして外部メモリであるＲＡＭ３か
ら１６ビットデータを読み出し、この１６ビットデータ
を前回のシフトレジスタ命令実行開始時のデータＤ0 乃
至Ｄ15として保持する。そして更新記憶する場合には、
シフトレジスタ命令のＮｏ．の上位１３ビットＳＲ３〜
ＳＲ１５を外部メモリたるＲＡＭ３の格納アドレスとし
て用い、シフトレジスタ命令のＮｏ．の下位３ビットＳ
Ｒ０〜ＳＲ２を上記ステータス格納部の指定データとし
て用い、この指定データに基づいて選択ロジック回路５
から、更新先のデジットが指定され、そのデジットに更
新される入力Ｆ或いはＥが取り込まれて更新されること
になる。
【００３４】図３の場合には入力Ｆを格納する場合の選
択ロッジク回路５を示している。−つまりこの場合上記
のシフトレジスタ命令のＮｏ．の下位３ビットＳＲ０〜
ＳＲ２が”１１１”の場合選択ロジック回路５のシフト
レジスタ命令のＮｏ．の下位３ビットＳＲ０〜ＳＲ２を
夫々入力するアンドゲートＡＮ1 乃至ＡＮ8 の内、ＲＡ
Ｍ３のデータ端子Ｄ14を選択するアンドゲートＡＮ1 の
出力のみが”１”となる。
択ロッジク回路５を示している。−つまりこの場合上記
のシフトレジスタ命令のＮｏ．の下位３ビットＳＲ０〜
ＳＲ２が”１１１”の場合選択ロジック回路５のシフト
レジスタ命令のＮｏ．の下位３ビットＳＲ０〜ＳＲ２を
夫々入力するアンドゲートＡＮ1 乃至ＡＮ8 の内、ＲＡ
Ｍ３のデータ端子Ｄ14を選択するアンドゲートＡＮ1 の
出力のみが”１”となる。
【００３５】従ってこのアンドゲートＡＮ1 の出力を反
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｂの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｆに対応するデジットが新
しい入力Ｆに更新されることになる。
転した信号と前回のＤ12のデータを取り込むアンドゲー
トＡＮ11の出力は”０”となり、一方アンドゲートＡＮ
1 の出力と新しい入力条件の１ビットを取り込むアンド
ゲートＡＮ12は新しい入力条件が”１”であれば、”
１”を、また”０”であれば”０”を出力する。従って
これらアンドゲートＡＮ11，ＡＮ12の出力を入力するオ
アゲートＯＲ1 は新しい入力Ｂの論理値をデータ入力端
Ｄ12へ出力することになる。つまりこの場合ステータス
格納部（Ｄ14，Ｄ15）の入力Ｆに対応するデジットが新
しい入力Ｆに更新されることになる。
【００３６】このようにしてシフトレジスタ命令のＮ
ｏ．の下位３ビットＳＲ０〜ＳＲ２の論理値によりアン
ドゲートＡＮ1 乃至ＡＮ8 が選択されてその選択に基づ
いて更新される入力Ｆが与えられるステータス格納部が
指定され、選択ロジック回路５を通じてその指定エリア
の内入力Ｆに対応するデジットを新しい入力Ｆに更新す
ることができるのである。
ｏ．の下位３ビットＳＲ０〜ＳＲ２の論理値によりアン
ドゲートＡＮ1 乃至ＡＮ8 が選択されてその選択に基づ
いて更新される入力Ｆが与えられるステータス格納部が
指定され、選択ロジック回路５を通じてその指定エリア
の内入力Ｆに対応するデジットを新しい入力Ｆに更新す
ることができるのである。
【００３７】同様に入力Ｅに対応して選択ロジック回路
５を備えることにより、シフトレジスタ命令のＮｏ．の
下位３ビットＳＲ０〜ＳＲ２の論理値によりアンドゲー
トＡＮ1 乃至ＡＮ8 が選択されてその選択に基づいて更
新される入力Ｅが与えられるステータス格納部が指定さ
れ、選択ロジック回路５を通じてその指定エリアの内入
力Ｂに対応するデジットを新しい入力Ｅに更新すること
ができるのである。
５を備えることにより、シフトレジスタ命令のＮｏ．の
下位３ビットＳＲ０〜ＳＲ２の論理値によりアンドゲー
トＡＮ1 乃至ＡＮ8 が選択されてその選択に基づいて更
新される入力Ｅが与えられるステータス格納部が指定さ
れ、選択ロジック回路５を通じてその指定エリアの内入
力Ｂに対応するデジットを新しい入力Ｅに更新すること
ができるのである。
【００３８】このようにして本実施例では一つのアドレ
スに対して８つのシフトレジスタ命令に対応したステー
タスを格納することができ、メモリの使用効率を８倍に
向上できた。
スに対して８つのシフトレジスタ命令に対応したステー
タスを格納することができ、メモリの使用効率を８倍に
向上できた。
【００３９】
【発明の効果】請求項１の発明は、時間を計時するタイ
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
は、入力の立ち上がり若しくは立ち下がりエッジを計数
するカウンタ命令の実行処理の時に必要とするステータ
スを外部メモリに格納するプログラマブルコントローラ
のステータス格納処理方法において、更に請求項３の発
明は、入力の立ち上がり若しくは立ち下がりエッジによ
り所定のデータをシフトするシフトレジスタ命令を実行
処理する時に必要とするステータスを外部メモリに格納
するプログラマブルコントローラのステータス格納処理
方法において、夫々外部メモリの一つのアドレスのデー
タ幅をステータス格納に要するビット数で区切って夫々
をステータス格納部とし、タイマ命令に予め与えている
Ｎｏ．を示す所定ビットのデータの所定下位ビットでス
テータス格納部を指定し、外部メモリの格納アドレスを
残りの上位ビットで指定するので、外部メモリの一つの
アドレスにおけるメモリ空間の使用効率を向上させるこ
とができ、そのためプログラマブルコントローラとして
のメモリ使用量を減らしてコストダウンを図ることが可
能となり、また使用効率の向上によりメモリ空間に余裕
ができ，そのため命令の点数を増やしたりすることでコ
ストパーファマンスを向上させることができるという効
果がある。
マ命令を実行処理する時において必要とするステータス
を外部メモリに格納するプログラマブルコントローラの
ステータス格納処理方法において、また請求項２の発明
は、入力の立ち上がり若しくは立ち下がりエッジを計数
するカウンタ命令の実行処理の時に必要とするステータ
スを外部メモリに格納するプログラマブルコントローラ
のステータス格納処理方法において、更に請求項３の発
明は、入力の立ち上がり若しくは立ち下がりエッジによ
り所定のデータをシフトするシフトレジスタ命令を実行
処理する時に必要とするステータスを外部メモリに格納
するプログラマブルコントローラのステータス格納処理
方法において、夫々外部メモリの一つのアドレスのデー
タ幅をステータス格納に要するビット数で区切って夫々
をステータス格納部とし、タイマ命令に予め与えている
Ｎｏ．を示す所定ビットのデータの所定下位ビットでス
テータス格納部を指定し、外部メモリの格納アドレスを
残りの上位ビットで指定するので、外部メモリの一つの
アドレスにおけるメモリ空間の使用効率を向上させるこ
とができ、そのためプログラマブルコントローラとして
のメモリ使用量を減らしてコストダウンを図ることが可
能となり、また使用効率の向上によりメモリ空間に余裕
ができ，そのため命令の点数を増やしたりすることでコ
ストパーファマンスを向上させることができるという効
果がある。
【図面の簡単な説明】
【図１】本発明の実施例１の要部の構成図である。
【図２】本発明の実施例２の要部の構成図である。
【図３】本発明の実施例３の要部の構成図である。
【図４】プログラマブルコントローラの全体構成図であ
る。
る。
【図５】同上のタイマ命令の説明図である。
【図６】同上のタイマ命令のステータス処理の説明図で
ある。
ある。
【図７】同上の正常計時の場合のタイマ命令実行処理の
説明図である。
説明図である。
【図８】同上の異常計時の場合のタイマ命令実行処理の
説明図である。
説明図である。
【図９】同上のカウンタ命令の説明図である。
【図１０】同上のシフトレジスタ命令の説明図である。
【符号の説明】 ３ ＲＡＭ ５ 選択ロッジク開路
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (3)
- 【請求項１】時間を計時するタイマ命令を実行処理する
時において必要とするステータスを外部メモリに格納す
るプログラマブルコントローラのステータス格納処理方
法において、外部メモリの一つのアドレスのデータ幅を
ステータス格納に要するビット数で区切って夫々をステ
ータス格納部とし、タイマ命令に予め与えているＮｏ．
を示す所定ビットのデータの所定下位ビットでステータ
ス格納部を指定し、外部メモリの格納アドレスを残りの
上位ビットで指定することを特徴とするプログラマブル
コントローラのステータス格納処理方法。 - 【請求項２】入力の立ち上がり若しくは立ち下がりエッ
ジを計数するカウンタ命令の実行処理の時に必要とする
ステータスを外部メモリに格納するプログラマブルコン
トローラのステータス格納処理方法において、外部メモ
リの一つのアドレスのデータ幅をステータス格納に要す
るビット数で区切って夫々をステータス格納部とし、タ
イマ命令に予め与えているＮｏ．を示す所定ビットのデ
ータの所定下位ビットでステータス格納部を指定し、外
部メモリの格納アドレスを残りの上位ビットで指定する
ことを特徴とするプログラマブルコントローラのステー
タス格納処理方法。 - 【請求項３】入力の立ち上がり若しくは立ち下がりエッ
ジにより所定のデータをシフトするシフトレジスタ命令
を実行処理する時に必要とするステータスを外部メモリ
に格納するプログラマブルコントローラのステータス格
納処理方法において、外部メモリの一つのアドレスのデ
ータ幅をステータス格納に要するビット数で区切って夫
々をステータス格納部とし、タイマ命令に予め与えてい
るＮｏ．を示す所定ビットのデータの所定下位ビットで
ステータス格納部を指定し、外部メモリの格納アドレス
を残りの上位ビットで指定することを特徴とするプログ
ラマブルコントローラのステータス格納処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291756A JPH08147162A (ja) | 1994-11-25 | 1994-11-25 | プログラマブルコントローラのステータス格納処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291756A JPH08147162A (ja) | 1994-11-25 | 1994-11-25 | プログラマブルコントローラのステータス格納処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147162A true JPH08147162A (ja) | 1996-06-07 |
Family
ID=17773018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291756A Pending JPH08147162A (ja) | 1994-11-25 | 1994-11-25 | プログラマブルコントローラのステータス格納処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118885216A (zh) * | 2024-09-29 | 2024-11-01 | 联芸科技(杭州)股份有限公司 | 指令调度装置及方法 |
-
1994
- 1994-11-25 JP JP6291756A patent/JPH08147162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118885216A (zh) * | 2024-09-29 | 2024-11-01 | 联芸科技(杭州)股份有限公司 | 指令调度装置及方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040113 |