JPH0789439B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0789439B2 JPH0789439B2 JP18411585A JP18411585A JPH0789439B2 JP H0789439 B2 JPH0789439 B2 JP H0789439B2 JP 18411585 A JP18411585 A JP 18411585A JP 18411585 A JP18411585 A JP 18411585A JP H0789439 B2 JPH0789439 B2 JP H0789439B2
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- JP
- Japan
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- eep
- rom
- rom2
- latch
- Prior art date
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- Y02E30/39—
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置技術さらにはEEP-ROM
（電気的に消去および書込可能なメモリ:EA-ROMとも呼
ばれる。）と、このEEP-ROMを使用するデジタル回路と
が一緒に形成された半導体集積回路装置に適用して特に
有効な技術に関するもので、例えばEEP-ROMが搭載され
たシングルチップ形マイクロ・コンピュータに利用して
有効な技術に関するものである。
（電気的に消去および書込可能なメモリ:EA-ROMとも呼
ばれる。）と、このEEP-ROMを使用するデジタル回路と
が一緒に形成された半導体集積回路装置に適用して特に
有効な技術に関するもので、例えばEEP-ROMが搭載され
たシングルチップ形マイクロ・コンピュータに利用して
有効な技術に関するものである。
例えば、メモリとデジタル回路とが一緒に形成された半
導体集積回路装置としては、いわゆるシングルチップ型
マイクロ・コンピュータが典型的である。
導体集積回路装置としては、いわゆるシングルチップ型
マイクロ・コンピュータが典型的である。
このシングルチップ型マイクロ・コンピュータは、例え
ば機器の組込み用として多く使用され、従来は書き換え
のできないROMを内蔵したものが多かったが、最近で
は、例えば日経マグロウヒル社刊行 日経エレクトロニ
クス 1981年３月30日号80頁（技術速報）に記載されて
いるもののように、実時間で書き換え可能な不揮発性メ
モリをROMとして内蔵したものが提供されるようになっ
てきた。このような書き換え可能な不揮発性メモリを内
蔵することにより、マイクロ・コンピュータのシステム
・プログラムや固定的な記憶データを、例えば被制御機
器の種類に応じて、ユーザ側にて自由に書込むことがで
きる。これにより、同一機種のマイクロ・コンピュータ
を多種多様な用途に適合させることができるようになっ
て、半導体集積回路装置の量産効果を活しつつ、多種少
量の機器への適用が可能になる。
ば機器の組込み用として多く使用され、従来は書き換え
のできないROMを内蔵したものが多かったが、最近で
は、例えば日経マグロウヒル社刊行 日経エレクトロニ
クス 1981年３月30日号80頁（技術速報）に記載されて
いるもののように、実時間で書き換え可能な不揮発性メ
モリをROMとして内蔵したものが提供されるようになっ
てきた。このような書き換え可能な不揮発性メモリを内
蔵することにより、マイクロ・コンピュータのシステム
・プログラムや固定的な記憶データを、例えば被制御機
器の種類に応じて、ユーザ側にて自由に書込むことがで
きる。これにより、同一機種のマイクロ・コンピュータ
を多種多様な用途に適合させることができるようになっ
て、半導体集積回路装置の量産効果を活しつつ、多種少
量の機器への適用が可能になる。
第４図はEEP-ROMを備えたマイクロ・コンピュータの一
例を示す。
例を示す。
同図に示すマイクロ・コンピュータはシングルチップ型
マイクロ・コンピュータとして構成されるものであっ
て、デジタル回路としてのCPU（中央処理ユニット）１
と、電気的に消去および書込可能なメモリとしてのEEP-
ROM2を有する。CPU1とEEP-ROM2は、アドレスバスL1,デ
ータバスL2、および制御バスL3を介して接続されてい
る。
マイクロ・コンピュータとして構成されるものであっ
て、デジタル回路としてのCPU（中央処理ユニット）１
と、電気的に消去および書込可能なメモリとしてのEEP-
ROM2を有する。CPU1とEEP-ROM2は、アドレスバスL1,デ
ータバスL2、および制御バスL3を介して接続されてい
る。
CPU1は、アドレスAxおよび読出／書込制御信号R/Wなど
を発生してEEP-ROM2をアクセスし、データバスL2を介し
てデータDxの授受を行う。
を発生してEEP-ROM2をアクセスし、データバスL2を介し
てデータDxの授受を行う。
EEP-ROM2は、記憶セルアレイ21、アドレスデコーダ22、
ラッチ回路A,B、およびデータ選択回路23などを有す
る。
ラッチ回路A,B、およびデータ選択回路23などを有す
る。
記憶セルアレイ21には、例えば２バイト（２×８ビッ
ト）を１ワードとする記憶行が５行配列され、全体とし
て10バイト（２バイト×５ワード＝10バイト）の記憶容
量をもっている。D1a,D1b〜D5a,D5bはそれぞれ１バイト
ずつの記憶データを示す。各記憶データD1a,D1b〜D5a,D
5bは、２バイト（１ワード）を単位として消去、書き込
みされるようになっている。
ト）を１ワードとする記憶行が５行配列され、全体とし
て10バイト（２バイト×５ワード＝10バイト）の記憶容
量をもっている。D1a,D1b〜D5a,D5bはそれぞれ１バイト
ずつの記憶データを示す。各記憶データD1a,D1b〜D5a,D
5bは、２バイト（１ワード）を単位として消去、書き込
みされるようになっている。
ラッチ回路A,Bは、それぞれが１バイトずつのデータを
保持し、全体としては１ワードのデータを保持する。こ
のラッチ回路A,Bには、アドレスAxの上位桁によって指
定された部分の記憶データが１ワード単位で一時的に保
持・退避させられる。
保持し、全体としては１ワードのデータを保持する。こ
のラッチ回路A,Bには、アドレスAxの上位桁によって指
定された部分の記憶データが１ワード単位で一時的に保
持・退避させられる。
アドレスデコーダ22は、アドレスAxの上位桁に基づい
て、上記記憶セルアレイ21の中の任意の１ワードデータ
を選択するワード選択信号X1〜X5を出力する。これとと
もに、そのアドレスAxの下位桁に基づいて、上記ラッチ
回路A,Bのいずれか一方を選択するラッチ選択信号Xoを
出力する。
て、上記記憶セルアレイ21の中の任意の１ワードデータ
を選択するワード選択信号X1〜X5を出力する。これとと
もに、そのアドレスAxの下位桁に基づいて、上記ラッチ
回路A,Bのいずれか一方を選択するラッチ選択信号Xoを
出力する。
データ選択回路23は一種の切換回路であって、上記ラッ
チ選択信号Xoによって制御される。
チ選択信号Xoによって制御される。
第５図は、上述したマイクロ・コンピュータにおいて、
EEP-ROM2の記憶データの一部を書き換えるときの動作例
を示す。
EEP-ROM2の記憶データの一部を書き換えるときの動作例
を示す。
また、第６図（ａ）（ｂ）（ｃ）は、EEP-ROM2の記憶デ
ータの一部を書き換える場合において、そのEEP-ROM2内
の状態の変化を段階的に分けて示す。
ータの一部を書き換える場合において、そのEEP-ROM2内
の状態の変化を段階的に分けて示す。
第５図および第６図において、例えばEEP-ROM2内の１バ
イトの記憶データDa1を書き換える場合には、先ず、第
１段階として、CPU1からアドレスAxをEEP-ROM2に与え
る。これにより、第６図（ａ）に示すように、EEP-ROM2
内の記憶セルアレイ21から目的の記憶データDa1を含む
１ワードデータ（Da1,Dab）が読出されて、ラッチ回路
A,Bに保持・退避される。
イトの記憶データDa1を書き換える場合には、先ず、第
１段階として、CPU1からアドレスAxをEEP-ROM2に与え
る。これにより、第６図（ａ）に示すように、EEP-ROM2
内の記憶セルアレイ21から目的の記憶データDa1を含む
１ワードデータ（Da1,Dab）が読出されて、ラッチ回路
A,Bに保持・退避される。
次に、第２段階として、この時点で読出／書込制御信号
R/Wを書込指定モードに設定する。これにより、第６図
（ｂ）に示すように、上記ラッチ回路A,Bのうち、デー
タ選択回路23で選択された方のラッチ回路Ａの保持デー
タDa1が、任意の書込データDxに書き換えられる。
R/Wを書込指定モードに設定する。これにより、第６図
（ｂ）に示すように、上記ラッチ回路A,Bのうち、デー
タ選択回路23で選択された方のラッチ回路Ａの保持デー
タDa1が、任意の書込データDxに書き換えられる。
この後、第３段階として、第６図（ｃ）に示すように、
ラッチ回路A,Bの各保持データDx,D1bが記憶セルアレイ2
1内の元の記憶位置に書き込まれる。
ラッチ回路A,Bの各保持データDx,D1bが記憶セルアレイ2
1内の元の記憶位置に書き込まれる。
以上のようにして、EEP-ROM2内の任意の１バイトデータ
を指定して書き換えることができるようになっている。
を指定して書き換えることができるようになっている。
しかしながら、上述したマイクロ・コンピュータでは、
上記EEP-ROM2の記憶データの書き換えに際して、次のよ
うな問題点のあることが本発明者によって明らかとされ
た。
上記EEP-ROM2の記憶データの書き換えに際して、次のよ
うな問題点のあることが本発明者によって明らかとされ
た。
すなわち、前述したマイクロ・コンピュータでは、EEP-
ROM2内の記憶データを書き換えるのに際して、（１）記
憶データを読出してラッチ回路A,Bに保持・退避させ
る、（２）ラッチ回路A,Bに保持されたデータを部分的
に書き換える、（３）ラッチ回路の保持データを元の記
憶位置に書き込む、以上の３つの動作（１）（２）
（３）を時分割で段階的に行うようになっている。従っ
て、上記EEP-ROM2内の記憶データの書き換えが一通り完
了するには、第５図に示すように、動作（１）（２）の
実行にそれぞれに要する時間t1,t2を合計した時間（t1
＋t2）が必要であった。そして、この合計時間（t1＋t
2）がEEP-ROM2の見掛け上のアクセス時間tacとなってい
た。このように、EEP-ROM2の記憶データを書き換える場
合には、その記憶データの読出だけを行う場合に比べ
て、かなり長い時間を要する。また、ラッチ回路A,Bに
記憶データを一旦読出した後にて書込の動作を行ってい
たため、上記書き換え所要時間tacを短縮しようとする
と、書込の動作に割り当てることができる時間が少なく
なって、書込余裕時間（書込マージン）を十分に確保す
ることが難しくなる、という問題が生じるようになる。
ROM2内の記憶データを書き換えるのに際して、（１）記
憶データを読出してラッチ回路A,Bに保持・退避させ
る、（２）ラッチ回路A,Bに保持されたデータを部分的
に書き換える、（３）ラッチ回路の保持データを元の記
憶位置に書き込む、以上の３つの動作（１）（２）
（３）を時分割で段階的に行うようになっている。従っ
て、上記EEP-ROM2内の記憶データの書き換えが一通り完
了するには、第５図に示すように、動作（１）（２）の
実行にそれぞれに要する時間t1,t2を合計した時間（t1
＋t2）が必要であった。そして、この合計時間（t1＋t
2）がEEP-ROM2の見掛け上のアクセス時間tacとなってい
た。このように、EEP-ROM2の記憶データを書き換える場
合には、その記憶データの読出だけを行う場合に比べ
て、かなり長い時間を要する。また、ラッチ回路A,Bに
記憶データを一旦読出した後にて書込の動作を行ってい
たため、上記書き換え所要時間tacを短縮しようとする
と、書込の動作に割り当てることができる時間が少なく
なって、書込余裕時間（書込マージン）を十分に確保す
ることが難しくなる、という問題が生じるようになる。
この発明の目的は、EEP-ROMを内蔵した半導体集積回路
装置にあって、そのEEP-ROMへの書き換え所要時間を、
十分な書込余裕時間を確保しつつ短縮化することを可能
にする技術を提供することにある。
装置にあって、そのEEP-ROMへの書き換え所要時間を、
十分な書込余裕時間を確保しつつ短縮化することを可能
にする技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、EEP-ROM内の記憶データの書き換えに際し、
（１）記憶データを読出してラッチ回路A,Bに保持・退
避させる、（２）ラッチ回路A,Bに保持されたデータを
部分的に書き換える、（３）ラッチ回路の保持データを
元の記憶位置に書き込む、以上の３つの動作（１）
（２）（３）のうち、（１）と（２）の動作を並行して
同時に行わせる構成によって、そのEEP-ROMへのアクセ
ス時間を、十分な書込余裕時間を確保しつつ短縮化する
ことを可能にする、という目的を達成するものである。
（１）記憶データを読出してラッチ回路A,Bに保持・退
避させる、（２）ラッチ回路A,Bに保持されたデータを
部分的に書き換える、（３）ラッチ回路の保持データを
元の記憶位置に書き込む、以上の３つの動作（１）
（２）（３）のうち、（１）と（２）の動作を並行して
同時に行わせる構成によって、そのEEP-ROMへのアクセ
ス時間を、十分な書込余裕時間を確保しつつ短縮化する
ことを可能にする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図は、この発明が適用されたマイクロ・コンピュー
タの一実施例を示す。
タの一実施例を示す。
同図に示すマイクロ・コンピュータは基本的には前述し
たものと同様である。すなわち、同図に示すマイクロ・
コンピュータはシングルチップ型マイクロ・コンピュー
タとして構成され、デジタル回路としてのCPU（中央処
理ユニット）１と、電気的に消去および書込可能なメモ
リとしてのEEP-ROM2を有する。CPU1とEEP-ROM2は、アド
レスバスL1、データバスL2、および制御バスL3を介して
接続されている。
たものと同様である。すなわち、同図に示すマイクロ・
コンピュータはシングルチップ型マイクロ・コンピュー
タとして構成され、デジタル回路としてのCPU（中央処
理ユニット）１と、電気的に消去および書込可能なメモ
リとしてのEEP-ROM2を有する。CPU1とEEP-ROM2は、アド
レスバスL1、データバスL2、および制御バスL3を介して
接続されている。
CPU1は、アドレスAxおよび読出／書込制御信号R/Wなど
を発生してEEP-ROM2をアクセスし、データバスL2を介し
てデータDxの授受を行う。
を発生してEEP-ROM2をアクセスし、データバスL2を介し
てデータDxの授受を行う。
EEP-ROM2は、記憶セルアレイ21、アドレスデコーダ22、
ラッチ回路A,B、およびデータ選択回路23などを有す
る。
ラッチ回路A,B、およびデータ選択回路23などを有す
る。
記憶セルアレイ21には、例えば２バイト（２×８ビッ
ト）を１ワードとする記憶行が５行配列され、全体とし
て10バイト（２バイト×５ワード＝10バイト）の記憶容
量をもっている。D1a,D1b〜D5a,D5bはそれぞれ１バイト
ずつの記憶データを示す。各記憶データD1a,D1b〜D5a,D
5bは、２バイト（１ワード）を単位として消去書き込み
されるようになっている。
ト）を１ワードとする記憶行が５行配列され、全体とし
て10バイト（２バイト×５ワード＝10バイト）の記憶容
量をもっている。D1a,D1b〜D5a,D5bはそれぞれ１バイト
ずつの記憶データを示す。各記憶データD1a,D1b〜D5a,D
5bは、２バイト（１ワード）を単位として消去書き込み
されるようになっている。
ラッチ回路A,Bは、それぞれが１バイトずつのデータを
保持し、全体としては１ワードのデータを保持する。こ
のラッチ回路A,Bには、アドレスAxの上位桁によって指
定された部分の記憶データが１ワード単位で一時的に保
持・退避させられる。
保持し、全体としては１ワードのデータを保持する。こ
のラッチ回路A,Bには、アドレスAxの上位桁によって指
定された部分の記憶データが１ワード単位で一時的に保
持・退避させられる。
アドレスデコーダ22は、アドレスAxの上位桁に基づい
て、上記記憶セルアレイ21の中の任意の１ワードデータ
を選択するワード選択信号X1〜X5を出力する。これとと
もに、そのアドレスAxの下位桁に基づいて、上記ラッチ
回路A,Bのいずれか一方を選択するラッチ選択信号Xoを
出力する。
て、上記記憶セルアレイ21の中の任意の１ワードデータ
を選択するワード選択信号X1〜X5を出力する。これとと
もに、そのアドレスAxの下位桁に基づいて、上記ラッチ
回路A,Bのいずれか一方を選択するラッチ選択信号Xoを
出力する。
データ選択回路23は、一種の切換回路であって、上記ラ
ッチ選択信号Xoによって制御される。
ッチ選択信号Xoによって制御される。
上述した構成に加えて、この実施例では、上記EEP-ROM2
の書き換えに際して、上記２つのラッチ回路A,Bは、ア
ドレスAxの下位桁によって選択されたラッチ回路だけが
外部からのデータを書き込まれ、他の非選択のラッチ回
路はメモリセル21内の非書換部分の記憶データが書き込
まれるように構成されている。このため、書き換え時に
は、データ選択回路23に与えられる選択信号Xoがラッチ
回路A,Bにも与えられるようになっている。これによっ
て、ラッチ回路A,Bの読出／書込のモードが個別に制御
され、記憶データの書き換えに際しては、その書き換え
に伴って一旦消去される非常換データD1bを読出してラ
ッチ回路Ｂに保持・退避させる動作と、書込データが保
持されるワード回路に外部からデータの書込を行う動作
とを、互いに並行して同時に行わせられるようになって
いる。
の書き換えに際して、上記２つのラッチ回路A,Bは、ア
ドレスAxの下位桁によって選択されたラッチ回路だけが
外部からのデータを書き込まれ、他の非選択のラッチ回
路はメモリセル21内の非書換部分の記憶データが書き込
まれるように構成されている。このため、書き換え時に
は、データ選択回路23に与えられる選択信号Xoがラッチ
回路A,Bにも与えられるようになっている。これによっ
て、ラッチ回路A,Bの読出／書込のモードが個別に制御
され、記憶データの書き換えに際しては、その書き換え
に伴って一旦消去される非常換データD1bを読出してラ
ッチ回路Ｂに保持・退避させる動作と、書込データが保
持されるワード回路に外部からデータの書込を行う動作
とを、互いに並行して同時に行わせられるようになって
いる。
第２図は、上述したマイクロ・コンピュータにおいて、
EEP-ROM2の記憶データの一部を書き換えるときの動作例
を示す。
EEP-ROM2の記憶データの一部を書き換えるときの動作例
を示す。
また、第３図（ａ）（ｂ）は、EEP-ROM2の記憶データの
一部を書き換える場合において、そのEEP-ROM2内の状態
の変化を２段階に分けて示す。
一部を書き換える場合において、そのEEP-ROM2内の状態
の変化を２段階に分けて示す。
第２図および第３図において、例えばEEP-ROM2内の１バ
イトの記憶データDa1を書き換える場合には、先ず、第
１段階として、CPU1からアドレスAxおよび書込データDx
をEEP-ROM2に与える。これと同時に、読出／書込制御信
号R/Wを書込指定モードに設定する。すると、第３図
（ａ）に示すように、書き換えに伴って一旦消去される
非書換データD1bが読出されてラッチ回路Ｂに保持／退
避させられる動作とともに、ラッチ回路Ａに外部からの
書込データDxが書き込まれる動作が、同時に行われる。
つまり、ここでは、前述した第1,第２の２つの段階の動
作（１）（２）が並行して同時に行われる。
イトの記憶データDa1を書き換える場合には、先ず、第
１段階として、CPU1からアドレスAxおよび書込データDx
をEEP-ROM2に与える。これと同時に、読出／書込制御信
号R/Wを書込指定モードに設定する。すると、第３図
（ａ）に示すように、書き換えに伴って一旦消去される
非書換データD1bが読出されてラッチ回路Ｂに保持／退
避させられる動作とともに、ラッチ回路Ａに外部からの
書込データDxが書き込まれる動作が、同時に行われる。
つまり、ここでは、前述した第1,第２の２つの段階の動
作（１）（２）が並行して同時に行われる。
従って、この第１段階の後は、ただちに前述した第３段
階の動作（３）に相当する動作に入ることができる。す
なわち、ここでは、第２の段階にて、第３図（ｂ）に示
すように、ラッチ回路A,Bの各保持データDx,D1bが記憶
セルアレイ21内の元の記憶位置に書き込まれる。
階の動作（３）に相当する動作に入ることができる。す
なわち、ここでは、第２の段階にて、第３図（ｂ）に示
すように、ラッチ回路A,Bの各保持データDx,D1bが記憶
セルアレイ21内の元の記憶位置に書き込まれる。
以上のようにして、書き換え動作の最初から書込動作を
行うことにより、EEP-ROM2内の任意の１バイトデータが
短いアクセス時間（tac＝t2）で完了する。これによ
り、EEP-ROM2への書き換え所要時間（tac）を、十分な
書込余裕時間を確保しつつ短縮化することができるよう
になる。
行うことにより、EEP-ROM2内の任意の１バイトデータが
短いアクセス時間（tac＝t2）で完了する。これによ
り、EEP-ROM2への書き換え所要時間（tac）を、十分な
書込余裕時間を確保しつつ短縮化することができるよう
になる。
〔効果〕 （１）EEP-ROM内の記憶データの書き換えに際し、
（１）記憶データを読出してラッチ回路A,Bに保持・退
避させる。（２）ラッチ回路A,Bに保持されたデータを
部分的に書き換える、（３）ラッチ回路の保持データを
元の記憶位置に書き込む、以上の３つの動作（１）
（２）（３）のうち、（１）と（２）の動作を並行して
同時に行わせる構成によって、そのEEP-ROMへのアクセ
ス時間を、十分な書込余裕時間を確保しつつ短縮化する
ことができるようになる、という効果が得られる。
（１）記憶データを読出してラッチ回路A,Bに保持・退
避させる。（２）ラッチ回路A,Bに保持されたデータを
部分的に書き換える、（３）ラッチ回路の保持データを
元の記憶位置に書き込む、以上の３つの動作（１）
（２）（３）のうち、（１）と（２）の動作を並行して
同時に行わせる構成によって、そのEEP-ROMへのアクセ
ス時間を、十分な書込余裕時間を確保しつつ短縮化する
ことができるようになる、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記EEP-ROM2
の記憶データ構成は、２バイト１ワード以外の組合せで
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記EEP-ROM2
の記憶データ構成は、２バイト１ワード以外の組合せで
あってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるシングルチップ型マイクロ・コンピュ
ータに適用した場合について説明したが、それに限定さ
れるものではなく、例えば演算プロセッサや通信インタ
ーフェースなどの周辺機能用の半導体集積回路装置など
にも適用できる。
た利用分野であるシングルチップ型マイクロ・コンピュ
ータに適用した場合について説明したが、それに限定さ
れるものではなく、例えば演算プロセッサや通信インタ
ーフェースなどの周辺機能用の半導体集積回路装置など
にも適用できる。
第１図はこの発明が適用されたEEP-ROM内蔵のシングル
チップ型マイクロ・コンピュータを示すブロック図、 第２図はこの発明が適用されたシングルチップ型マイク
ロ・コンピュータにおけるEEP-ROMの書き換え動作の一
例を示すタイミングチャート、 第３図（ａ），（ｂ）はこの発明が適用されたシングル
チップ型マイクロ・コンピュータがEEP-ROMの書き換え
動作を行うときの状態を段階別に示した図、 第４図は従来のEEP-ROM内蔵シングルチップ型マイクロ
・コンピュータの構成例を示すブロック図、 第５図は従来のシングルチップ型マイクロ・コンピュー
タにおけるEEP-ROMの書き換え動作の一例を示すタイミ
ングチャート、 第６図（ａ），（ｂ），（ｃ）は従来のシングルチップ
型マイクロ・コンピュータがEEP-ROMの書き換え動作を
行うときの状態を段階別に示した図である。 １……CPU（中央処理ユニット）、２……EEP-ROM、21…
…記憶セルアレイ、22……アドレスデコーダ、23……デ
ータ選択回路、A,B……ラッチ回路、L1……アドレスバ
ス、L2……データバス、L3……制限バス、Dx……書込デ
ータ、Ax……アドレス。
チップ型マイクロ・コンピュータを示すブロック図、 第２図はこの発明が適用されたシングルチップ型マイク
ロ・コンピュータにおけるEEP-ROMの書き換え動作の一
例を示すタイミングチャート、 第３図（ａ），（ｂ）はこの発明が適用されたシングル
チップ型マイクロ・コンピュータがEEP-ROMの書き換え
動作を行うときの状態を段階別に示した図、 第４図は従来のEEP-ROM内蔵シングルチップ型マイクロ
・コンピュータの構成例を示すブロック図、 第５図は従来のシングルチップ型マイクロ・コンピュー
タにおけるEEP-ROMの書き換え動作の一例を示すタイミ
ングチャート、 第６図（ａ），（ｂ），（ｃ）は従来のシングルチップ
型マイクロ・コンピュータがEEP-ROMの書き換え動作を
行うときの状態を段階別に示した図である。 １……CPU（中央処理ユニット）、２……EEP-ROM、21…
…記憶セルアレイ、22……アドレスデコーダ、23……デ
ータ選択回路、A,B……ラッチ回路、L1……アドレスバ
ス、L2……データバス、L3……制限バス、Dx……書込デ
ータ、Ax……アドレス。
Claims (1)
- 【請求項１】複数ビットのデータ単位で記憶データを電
気的に消去および書き込み可能な不揮発性メモリと、 前記不揮発性メモリに接続され、前記データ単位と同じ
ビット数を持ち、外部アドレスにより個別に選択と非選
択が可能な複数のラッチ回路と、 前記ラッチ回路を介して記憶データの書き換えあるいは
読み出しを行うデジタル回路とを有する半導体集積回路
装置であって、 前記不揮発性メモリの記憶データの書き換えに際し、外
部アドレスで選択されたラッチ回路に記憶データを読み
出して退避させる動作と、前記外部アドレスで非選択の
ラッチ回路に外部からのデータ書き込みを行う動作と
を、互いに平行して同時に行わせることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18411585A JPH0789439B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18411585A JPH0789439B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246493A JPS6246493A (ja) | 1987-02-28 |
| JPH0789439B2 true JPH0789439B2 (ja) | 1995-09-27 |
Family
ID=16147644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18411585A Expired - Lifetime JPH0789439B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789439B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233464A (ja) * | 1992-02-25 | 1993-09-10 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍのデータ書換方法およびｅｅｐｒｏｍカード |
| JP3565830B2 (ja) | 2002-08-21 | 2004-09-15 | 沖電気工業株式会社 | データ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115673A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 記憶情報制御方式及び装置 |
-
1985
- 1985-08-23 JP JP18411585A patent/JPH0789439B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246493A (ja) | 1987-02-28 |
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