JPH08148508A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPH08148508A JPH08148508A JP28761594A JP28761594A JPH08148508A JP H08148508 A JPH08148508 A JP H08148508A JP 28761594 A JP28761594 A JP 28761594A JP 28761594 A JP28761594 A JP 28761594A JP H08148508 A JPH08148508 A JP H08148508A
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Abstract
(57)【要約】
【目的】 半導体装置の電極形成方法に関し、電極の材
料を選ぶことなく、セルフ・アライメント的にＴ型電極
を形成できるようにする。 【構成】 半導体基板２１上にＳｉ3 Ｎ4 膜２２とＳｉ
Ｏ2 膜２３を形成し、電極コンタクト窓を形成する為の
開口をもつレジスト膜をＳｉＯ2 膜２３上に形成し、レ
ジスト膜をマスクにＳｉＯ2 膜２３とＳｉ3 Ｎ4 膜２２
に開口を形成し、ＳｉＯ2 膜２３に形成された開口を選
択的に拡大し、レジスト膜を除去してからＳｉＯ2 膜２
３に形成された開口の影響に依る凹所が生成される範囲
の厚さでＷＳｉ膜を形成し、ＷＳｉ膜に於ける凹所を埋
め且つ表面を平坦化するレジスト膜２６を形成し、ＷＳ
ｉ膜の表面一部が露出し且つ凹所を埋めるレジスト膜２
６のみが残る程度にレジスト膜２６のエッチ・バックを
行い、凹所を埋めるレジスト膜２６をマスクにＷＳｉ膜
をエッチングしてＴ型ゲート電極２５Ｇを形成する。
料を選ぶことなく、セルフ・アライメント的にＴ型電極
を形成できるようにする。 【構成】 半導体基板２１上にＳｉ3 Ｎ4 膜２２とＳｉ
Ｏ2 膜２３を形成し、電極コンタクト窓を形成する為の
開口をもつレジスト膜をＳｉＯ2 膜２３上に形成し、レ
ジスト膜をマスクにＳｉＯ2 膜２３とＳｉ3 Ｎ4 膜２２
に開口を形成し、ＳｉＯ2 膜２３に形成された開口を選
択的に拡大し、レジスト膜を除去してからＳｉＯ2 膜２
３に形成された開口の影響に依る凹所が生成される範囲
の厚さでＷＳｉ膜を形成し、ＷＳｉ膜に於ける凹所を埋
め且つ表面を平坦化するレジスト膜２６を形成し、ＷＳ
ｉ膜の表面一部が露出し且つ凹所を埋めるレジスト膜２
６のみが残る程度にレジスト膜２６のエッチ・バックを
行い、凹所を埋めるレジスト膜２６をマスクにＷＳｉ膜
をエッチングしてＴ型ゲート電極２５Ｇを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、高性能な半導体装置、
例えば化合物半導体装置に於けるゲート電極などを形成
するのに好適な半導体装置の電極形成方法に関する。
例えば化合物半導体装置に於けるゲート電極などを形成
するのに好適な半導体装置の電極形成方法に関する。
【０００２】一般に、高性能を要求される半導体装置、
特に、化合物半導体装置に於けるゲート電極としては、
Ｔ型或いはマッシュルーム型と呼ばれる電極が多用され
ている。
特に、化合物半導体装置に於けるゲート電極としては、
Ｔ型或いはマッシュルーム型と呼ばれる電極が多用され
ている。
【０００３】現在、斯かる半導体装置も、他の半導体装
置と同様、微細化されつつあり、それに伴い、前記形式
の電極を制御性良く形成する手段が求められているとこ
ろであり、本発明は、それに応えることができる。
置と同様、微細化されつつあり、それに伴い、前記形式
の電極を制御性良く形成する手段が求められているとこ
ろであり、本発明は、それに応えることができる。
【０００４】
【従来の技術】図６及び図７はＴ型ゲート電極を形成す
る従来の技術を説明する為の工程要所に於ける半導体装
置を表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。
る従来の技術を説明する為の工程要所に於ける半導体装
置を表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。
【０００５】図６の（Ａ）参照 ６−（１） 半導体基板１上に絶縁膜２を形成し、その上にフォト・
レジスト膜３を積層して形成する。
レジスト膜３を積層して形成する。
【０００６】６−（２） フォト・レジスト膜３のパターニングを行って、電極コ
ンタクト窓形成用パターン３Ａを形成する。
ンタクト窓形成用パターン３Ａを形成する。
【０００７】６−（３） パターニングされたフォト・レジスト膜３をマスクと
し、絶縁膜２のエッチングを行って電極コンタクト窓２
Ａを形成し、そのなかに半導体基板１の一部を表出させ
る。
し、絶縁膜２のエッチングを行って電極コンタクト窓２
Ａを形成し、そのなかに半導体基板１の一部を表出させ
る。
【０００８】図６の（Ｂ）参照 ６−（４） 前記工程でエッチング・マスクとして用いたフォト・レ
ジスト膜３を除去してから、全面にゲート電極金属膜４
を形成する。
ジスト膜３を除去してから、全面にゲート電極金属膜４
を形成する。
【０００９】６−（５） ゲート電極金属膜４の上にフォト・レジスト膜５を積層
形成し、フォト・レジスト膜５のパターニングを行っ
て、図６の（Ａ）に示した電極コンタクト窓２Ａに位置
整合してゲート電極パターンを形成する。
形成し、フォト・レジスト膜５のパターニングを行っ
て、図６の（Ａ）に示した電極コンタクト窓２Ａに位置
整合してゲート電極パターンを形成する。
【００１０】図７の（Ａ）参照 ７−（１） パターニングされたフォト・レジスト膜５をマスクとし
てゲート電極金属膜４のパターニングを行って、Ｔ型ゲ
ート電極４Ｇを形成する。
てゲート電極金属膜４のパターニングを行って、Ｔ型ゲ
ート電極４Ｇを形成する。
【００１１】前記のようにして形成されたＴ型ゲート電
極４Ｇは、図７の（Ａ）に見られる構成になれば理想的
であるが、往々にして、図７の（Ｂ）に見られるよう
に、電極コンタクト窓２Ａと位置ずれした状態に形成さ
れ易い。
極４Ｇは、図７の（Ａ）に見られる構成になれば理想的
であるが、往々にして、図７の（Ｂ）に見られるよう
に、電極コンタクト窓２Ａと位置ずれした状態に形成さ
れ易い。
【００１２】即ち、図７の（Ｂ）に見られるような位置
ずれを起こすと、半導体素子の性能にバラツキを生ずる
虞があり、特に、前記工程の後、絶縁膜２を除去する工
程が入るのであるが、その際、図７の（Ｂ）に於いて、
向かって左側では、絶縁膜２を完全且つ容易に除去でき
るが、左側のエッチング時間内に右側はエッチングでき
ず、側面の深い箇所で残ってしまう。
ずれを起こすと、半導体素子の性能にバラツキを生ずる
虞があり、特に、前記工程の後、絶縁膜２を除去する工
程が入るのであるが、その際、図７の（Ｂ）に於いて、
向かって左側では、絶縁膜２を完全且つ容易に除去でき
るが、左側のエッチング時間内に右側はエッチングでき
ず、側面の深い箇所で残ってしまう。
【００１３】この問題を解消するには、Ｔ型ゲート電極
のパターニングを一回のリソグラフィ工程で、且つ、電
極コンタクト窓と自己整合的に形成することが必要であ
り、そこで、二層レジスト膜を用いる技術が開発され
た。
のパターニングを一回のリソグラフィ工程で、且つ、電
極コンタクト窓と自己整合的に形成することが必要であ
り、そこで、二層レジスト膜を用いる技術が開発され
た。
【００１４】図８及び図９は二層レジスト膜を用いる方
法を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
法を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【００１５】図８の（Ａ）参照 ８−（１） 半導体基板１１上に低感度レジスト膜１２及び高感度レ
ジスト膜１３を積層形成する。
ジスト膜１３を積層形成する。
【００１６】８−（２） ゲート電極コンタクト窓のパターンをもつマスクを介し
て露光を行い且つ現像を行うと、同じ露光量であって
も、高感度レジスト膜１３は、低感度レジスト膜１２に
比較し、広い範囲に亙って露光されてしまうので、図示
のように、高感度レジスト膜１３に大きい開口１３Ａ
が、そして、低感度レジスト膜１２に小さい開口１２Ａ
が形成される。
て露光を行い且つ現像を行うと、同じ露光量であって
も、高感度レジスト膜１３は、低感度レジスト膜１２に
比較し、広い範囲に亙って露光されてしまうので、図示
のように、高感度レジスト膜１３に大きい開口１３Ａ
が、そして、低感度レジスト膜１２に小さい開口１２Ａ
が形成される。
【００１７】図８の（Ｂ）参照 ８−（３） Ａｌなどのゲート電極金属膜１４を開口１３Ａ及び開口
１２Ａ内も含めた全面に成膜する。
１２Ａ内も含めた全面に成膜する。
【００１８】図９参照 ９−（１） 高感度レジスト膜１３及び低感度レジスト膜１２を溶解
するリフト・オフ法に依ってゲート電極金属膜１４の不
要部分を除去し、Ｔ型ゲート電極１４Ｇを得る。
するリフト・オフ法に依ってゲート電極金属膜１４の不
要部分を除去し、Ｔ型ゲート電極１４Ｇを得る。
【００１９】
【発明が解決しようとする課題】前記図８及び図９につ
いて説明した二層レジスト膜を用いる方法に依ると、図
６及び図７について説明したＴ型ゲート電極４Ｇを形成
する方法と異なり、Ｔ型ゲート電極１４Ｇは、ゲート電
極コンタクト窓である小さい開口１２Ａと完全にセルフ
・アライメントで形成することができる。
いて説明した二層レジスト膜を用いる方法に依ると、図
６及び図７について説明したＴ型ゲート電極４Ｇを形成
する方法と異なり、Ｔ型ゲート電極１４Ｇは、ゲート電
極コンタクト窓である小さい開口１２Ａと完全にセルフ
・アライメントで形成することができる。
【００２０】然しながら、前記二層レジスト膜を用いる
方法では、リフト・オフ法を適用する為、ゲート電極の
材料はＡｌのような低融点の金属に限られてしまう。
方法では、リフト・オフ法を適用する為、ゲート電極の
材料はＡｌのような低融点の金属に限られてしまう。
【００２１】本発明は、電極の材料を選ぶことなく、セ
ルフ・アライメント的にＴ型電極を形成できるようにす
る。
ルフ・アライメント的にＴ型電極を形成できるようにす
る。
【００２２】
【課題を解決するための手段】図１乃至図３は本発明の
原理を説明する為の工程要所に於ける半導体装置の要部
切断側面図であり、以下、これ等の図を参照しつつ説明
する。
原理を説明する為の工程要所に於ける半導体装置の要部
切断側面図であり、以下、これ等の図を参照しつつ説明
する。
【００２３】図１の（Ａ）参照 １−（１） 半導体基板２１上に第一の絶縁膜２２及び第二の絶縁膜
２３を形成し、その上に開口２４Ａをもつレジスト膜２
４を形成する。
２３を形成し、その上に開口２４Ａをもつレジスト膜２
４を形成する。
【００２４】１−（２） レジスト膜２４をマスクとして第二の絶縁膜２３及び第
一の絶縁膜２２の異方性エッチングを行い、開口２４と
同じパターンの開口２３Ａ及び２２Ａを形成し、その中
に半導体基板２１の一部を表出させる。
一の絶縁膜２２の異方性エッチングを行い、開口２４と
同じパターンの開口２３Ａ及び２２Ａを形成し、その中
に半導体基板２１の一部を表出させる。
【００２５】図１の（Ｂ）参照 １−（３） 主として第二の絶縁膜２３を等方性エッチングする適切
なエッチャントを選択し、図示されているように、第二
の絶縁膜２３をサイド・エッチングして開口２３Ａを拡
大する。
なエッチャントを選択し、図示されているように、第二
の絶縁膜２３をサイド・エッチングして開口２３Ａを拡
大する。
【００２６】図２の（Ａ）参照 ２−（１） エッチング・マスクとして用いたレジスト膜２４を除去
してから、ゲート電極となる金属材料膜２５を形成す
る。
してから、ゲート電極となる金属材料膜２５を形成す
る。
【００２７】２−（２） 金属材料膜２５上に粘性が低いレジストなどを塗布して
平坦化膜２６を形成する。このようにすると、表面は開
口２３Ａや開口２２Ａの影響が現れない平坦なものとな
る。
平坦化膜２６を形成する。このようにすると、表面は開
口２３Ａや開口２２Ａの影響が現れない平坦なものとな
る。
【００２８】図２の（Ｂ）参照 ２−（３） 平坦化膜２６の全面エッチングを行って、金属材料膜２
５に於ける表面の一部を露出させる。このようにする
と、平坦化膜２６は、開口２３Ａの影響を受けた金属材
料膜２５に於ける凹所内のみに残留する。
５に於ける表面の一部を露出させる。このようにする
と、平坦化膜２６は、開口２３Ａの影響を受けた金属材
料膜２５に於ける凹所内のみに残留する。
【００２９】図３参照 ３−（１） 金属材料膜２５の凹所内に残った平坦化膜２６をマスク
として、金属材料膜２５のエッチングを行ってゲート電
極２５Ｇを形成する。
として、金属材料膜２５のエッチングを行ってゲート電
極２５Ｇを形成する。
【００３０】３−（２） この後、平坦化膜２６、第二の絶縁膜２３、第一の絶縁
膜２２を除去することでゲート電極２５Ｇは完成され
る。
膜２２を除去することでゲート電極２５Ｇは完成され
る。
【００３１】前記したところから、本発明に依る半導体
装置の電極形成方法に於いては、（１）半導体基板（例
えば化合物半導体基板２１）上に第一の絶縁膜（例えば
第一の絶縁膜であるＳｉ3 Ｎ4 膜２２）及び第一の絶縁
膜とはエッチング・レートを異にする第二の絶縁膜（例
えば第二の絶縁膜であるＳｉＯ2 膜２３）を形成する工
程と、次いで、電極コンタクト窓を形成する為の開口
（例えば開口２４Ａ）をもつレジスト膜（例えばレジス
ト膜２４）を第二の絶縁膜上に形成する工程と、次い
で、前記レジスト膜をマスクに第二の絶縁膜及び第一の
絶縁膜のエッチングを行って開口（例えば開口２３Ａと
２２Ａ）を形成する工程と、次いで、第二の絶縁膜に形
成された開口のみを選択的に拡大する為のエッチングを
行う工程と、次いで、前記レジスト膜を除去してから第
二の絶縁膜に形成された前記開口の影響に依る凹所が生
成される範囲の厚さで電極材料膜（例えばＷＳｉ膜２
５）を形成する工程と、次いで、前記電極材料膜に於け
る凹所を埋め且つ表面を平坦化する平坦化膜（例えばレ
ジスト膜２６）を形成する工程と、次いで、前記電極材
料膜の表面一部が露出すると共に前記凹所を埋める平坦
化膜のみが残る程度に前記平坦化膜のエッチ・バックを
行う工程と、次いで、前記凹所を埋める平坦化膜をマス
クとして前記電極材料膜のエッチングを行ってＴ型電極
（例えばＴ型ゲート電極２５Ｇ）を形成する工程とが含
まれてなることを特徴とするか、或いは、
装置の電極形成方法に於いては、（１）半導体基板（例
えば化合物半導体基板２１）上に第一の絶縁膜（例えば
第一の絶縁膜であるＳｉ3 Ｎ4 膜２２）及び第一の絶縁
膜とはエッチング・レートを異にする第二の絶縁膜（例
えば第二の絶縁膜であるＳｉＯ2 膜２３）を形成する工
程と、次いで、電極コンタクト窓を形成する為の開口
（例えば開口２４Ａ）をもつレジスト膜（例えばレジス
ト膜２４）を第二の絶縁膜上に形成する工程と、次い
で、前記レジスト膜をマスクに第二の絶縁膜及び第一の
絶縁膜のエッチングを行って開口（例えば開口２３Ａと
２２Ａ）を形成する工程と、次いで、第二の絶縁膜に形
成された開口のみを選択的に拡大する為のエッチングを
行う工程と、次いで、前記レジスト膜を除去してから第
二の絶縁膜に形成された前記開口の影響に依る凹所が生
成される範囲の厚さで電極材料膜（例えばＷＳｉ膜２
５）を形成する工程と、次いで、前記電極材料膜に於け
る凹所を埋め且つ表面を平坦化する平坦化膜（例えばレ
ジスト膜２６）を形成する工程と、次いで、前記電極材
料膜の表面一部が露出すると共に前記凹所を埋める平坦
化膜のみが残る程度に前記平坦化膜のエッチ・バックを
行う工程と、次いで、前記凹所を埋める平坦化膜をマス
クとして前記電極材料膜のエッチングを行ってＴ型電極
（例えばＴ型ゲート電極２５Ｇ）を形成する工程とが含
まれてなることを特徴とするか、或いは、
【００３２】（２）前記（１）に於いて、第二の絶縁膜
に形成された開口のみを選択的に拡大する為のエッチン
グを行った後、第三の絶縁膜を形成してからエッチ・バ
ックを行って第一の絶縁膜に形成された開口内にサイド
・ウォール（例えばサイド・ウォール２９）を形成して
電極コンタクト窓を狭小化する工程が含まれてなること
を特徴とする。
に形成された開口のみを選択的に拡大する為のエッチン
グを行った後、第三の絶縁膜を形成してからエッチ・バ
ックを行って第一の絶縁膜に形成された開口内にサイド
・ウォール（例えばサイド・ウォール２９）を形成して
電極コンタクト窓を狭小化する工程が含まれてなること
を特徴とする。
【００３３】
【作用】前記手段を採ることに依り、Ｔ型電極の形成は
一回のパターニングで済んでしまう。また、Ｔ型電極が
セルフ・アライメントで形成されるから、電極コンタク
ト窓に対し、位置ずれすることもない。更にまた、Ｔ型
電極の金属材料として、ＷＳｉなどの高融点金属を任意
に用いることができる。
一回のパターニングで済んでしまう。また、Ｔ型電極が
セルフ・アライメントで形成されるから、電極コンタク
ト窓に対し、位置ずれすることもない。更にまた、Ｔ型
電極の金属材料として、ＷＳｉなどの高融点金属を任意
に用いることができる。
【００３４】
【実施例】本発明の原理を解説するのに用いた図１乃至
図３で説明されるプロセスに図４で説明されるプロセス
を加えて第一実施例として説明する。尚、本実施例で
は、ＡｌＧａＡｓ／ＧａＡｓ系材料を用いた高電子移動
度トランジスタ（ｈｉｇｈｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を対象と
している。
図３で説明されるプロセスに図４で説明されるプロセス
を加えて第一実施例として説明する。尚、本実施例で
は、ＡｌＧａＡｓ／ＧａＡｓ系材料を用いた高電子移動
度トランジスタ（ｈｉｇｈｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を対象と
している。
【００３５】図１参照 １−（１） 例えば化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を適用することに依っ
て、化合物半導体基板２１上に厚さが例えば２０００
〔Å〕の第一の絶縁膜であるＳｉ3 Ｎ4 膜２２並びに厚
さが例えば４０００〔Å〕の第二の絶縁膜であるＳｉＯ
2 膜２３を形成する。
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を適用することに依っ
て、化合物半導体基板２１上に厚さが例えば２０００
〔Å〕の第一の絶縁膜であるＳｉ3 Ｎ4 膜２２並びに厚
さが例えば４０００〔Å〕の第二の絶縁膜であるＳｉＯ
2 膜２３を形成する。
【００３６】１−（２） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依って、ＳｉＯ2 膜２３上に開口２４Ａ
をもつレジスト膜２４を形成する。
適用することに依って、ＳｉＯ2 膜２３上に開口２４Ａ
をもつレジスト膜２４を形成する。
【００３７】１−（３） 開口２４Ａをもつレジスト膜２４をマスクとし、又、エ
ッチング・ガスをＣＨＦ3 ＋Ｃ2 Ｆ6 ＋Ｈｅの混合ガス
とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに
依って、ＳｉＯ2 膜２３及びＳｉ3 Ｎ4 膜２２の異方性
エッチングを行い、開口２４と同じパターンの開口２３
Ａ及び２２Ａを形成し、その中にシリコン半導体基板２
１の一部を表出させる。
ッチング・ガスをＣＨＦ3 ＋Ｃ2 Ｆ6 ＋Ｈｅの混合ガス
とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに
依って、ＳｉＯ2 膜２３及びＳｉ3 Ｎ4 膜２２の異方性
エッチングを行い、開口２４と同じパターンの開口２３
Ａ及び２２Ａを形成し、その中にシリコン半導体基板２
１の一部を表出させる。
【００３８】１−（４） 緩衝フッ化水素酸をエッチャントとするウエット・エッ
チング法を適用することに依って、ＳｉＯ2 膜２３に対
し、３０００〔Å〕の等方性エッチングを加えて開口２
３Ａを拡大する。
チング法を適用することに依って、ＳｉＯ2 膜２３に対
し、３０００〔Å〕の等方性エッチングを加えて開口２
３Ａを拡大する。
【００３９】図２参照 ２−（１） エッチング・マスクとして用いたレジスト膜２４を除去
した後、スパッタリング法を適用することに依って、厚
さが例えば１５００〔Å〕のＷＳｉ膜２５を形成する。
した後、スパッタリング法を適用することに依って、厚
さが例えば１５００〔Å〕のＷＳｉ膜２５を形成する。
【００４０】２−（２） スピン・コート法を適用することに依って、ＷＳｉ膜２
５上に粘性が低いレジストを塗布し、厚さが例えば５０
００〔Å〕のレジスト膜２６を形成する。
５上に粘性が低いレジストを塗布し、厚さが例えば５０
００〔Å〕のレジスト膜２６を形成する。
【００４１】２−（３） 平坦化する為、レジスト膜２６に対し、温度１８０
〔℃〕、時間１５〔分〕の熱処理を行う。このようにす
ると、レジスト膜２６の表面は、開口２３Ａや開口２２
Ａの影響が現れない平坦なものとなる。
〔℃〕、時間１５〔分〕の熱処理を行う。このようにす
ると、レジスト膜２６の表面は、開口２３Ａや開口２２
Ａの影響が現れない平坦なものとなる。
【００４２】２−（４） エッチング・ガスをＯ2 とするＲＩＥ法を適用すること
に依って、レジスト膜２６のエッチ・バックを行い、Ｗ
Ｓｉ膜２５に於ける表面の一部を露出させる。このよう
にすると、レジスト膜２６は、開口２３Ａの影響を受け
たＷＳｉ膜２５に於ける凹所内のみに残留する。
に依って、レジスト膜２６のエッチ・バックを行い、Ｗ
Ｓｉ膜２５に於ける表面の一部を露出させる。このよう
にすると、レジスト膜２６は、開口２３Ａの影響を受け
たＷＳｉ膜２５に於ける凹所内のみに残留する。
【００４３】図３参照 ３−（１） ＷＳｉ膜２５の凹所内に残ったレジスト膜２６をマスク
とし、又、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混合ガスをエッチ
ング・ガスとするＲＩＥ法を適用することに依って、Ｗ
Ｓｉ膜２５のエッチングを行い、Ｔ型ゲート電極２５Ｇ
を形成する。
とし、又、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混合ガスをエッチ
ング・ガスとするＲＩＥ法を適用することに依って、Ｗ
Ｓｉ膜２５のエッチングを行い、Ｔ型ゲート電極２５Ｇ
を形成する。
【００４４】３−（２） Ｔ型ゲート電極２５Ｇを形成するエッチング・マスクと
して用いたレジスト膜２６を除去する。
して用いたレジスト膜２６を除去する。
【００４５】図４参照 ４−（１） 緩衝フッ化水素酸に浸漬してＳｉＯ2 膜２３を除去して
から、リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、Ｔ型ゲート電極２５Ｇの頂面、並
びに、ソース電極及びドレイン電極がコンタクトする電
極コンタクト窓形成予定部分を含む領域に開口をもつレ
ジスト膜（図示せず）を形成する。
から、リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、Ｔ型ゲート電極２５Ｇの頂面、並
びに、ソース電極及びドレイン電極がコンタクトする電
極コンタクト窓形成予定部分を含む領域に開口をもつレ
ジスト膜（図示せず）を形成する。
【００４６】４−（２） 緩衝フッ化水素酸或いはリン酸をエッチャントとし、前
記工程４−（１）で形成したレジスト膜をマスクにＳｉ
3 Ｎ4 膜２２のエッチングを行ってオーミック電極コン
タクト窓を形成する。
記工程４−（１）で形成したレジスト膜をマスクにＳｉ
3 Ｎ4 膜２２のエッチングを行ってオーミック電極コン
タクト窓を形成する。
【００４７】４−（３） 前記工程４−（１）で形成したレジスト膜を残した状態
で、真空蒸着法を適用することに依って、厚さが例えば
３００〔Å〕／１２００〔Å〕であるＡｕＧｅ／Ａｕ膜
を形成する。
で、真空蒸着法を適用することに依って、厚さが例えば
３００〔Å〕／１２００〔Å〕であるＡｕＧｅ／Ａｕ膜
を形成する。
【００４８】４−（４） 前記工程４−（１）で形成したレジスト膜を溶解するリ
フト・オフ法を適用することに依って、前記工程４−
（３）で形成したＡｕＧｅ／Ａｕ膜のパターニングを行
ってオーミック電極２７及び２８とＴ型ゲート電極２５
Ｇの電気伝導度を向上させる為の裏打ち電極２５ＧＡを
形成する。
フト・オフ法を適用することに依って、前記工程４−
（３）で形成したＡｕＧｅ／Ａｕ膜のパターニングを行
ってオーミック電極２７及び２８とＴ型ゲート電極２５
Ｇの電気伝導度を向上させる為の裏打ち電極２５ＧＡを
形成する。
【００４９】前記のようにして、電極コンタクト窓に対
して位置ずれがないＴ型ゲート電極２５Ｇをもつ電界効
果トランジスタを完成することができる。
して位置ずれがないＴ型ゲート電極２５Ｇをもつ電界効
果トランジスタを完成することができる。
【００５０】図５は本発明に於ける第二実施例を説明す
る為の工程要所に於ける半導体装置の要部切断側面図で
あり、図１乃至図４に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
る為の工程要所に於ける半導体装置の要部切断側面図で
あり、図１乃至図４に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
【００５１】第二実施例では、第一実施例に於ける前記
工程１−（４）と２−（１）との間の段階、即ち、図２
の（Ａ）について説明されたＷＳｉ膜２５の形成直前の
状態に於いて、
工程１−（４）と２−（１）との間の段階、即ち、図２
の（Ａ）について説明されたＷＳｉ膜２５の形成直前の
状態に於いて、
【００５２】（１）ＣＶＤ法を適用することに依り、厚
さが例えば２０００〔Å〕である例えばＳｉＯ2 からな
る絶縁膜を形成する。
さが例えば２０００〔Å〕である例えばＳｉＯ2 からな
る絶縁膜を形成する。
【００５３】（２）エッチング・ガスを例えばＣＨＦ3
＋Ｃ2 Ｆ6 ＋Ｈｅの混合ガスとするＲＩＥ法を適用する
ことに依り、前記工程（１）で形成したＳｉＯ2 からな
る絶縁膜の異方性エッチングを行ってサイド・ウォール
２９を形成する。
＋Ｃ2 Ｆ6 ＋Ｈｅの混合ガスとするＲＩＥ法を適用する
ことに依り、前記工程（１）で形成したＳｉＯ2 からな
る絶縁膜の異方性エッチングを行ってサイド・ウォール
２９を形成する。
【００５４】（３）この後、第一実施例に於ける前記工
程２−（１）に於けるＷＳｉ膜２５の形成及びそれに連
なる工程を採って半導体装置を完成させる。
程２−（１）に於けるＷＳｉ膜２５の形成及びそれに連
なる工程を採って半導体装置を完成させる。
【００５５】第二実施例に依れば、Ｔ型ゲート電極２５
Ｇと化合物半導体基板２１とのコンタクト面積を更に小
さく、従って、ゲート長を短縮して、第一実施例で得ら
れる半導体装置よりも高性能化することが可能となる。
Ｇと化合物半導体基板２１とのコンタクト面積を更に小
さく、従って、ゲート長を短縮して、第一実施例で得ら
れる半導体装置よりも高性能化することが可能となる。
【００５６】
【発明の効果】本発明に依る半導体装置の電極形成方法
に於いては、半導体基板上にエッチング・レートを異に
する第一の絶縁膜及び第二の絶縁膜を形成し、レジスト
膜をマスクに第二の絶縁膜及び第一の絶縁膜のエッチン
グを行って開口を形成し、第二の絶縁膜に形成された開
口のみを選択的に拡大し、第二の絶縁膜に形成された開
口の影響に依る凹所が生成される範囲の厚さで電極材料
膜を形成し、電極材料膜に於ける凹所を埋め且つ表面を
平坦化する平坦化膜を形成し、電極材料膜の表面一部が
露出すると共に前記凹所を埋める平坦化膜のみが残る程
度に平坦化膜をエッチ・バックし、凹所を埋める平坦化
膜をマスクに電極材料膜のエッチングを行ってＴ型電極
を形成する。
に於いては、半導体基板上にエッチング・レートを異に
する第一の絶縁膜及び第二の絶縁膜を形成し、レジスト
膜をマスクに第二の絶縁膜及び第一の絶縁膜のエッチン
グを行って開口を形成し、第二の絶縁膜に形成された開
口のみを選択的に拡大し、第二の絶縁膜に形成された開
口の影響に依る凹所が生成される範囲の厚さで電極材料
膜を形成し、電極材料膜に於ける凹所を埋め且つ表面を
平坦化する平坦化膜を形成し、電極材料膜の表面一部が
露出すると共に前記凹所を埋める平坦化膜のみが残る程
度に平坦化膜をエッチ・バックし、凹所を埋める平坦化
膜をマスクに電極材料膜のエッチングを行ってＴ型電極
を形成する。
【００５７】前記構成を採ることに依り、Ｔ型電極の形
成は一回のパターニングで済んでしまう。また、Ｔ型電
極がセルフ・アライメントで形成されるから、電極コン
タクト窓に対し、位置ずれすることもない。更にまた、
Ｔ型電極の金属材料として、ＷＳｉなどの高融点金属を
任意に用いることができる。
成は一回のパターニングで済んでしまう。また、Ｔ型電
極がセルフ・アライメントで形成されるから、電極コン
タクト窓に対し、位置ずれすることもない。更にまた、
Ｔ型電極の金属材料として、ＷＳｉなどの高融点金属を
任意に用いることができる。
【図１】本発明の原理を説明する為の工程要所に於ける
半導体装置の要部切断側面図である。
半導体装置の要部切断側面図である。
【図２】本発明の原理を説明する為の工程要所に於ける
半導体装置の要部切断側面図である。
半導体装置の要部切断側面図である。
【図３】本発明の原理を説明する為の工程要所に於ける
半導体装置の要部切断側面図である。
半導体装置の要部切断側面図である。
【図４】本発明に於ける第一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図である。
要所に於ける半導体装置の要部切断側面図である。
【図５】本発明に於ける第二実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図である。
要所に於ける半導体装置の要部切断側面図である。
【図６】Ｔ型ゲート電極を形成する従来の技術を説明す
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
【図７】Ｔ型ゲート電極を形成する従来の技術を説明す
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
【図８】二層レジスト膜を用いる方法を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図９】二層レジスト膜を用いる方法を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
２１ 化合物半導体基板 ２２ Ｓｉ3 Ｎ4 膜 ２２Ａ 開口 ２３ ＳｉＯ2 膜 ２３Ａ 開口 ２４ レジスト膜 ２４Ａ 開口 ２５ ＷＳｉ膜 ２５Ｇ Ｔ型ゲート電極 ２６ レジスト膜 ２７ オーミック電極 ２８ オーミック電極 ２９ サイド・ウォール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778
Claims (2)
- 【請求項１】半導体基板上に第一の絶縁膜及び第一の絶
縁膜とはエッチング・レートを異にする第二の絶縁膜を
形成する工程と、 次いで、電極コンタクト窓を形成する為の開口をもつレ
ジスト膜を第二の絶縁膜上に形成する工程と、 次いで、前記レジスト膜をマスクに第二の絶縁膜及び第
一の絶縁膜のエッチングを行って開口を形成する工程
と、 次いで、第二の絶縁膜に形成された開口のみを選択的に
拡大する為のエッチングを行う工程と、 次いで、前記レジスト膜を除去してから第二の絶縁膜に
形成された前記開口の影響に依る凹所が生成される範囲
の厚さで電極材料膜を形成する工程と、 次いで、前記電極材料膜に於ける凹所を埋め且つ表面を
平坦化する平坦化膜を形成する工程と、 次いで、前記電極材料膜の表面一部が露出すると共に前
記凹所を埋める平坦化膜のみが残る程度に前記平坦化膜
のエッチ・バックを行う工程と、 次いで、前記凹所を埋める平坦化膜をマスクとして前記
電極材料膜のエッチングを行ってＴ型電極を形成する工
程とが含まれてなることを特徴とする半導体装置の電極
形成方法。 - 【請求項２】第二の絶縁膜に形成された開口のみを選択
的に拡大する為のエッチングを行った後、 第三の絶縁膜を形成してからエッチ・バックを行って第
一の絶縁膜に形成された開口内にサイド・ウォールを形
成して電極コンタクト窓を狭小化する工程が含まれてな
ることを特徴とする請求項１記載の半導体装置の電極形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28761594A JPH08148508A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28761594A JPH08148508A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148508A true JPH08148508A (ja) | 1996-06-07 |
Family
ID=17719568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28761594A Withdrawn JPH08148508A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148508A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8524601B2 (en) | 2011-02-16 | 2013-09-03 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device using Resolution Enhanced Lithography Assisted Chemical Shrinkage (RELACS) |
-
1994
- 1994-11-22 JP JP28761594A patent/JPH08148508A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8524601B2 (en) | 2011-02-16 | 2013-09-03 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device using Resolution Enhanced Lithography Assisted Chemical Shrinkage (RELACS) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |