JPH0814853B2 - 並列レイトレーシングの負荷分散処理方法 - Google Patents
並列レイトレーシングの負荷分散処理方法Info
- Publication number
- JPH0814853B2 JPH0814853B2 JP61212203A JP21220386A JPH0814853B2 JP H0814853 B2 JPH0814853 B2 JP H0814853B2 JP 61212203 A JP61212203 A JP 61212203A JP 21220386 A JP21220386 A JP 21220386A JP H0814853 B2 JPH0814853 B2 JP H0814853B2
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- JP
- Japan
- Prior art keywords
- pixel
- sub
- processing
- ray tracing
- pixels
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- Multi Processors (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】 ［概要］ 本発明は光源から発せられた光が物体に当たって反射
し、視点に至る際に、物体と視点との間の通路上に設け
た２次元スクリーン上に当該光の輝度に対応する明るさ
を持つ点を描くことにより物体の２次元像を得る所謂レ
イトレーシング（光線追跡法）に係り、並列コンピュー
タにおけるアンチエイリアッシング処理（表示画像にお
ける境界部分のギザギザした表示を滑かにする画像処
理）を含むレイトレーシングの分散実行において、並列
コンピュータ各プロセッサ上の負荷のばらつきを解決す
るため、アンチエイリアッシング処理で行われる１画素
における数点のサブ画素の算出処理を、数個のプロセッ
サで分担しあうことにより各プロセッサ上の負荷の均等
化を図るものである。
し、視点に至る際に、物体と視点との間の通路上に設け
た２次元スクリーン上に当該光の輝度に対応する明るさ
を持つ点を描くことにより物体の２次元像を得る所謂レ
イトレーシング（光線追跡法）に係り、並列コンピュー
タにおけるアンチエイリアッシング処理（表示画像にお
ける境界部分のギザギザした表示を滑かにする画像処
理）を含むレイトレーシングの分散実行において、並列
コンピュータ各プロセッサ上の負荷のばらつきを解決す
るため、アンチエイリアッシング処理で行われる１画素
における数点のサブ画素の算出処理を、数個のプロセッ
サで分担しあうことにより各プロセッサ上の負荷の均等
化を図るものである。
［産業上の利用分野］ 本発明は並列コンピュータにおけるアンチエイリアッ
シング処理を含むレイトレーシングの分散処理方法に関
する。
シング処理を含むレイトレーシングの分散処理方法に関
する。
アンチエイリアッシング処理を含むレイトレーシング
は現実感溢れる画像を生成する優れたアルゴリズムであ
るが、膨大な処理時間を要するのが欠点とされている。
そのため近年レイトレーシング処理の画素間独立性に着
目し、複数のプロセッサ処理を分散させる並列レイトレ
ーシングが試みられるようになってきた。
は現実感溢れる画像を生成する優れたアルゴリズムであ
るが、膨大な処理時間を要するのが欠点とされている。
そのため近年レイトレーシング処理の画素間独立性に着
目し、複数のプロセッサ処理を分散させる並列レイトレ
ーシングが試みられるようになってきた。
この場合各プロセッサに分散される処理が均一となる
ような分散方法が必要とされる。
ような分散方法が必要とされる。
［従来の技術］ 従来の並列コンピュータ上のアンチエイリアッシング
処理を含むレイトレーシングの分散処理方法を第４図に
示す。図中、（イ）はスクリーン画面を示し、分割され
た画素を16台の並列コンピュータで分担している様子を
示している。同図（ロ）は０から15番までの番号が付さ
れた16台の並列コンピュータを示し、（イ）図中の数字
は該当コンピュータを示している。同図（ハ）は１画素
を４分割し、A,B,C,Dの４つのサブ画素とした場合を示
す図である。
処理を含むレイトレーシングの分散処理方法を第４図に
示す。図中、（イ）はスクリーン画面を示し、分割され
た画素を16台の並列コンピュータで分担している様子を
示している。同図（ロ）は０から15番までの番号が付さ
れた16台の並列コンピュータを示し、（イ）図中の数字
は該当コンピュータを示している。同図（ハ）は１画素
を４分割し、A,B,C,Dの４つのサブ画素とした場合を示
す図である。
従来の方式では、レイトレーシングが画素独立に計算
できることに着目して画素単位に各プロセッサを割り当
て、処理作業を均等分散させていた。
できることに着目して画素単位に各プロセッサを割り当
て、処理作業を均等分散させていた。
しかしながら、アンチエイリアッシング処理では表示
画像上での物体境界のギャザリングを除去するために、
同図（ハ）に示すように１画素より更に細かい仮想画素
（サブ画素）を１画素について４個とり、この４個のサ
ブ画素の平均値を１画素の値として表示している。その
ため１画素内のサブ画素同志は平均値をとることとな
り、サブ画素単位で完全独立処理とはできない。当該画
素を担当したプロセッサが画素内のサブ画素を逐次計算
し平均値を表示した後で、次の担当画素の処理に移るよ
うになっている。
画像上での物体境界のギャザリングを除去するために、
同図（ハ）に示すように１画素より更に細かい仮想画素
（サブ画素）を１画素について４個とり、この４個のサ
ブ画素の平均値を１画素の値として表示している。その
ため１画素内のサブ画素同志は平均値をとることとな
り、サブ画素単位で完全独立処理とはできない。当該画
素を担当したプロセッサが画素内のサブ画素を逐次計算
し平均値を表示した後で、次の担当画素の処理に移るよ
うになっている。
［発明が解決しようとする問題点］ 従来の並列コンピュータ上のアンチエイリアッシング
処理を含むレイトレーシングの分散処理方法では、画素
を担当したプロセッサが画素内のサブ画素を逐次計算し
平均値を表示した後で、次の画素担当プロセッサへと処
理を移していたため、鏡面体などのような部分的に処理
の大きい画素を多く担当したプロセッサと、背景を多く
担当したプロセッサとの間では、処理分散のばらつきが
ある。即ち、アンチエイリアッシング処理では単純に１
画素当たりのサブ画素数分だけ倍増されてしまうという
問題があった。
処理を含むレイトレーシングの分散処理方法では、画素
を担当したプロセッサが画素内のサブ画素を逐次計算し
平均値を表示した後で、次の画素担当プロセッサへと処
理を移していたため、鏡面体などのような部分的に処理
の大きい画素を多く担当したプロセッサと、背景を多く
担当したプロセッサとの間では、処理分散のばらつきが
ある。即ち、アンチエイリアッシング処理では単純に１
画素当たりのサブ画素数分だけ倍増されてしまうという
問題があった。
本発明はこのような点に鑑みてなされたもので、アン
チエイリアッシング処理で行われる１画素の下の数点の
サブ画素算出の処理を複数のプロセッサで分担させるよ
うにすることにより、各プロセッサ上の負担を均等化す
ることのできる並列レイトレーシングの負荷分散処理方
法を提供することにある。
チエイリアッシング処理で行われる１画素の下の数点の
サブ画素算出の処理を複数のプロセッサで分担させるよ
うにすることにより、各プロセッサ上の負担を均等化す
ることのできる並列レイトレーシングの負荷分散処理方
法を提供することにある。
［問題点を解決するための手段］ 第１図は本発明方法の原理を示すフローチャートであ
る。本発明は、並列プロセッサ使用によりアンチエイリ
アッシング処理を含むレイトレーシング処理を実行させ
る並列レイトレーシングの負荷分散処理方法において、
先ず画像を構成する１画素を複数のサブ画素に分割し
（ステップ）、各サブ画素毎に現在幾つのサブ画素の
平均値であるのかを示すステータスメモリを設け（ステ
ップ）、各プロセッサを画素並列にすると共に、アン
チエイリアッシング処理のサブ画素単位に割り当て（ス
テップ）、各プロセッサは、前記ステータスメモリの
内容に従い、個別に処理結果を平均する（ステップ）
ようにしたことを特徴としている。
る。本発明は、並列プロセッサ使用によりアンチエイリ
アッシング処理を含むレイトレーシング処理を実行させ
る並列レイトレーシングの負荷分散処理方法において、
先ず画像を構成する１画素を複数のサブ画素に分割し
（ステップ）、各サブ画素毎に現在幾つのサブ画素の
平均値であるのかを示すステータスメモリを設け（ステ
ップ）、各プロセッサを画素並列にすると共に、アン
チエイリアッシング処理のサブ画素単位に割り当て（ス
テップ）、各プロセッサは、前記ステータスメモリの
内容に従い、個別に処理結果を平均する（ステップ）
ようにしたことを特徴としている。
［作用］ 第２図は本発明によるプロセッサの処理分担の状況を
示す図である。図において、実線で囲んだ部分が表示画
素に対応し、そのおのおのについて破線で分割した４つ
の部分がアンチエイリアッシングのサブ画素である。即
ち、１表示画素は４つのサブ画素で構成されている。本
発明の方法ではアンチエイリアッシング処理を含むレイ
トレーシングの負荷をプロセッサ均一なものとするた
め、アンチエイリアッシング処理のサブ画素単位にプロ
セッサを割り当てている。又、ビデオメモリには各画素
のRGB情報の他に現在幾つのサブ画素の平均値なのかを
示すステータスメモリを各画素単位に持っている。
示す図である。図において、実線で囲んだ部分が表示画
素に対応し、そのおのおのについて破線で分割した４つ
の部分がアンチエイリアッシングのサブ画素である。即
ち、１表示画素は４つのサブ画素で構成されている。本
発明の方法ではアンチエイリアッシング処理を含むレイ
トレーシングの負荷をプロセッサ均一なものとするた
め、アンチエイリアッシング処理のサブ画素単位にプロ
セッサを割り当てている。又、ビデオメモリには各画素
のRGB情報の他に現在幾つのサブ画素の平均値なのかを
示すステータスメモリを各画素単位に持っている。
各プロセッサは担当したサブ画素の計算を終えると、
ビデオメモリのターゲット画素から現在幾つのサブ画素
の平均値なのかを示すステータスメモリの内容を読み込
む。“0"ならそのまま計算結果をビデオメモリのターゲ
ット画素に書き込む。“1"ならビデオメモリのターゲッ
ト画素の内容と計算結果との平均をとり、“2"ならビデ
オメモリのターゲット画素の内容を２倍して計算結果の
値を加算して３で割るといった処理をして、サブ画素数
に応じた平均値を逐次蓄積していく。
ビデオメモリのターゲット画素から現在幾つのサブ画素
の平均値なのかを示すステータスメモリの内容を読み込
む。“0"ならそのまま計算結果をビデオメモリのターゲ
ット画素に書き込む。“1"ならビデオメモリのターゲッ
ト画素の内容と計算結果との平均をとり、“2"ならビデ
オメモリのターゲット画素の内容を２倍して計算結果の
値を加算して３で割るといった処理をして、サブ画素数
に応じた平均値を逐次蓄積していく。
本発明では、アンチエイリアッシング処理のサブ画素
単位に各プロセッサへ処理を分散させることにより、ア
ンチエイリアッシング処理を含むレイトレーシングの処
理を画素単位で各プロセッサに振り分けるようにしてい
た従来の方法で問題となっていた映り込みの多い画素を
多く担当したプロセッサとそうでないプロセッサとの負
荷のばらつきがサブ画素数の倍数だけ拡大されるという
点を、改善することができる。
単位に各プロセッサへ処理を分散させることにより、ア
ンチエイリアッシング処理を含むレイトレーシングの処
理を画素単位で各プロセッサに振り分けるようにしてい
た従来の方法で問題となっていた映り込みの多い画素を
多く担当したプロセッサとそうでないプロセッサとの負
荷のばらつきがサブ画素数の倍数だけ拡大されるという
点を、改善することができる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。第３図は本発明の方法を実現するための一実施例を
示す要部構成図である。図において、21は16台用意され
たプロセッサ（０から15の番号で示される）群である。
22は画素アドレス選択回路、23は色・サブ画素選択回
路、24はビデオメモリである。16台の各プロセッサは、
図示しないホストコンピュータの制御の下に、レイトレ
ーシングプログラムとデータが与えられると共に、画素
アドレス選択回路22より担当するサブ画素アドレスが与
えられ、それぞれ独自に、処理を進めて行く。各プロセ
ッサでは、担当のサブ画素計算を終了すると、色・サブ
画素選択回路23を介してビデオメモリ24から当該画素に
おいてサブ画素平均回数が現在幾つであるかを読み取
る。
る。第３図は本発明の方法を実現するための一実施例を
示す要部構成図である。図において、21は16台用意され
たプロセッサ（０から15の番号で示される）群である。
22は画素アドレス選択回路、23は色・サブ画素選択回
路、24はビデオメモリである。16台の各プロセッサは、
図示しないホストコンピュータの制御の下に、レイトレ
ーシングプログラムとデータが与えられると共に、画素
アドレス選択回路22より担当するサブ画素アドレスが与
えられ、それぞれ独自に、処理を進めて行く。各プロセ
ッサでは、担当のサブ画素計算を終了すると、色・サブ
画素選択回路23を介してビデオメモリ24から当該画素に
おいてサブ画素平均回数が現在幾つであるかを読み取
る。
読み込んだ平均回数が“0"の場合には、そのまま前
記計算結果をビデオメモリ24に書き込む。同時にサブ画
素平均回数として“1"を書き込んでおく。読み込んだ
平均回数が“1"の場合は、ビデオメモリ24の当該画素の
内容（データ）と計算結果をとりその値をビデオメモリ
に書き込む。同時にサブ画素平均回数として“2"を書き
込んでおく。
記計算結果をビデオメモリ24に書き込む。同時にサブ画
素平均回数として“1"を書き込んでおく。読み込んだ
平均回数が“1"の場合は、ビデオメモリ24の当該画素の
内容（データ）と計算結果をとりその値をビデオメモリ
に書き込む。同時にサブ画素平均回数として“2"を書き
込んでおく。
読み込んだ平均回数が“2"の場合は、ビデオメモリ
の内容を２倍してこれに計算結果を加算し、この計算結
果を３で割って平均値を求めこれをビデオメモリに書き
込む。同時にサブ画素平均回数として“3"を書き込んで
おく。
の内容を２倍してこれに計算結果を加算し、この計算結
果を３で割って平均値を求めこれをビデオメモリに書き
込む。同時にサブ画素平均回数として“3"を書き込んで
おく。
読み込んだ平均回数が３の場合は、ビデオメモリの
内容を３倍してこれに計算結果を加算し、この計算結果
を４で割って平均値を求めこれをビデオメモリに書き込
む。４回平均した値が書き込まれるとその画素の処理は
完了する。
内容を３倍してこれに計算結果を加算し、この計算結果
を４で割って平均値を求めこれをビデオメモリに書き込
む。４回平均した値が書き込まれるとその画素の処理は
完了する。
尚、サブ画素の内容はRGB情報であるが、平均値を求
める処理は各RGB信号ごとに行われる。
める処理は各RGB信号ごとに行われる。
また、上記の処理について各プロセッサはいかなる順
番で行っても構わない。その順番は通常ホストコンピュ
ータにより管理される。このようにして、１画素を複数
のプロセッサで分担処理することによりプロセッサの負
荷のばらつきを解消することができる。
番で行っても構わない。その順番は通常ホストコンピュ
ータにより管理される。このようにして、１画素を複数
のプロセッサで分担処理することによりプロセッサの負
荷のばらつきを解消することができる。
尚、実施例では１画素の分割数を４分割としたが、他
の分割数としてもよい。又、本発明は必ずしもカラー画
像に限定されるものではなく、モノクローム画像にも適
用することができる。
の分割数としてもよい。又、本発明は必ずしもカラー画
像に限定されるものではなく、モノクローム画像にも適
用することができる。
更に、各サブ画素を担当するプロセッサは実施例のよ
うに16台に限るものではなく、その台数は任意に増減し
てもよい。
うに16台に限るものではなく、その台数は任意に増減し
てもよい。
［発明の効果］ 以上詳細に説明したように、本発明によれば、アンチ
エイリアッシング処理を含むレイトレーシングの処理を
画素単位で各プロセッサに振り分けるようにしていた従
来の方法において生じていた負荷のばらつきがサブ画素
数の倍数だけ拡大されるという問題を解決するばかりで
なく、負荷の大きさが殆ど同じである画素内のサブ画素
を複数のプロセッサで分担することからアンチエイリア
ッシング処理を行わないレイトレーシングに対しても負
荷の均等率の面で改善されることになる。
エイリアッシング処理を含むレイトレーシングの処理を
画素単位で各プロセッサに振り分けるようにしていた従
来の方法において生じていた負荷のばらつきがサブ画素
数の倍数だけ拡大されるという問題を解決するばかりで
なく、負荷の大きさが殆ど同じである画素内のサブ画素
を複数のプロセッサで分担することからアンチエイリア
ッシング処理を行わないレイトレーシングに対しても負
荷の均等率の面で改善されることになる。
更に、従来の方法ではサブ画素の計算が終了して平均
値を算出するまでは画像を表示しなかったために画素表
示の進行が遅れていたが、本発明の方法ではサブ画素の
１つの画素について計算が終了するごとに即座に画像の
表示が行われ、且つサブ画素の計算回数が進むにつれて
順次アンチエイリアッシングが施された画像に変わって
行くという利点がある。
値を算出するまでは画像を表示しなかったために画素表
示の進行が遅れていたが、本発明の方法ではサブ画素の
１つの画素について計算が終了するごとに即座に画像の
表示が行われ、且つサブ画素の計算回数が進むにつれて
順次アンチエイリアッシングが施された画像に変わって
行くという利点がある。
第１図は本発明方法の原理を示すフローチャート、第２
図は本発明によるプロセッサの処理分担の状態を示す
図、第３図は本発明の方法を実現するための一実施例を
示す要部構成図、第４図は従来の並列コンピュータ上の
アンチエイリアッシング処理を含むレイトレーシングの
分散処理方法を示す図である。 図において、 21……並列プロセッサ群、22……画素アドレス選択回
路、23……色・サブ画素選択回路、24……ビデオメモリ
である。
図は本発明によるプロセッサの処理分担の状態を示す
図、第３図は本発明の方法を実現するための一実施例を
示す要部構成図、第４図は従来の並列コンピュータ上の
アンチエイリアッシング処理を含むレイトレーシングの
分散処理方法を示す図である。 図において、 21……並列プロセッサ群、22……画素アドレス選択回
路、23……色・サブ画素選択回路、24……ビデオメモリ
である。
フロントページの続き (56)参考文献 特開 昭61−133482（ＪＰ，Ａ) 特開 昭59−65888（ＪＰ，Ａ) 特開 昭62−260276（ＪＰ，Ａ) 特開 昭61−86876（ＪＰ，Ａ)
Claims (1)
- 【請求項１】並列プロセッサ使用によりアンチエイリア
ッシング処理を含むレイトレーシング処理を実行させる
並列レイトレーシングの負荷分散処理方法において、 画像を構成する１画素を複数のサブ画素に分割し（ステ
ップ）、 各サブ画素毎に現在幾つのサブ画素の平均値であるのか
を示すステータスメモリを設け（ステップ）、 各プロセッサを画素並列にすると共に、アンチエイリア
ッシング処理のサブ画素単位に割り当て（ステップ
）、 各プロセッサは、前記ステータスメモリの内容に従い、
個別に処理結果を平均する（ステップ） ことを特徴とする並列レイトレーシングの負荷分散処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212203A JPH0814853B2 (ja) | 1986-09-09 | 1986-09-09 | 並列レイトレーシングの負荷分散処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212203A JPH0814853B2 (ja) | 1986-09-09 | 1986-09-09 | 並列レイトレーシングの負荷分散処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367685A JPS6367685A (ja) | 1988-03-26 |
| JPH0814853B2 true JPH0814853B2 (ja) | 1996-02-14 |
Family
ID=16618628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212203A Expired - Lifetime JPH0814853B2 (ja) | 1986-09-09 | 1986-09-09 | 並列レイトレーシングの負荷分散処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814853B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9250966B2 (en) * | 2011-08-11 | 2016-02-02 | Otoy, Inc. | Crowd-sourced video rendering system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965888A (ja) * | 1982-10-08 | 1984-04-14 | 株式会社日立製作所 | カラー・ディスプレイ装置 |
| JPS6186876A (ja) * | 1984-10-03 | 1986-05-02 | Fujitsu Ltd | 三次元物体表示処理方式 |
| JPS61133482A (ja) * | 1984-12-04 | 1986-06-20 | Agency Of Ind Science & Technol | 図形表示用マルチプロセツサ |
-
1986
- 1986-09-09 JP JP61212203A patent/JPH0814853B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367685A (ja) | 1988-03-26 |
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