JPH08148585A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08148585A JPH08148585A JP6291731A JP29173194A JPH08148585A JP H08148585 A JPH08148585 A JP H08148585A JP 6291731 A JP6291731 A JP 6291731A JP 29173194 A JP29173194 A JP 29173194A JP H08148585 A JPH08148585 A JP H08148585A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- gate
- forming
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 ゲートエッジ部で電界集中を起こさない構造
のゲート酸化膜を有する半導体装置を得る。 【構成】 ｐ型シリコン基板７上に、ゲート酸化膜３及
びポリシリコン膜４を形成し、エッチングによりポリシ
リコン膜４をゲートの一部に形成した後、酸化により厚
いゲート酸化膜９を形成し、次いで、ポリシリコン膜１
０を形成し、フォトレジスト１１をマスクにしてポリシ
リコン膜１０をエッチングして、ポリシリコン膜４と共
にゲートを形成する。このとき、ポリシリコン膜１０は
厚いゲート酸化膜９上に形成される。 【効果】 ゲートエッジ部の電界集中が緩和され、信頼
性の高いゲート酸化膜を有する半導体装置が得られる。
のゲート酸化膜を有する半導体装置を得る。 【構成】 ｐ型シリコン基板７上に、ゲート酸化膜３及
びポリシリコン膜４を形成し、エッチングによりポリシ
リコン膜４をゲートの一部に形成した後、酸化により厚
いゲート酸化膜９を形成し、次いで、ポリシリコン膜１
０を形成し、フォトレジスト１１をマスクにしてポリシ
リコン膜１０をエッチングして、ポリシリコン膜４と共
にゲートを形成する。このとき、ポリシリコン膜１０は
厚いゲート酸化膜９上に形成される。 【効果】 ゲートエッジ部の電界集中が緩和され、信頼
性の高いゲート酸化膜を有する半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及び半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
【０００２】
【従来の技術】図３は、従来の半導体装置の製造方法を
示す工程断面図である。図において、１はシリコン基
板、２はシリコン基板１上の素子分離を行うためのフィ
ールド酸化膜、３はシリコン基板１上のゲート酸化膜、
４はゲート酸化膜３の上に形成されたゲートとなるポリ
シリコン膜、５はフォトレジストである。このような従
来の半導体装置の製造方法においては、シリコン基板１
上で素子分離を行い、ゲート酸化膜３、ポリシリコン膜
４を順次形成し、フォトレジスト５を用いてポリシリコ
ン膜４のエッチングを行い、ゲートを形成する。なお、
特開昭６３ー２２７０５９号公報には、ゲートを、主ゲ
ートとこの主ゲートの側壁に形成された副ゲートから構
成し、主ゲート下のゲート酸化膜を薄く、副ゲート下の
ゲート酸化膜を厚く形成し、さらに、副ゲートの下に低
濃度拡散層を形成し、副ゲートの外方に高濃度拡散層を
形成したＭＯＳＦＥＴを紹介している。
示す工程断面図である。図において、１はシリコン基
板、２はシリコン基板１上の素子分離を行うためのフィ
ールド酸化膜、３はシリコン基板１上のゲート酸化膜、
４はゲート酸化膜３の上に形成されたゲートとなるポリ
シリコン膜、５はフォトレジストである。このような従
来の半導体装置の製造方法においては、シリコン基板１
上で素子分離を行い、ゲート酸化膜３、ポリシリコン膜
４を順次形成し、フォトレジスト５を用いてポリシリコ
ン膜４のエッチングを行い、ゲートを形成する。なお、
特開昭６３ー２２７０５９号公報には、ゲートを、主ゲ
ートとこの主ゲートの側壁に形成された副ゲートから構
成し、主ゲート下のゲート酸化膜を薄く、副ゲート下の
ゲート酸化膜を厚く形成し、さらに、副ゲートの下に低
濃度拡散層を形成し、副ゲートの外方に高濃度拡散層を
形成したＭＯＳＦＥＴを紹介している。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法によりゲートを形成すると、ゲート
酸化膜３はゲート電極下で一様の膜厚であるため、ゲー
トエッジ部で電界集中が発生し、ゲートエッジ部でゲー
ト酸化膜３の劣化が発生しやすいという欠点があった。
また、特開昭６３ー２２７０５９号公報のＭＯＳＦＥＴ
のチャネル長は、主ゲートのゲート電極長で決まり、必
要なチャネル長を実現するには、大きなゲート電極を必
要とし、微細化に不向きであった。この発明は、上述の
ような課題を解決するためになされたもので、ゲートエ
ッジ部での電界集中を緩和し、ゲート酸化膜の劣化を防
止すると共に、微細化に適した半導体装置を得ることを
目的にしている。また、フローティングゲートと基板と
の電子のやりとりを、ゲート酸化膜の中央部で行い、信
頼性の高い半導体装置を得ることを目的としている。
導体装置の製造方法によりゲートを形成すると、ゲート
酸化膜３はゲート電極下で一様の膜厚であるため、ゲー
トエッジ部で電界集中が発生し、ゲートエッジ部でゲー
ト酸化膜３の劣化が発生しやすいという欠点があった。
また、特開昭６３ー２２７０５９号公報のＭＯＳＦＥＴ
のチャネル長は、主ゲートのゲート電極長で決まり、必
要なチャネル長を実現するには、大きなゲート電極を必
要とし、微細化に不向きであった。この発明は、上述の
ような課題を解決するためになされたもので、ゲートエ
ッジ部での電界集中を緩和し、ゲート酸化膜の劣化を防
止すると共に、微細化に適した半導体装置を得ることを
目的にしている。また、フローティングゲートと基板と
の電子のやりとりを、ゲート酸化膜の中央部で行い、信
頼性の高い半導体装置を得ることを目的としている。
【０００４】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法においては、素子分離された第一導電型
の基板上にゲート酸化膜を形成する第一の工程と、ゲー
ト酸化膜上に第一の導電膜を形成する第二の工程と、第
一の導電膜をエッチングすることによりゲートの一部を
形成する第三の工程と、第一の導電膜下のゲート酸化膜
の周りを、酸化することにより厚くする第四の工程と、
第一の導電膜上に第二の導電膜を形成する第五の工程
と、第一の導電膜と共にゲートを構成するよう、エッチ
ングすることにより、第一の導電膜の上部及び周囲を被
う形に第二の導電膜を形成する第六の工程と、この第六
の工程の後、イオン注入により基板に第二導電型の低濃
度拡散層を形成する第七の工程と、第二の導電膜の側壁
にサイドウォール絶縁膜を形成する第八の工程と、この
第八の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第九の工程を含むものであ
る。
装置の製造方法においては、素子分離された第一導電型
の基板上にゲート酸化膜を形成する第一の工程と、ゲー
ト酸化膜上に第一の導電膜を形成する第二の工程と、第
一の導電膜をエッチングすることによりゲートの一部を
形成する第三の工程と、第一の導電膜下のゲート酸化膜
の周りを、酸化することにより厚くする第四の工程と、
第一の導電膜上に第二の導電膜を形成する第五の工程
と、第一の導電膜と共にゲートを構成するよう、エッチ
ングすることにより、第一の導電膜の上部及び周囲を被
う形に第二の導電膜を形成する第六の工程と、この第六
の工程の後、イオン注入により基板に第二導電型の低濃
度拡散層を形成する第七の工程と、第二の導電膜の側壁
にサイドウォール絶縁膜を形成する第八の工程と、この
第八の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第九の工程を含むものであ
る。
【０００５】また、この発明に係わる半導体装置におい
ては、フィールド酸化膜によって素子分離された第一導
電型の基板と、この基板上に形成される中央部が薄く、
周辺部が厚いゲート酸化膜と、このゲート酸化膜の薄い
部分の上に形成される第一の導電膜と、中央部が第一の
導電膜の上部を被うように形成され、周辺部が第一の導
電膜の周囲を被い、ゲート酸化膜の厚い部分と接するよ
うに形成された第二の導電膜からなるゲートと、このゲ
ートの下端面から外方向に広がるよう基板に形成された
第二導電型の低濃度拡散層と、第二の導電膜の側壁に形
成されたサイドウォール絶縁膜の下端面から外方向に広
がるよう基板に形成された第二導電型の高濃度拡散層を
備えたものである。
ては、フィールド酸化膜によって素子分離された第一導
電型の基板と、この基板上に形成される中央部が薄く、
周辺部が厚いゲート酸化膜と、このゲート酸化膜の薄い
部分の上に形成される第一の導電膜と、中央部が第一の
導電膜の上部を被うように形成され、周辺部が第一の導
電膜の周囲を被い、ゲート酸化膜の厚い部分と接するよ
うに形成された第二の導電膜からなるゲートと、このゲ
ートの下端面から外方向に広がるよう基板に形成された
第二導電型の低濃度拡散層と、第二の導電膜の側壁に形
成されたサイドウォール絶縁膜の下端面から外方向に広
がるよう基板に形成された第二導電型の高濃度拡散層を
備えたものである。
【０００６】また、この発明に係わる半導体装置の製造
方法においては、素子分離された第一導電型の基板上に
ゲート酸化膜を形成する第一の工程と、ゲート酸化膜上
に第一の導電膜を形成する第二の工程と、第一の導電膜
をエッチングすることによりフローティングゲートの一
部を形成する第三の工程と、第一の導電膜下のゲート酸
化膜の周りを、酸化することにより厚くする第四の工程
と、第一の導電膜上に第二の導電膜を形成する第五の工
程と、第一の導電膜と共にフローティングゲートを構成
するよう、エッチングすることにより、第一の導電膜の
上部及び周囲を被う形に第二の導電膜を形成する第六の
工程と、第二の導電膜の上に層間絶縁膜を形成する第七
の工程と、層間絶縁膜の上に第三の導電膜を形成する第
八の工程と、層間絶縁膜及び第三の導電膜をエッチング
することにより、コントロールゲートを形成する第九の
工程と、この第九の工程の後、イオン注入により基板に
第二導電型の低濃度拡散層を形成する第十の工程と、第
二の導電膜及び層間絶縁膜及び第三の導電膜の側壁にサ
イドウォール絶縁膜を形成する第十一の工程と、この第
十一の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第十二の工程を含むものであ
る。
方法においては、素子分離された第一導電型の基板上に
ゲート酸化膜を形成する第一の工程と、ゲート酸化膜上
に第一の導電膜を形成する第二の工程と、第一の導電膜
をエッチングすることによりフローティングゲートの一
部を形成する第三の工程と、第一の導電膜下のゲート酸
化膜の周りを、酸化することにより厚くする第四の工程
と、第一の導電膜上に第二の導電膜を形成する第五の工
程と、第一の導電膜と共にフローティングゲートを構成
するよう、エッチングすることにより、第一の導電膜の
上部及び周囲を被う形に第二の導電膜を形成する第六の
工程と、第二の導電膜の上に層間絶縁膜を形成する第七
の工程と、層間絶縁膜の上に第三の導電膜を形成する第
八の工程と、層間絶縁膜及び第三の導電膜をエッチング
することにより、コントロールゲートを形成する第九の
工程と、この第九の工程の後、イオン注入により基板に
第二導電型の低濃度拡散層を形成する第十の工程と、第
二の導電膜及び層間絶縁膜及び第三の導電膜の側壁にサ
イドウォール絶縁膜を形成する第十一の工程と、この第
十一の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第十二の工程を含むものであ
る。
【０００７】さらに、この発明に係わる半導体装置にお
いては、フィールド酸化膜によって素子分離された第一
導電型の基板と、この基板上に形成される中央部が薄
く、周辺部が厚いゲート酸化膜と、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が第
一の導電膜の上部を被うように形成され、周辺部が第一
の導電膜の周囲を被い、ゲート酸化膜の厚い部分と接す
るように形成された第二の導電膜からなるフローティン
グゲートと、第二の導電膜の上に層間絶縁膜を介して形
成された第三の導電膜からなるコントロールゲートと、
フローティングゲートの下端面から外方向に広がるよう
基板に形成された第二導電型の低濃度拡散層と、第二の
導電膜及び層間絶縁膜及び第三の導電膜の側壁に形成さ
れたサイドウォール絶縁膜の下端面から外方向に広がる
よう基板に形成された第二導電型の高濃度拡散層を備え
たものである。また、第一の導電膜及び第二の導電膜
を、ポリシリコン膜としたものである。また、第三の導
電膜を、ポリシリコン膜としたものである。
いては、フィールド酸化膜によって素子分離された第一
導電型の基板と、この基板上に形成される中央部が薄
く、周辺部が厚いゲート酸化膜と、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が第
一の導電膜の上部を被うように形成され、周辺部が第一
の導電膜の周囲を被い、ゲート酸化膜の厚い部分と接す
るように形成された第二の導電膜からなるフローティン
グゲートと、第二の導電膜の上に層間絶縁膜を介して形
成された第三の導電膜からなるコントロールゲートと、
フローティングゲートの下端面から外方向に広がるよう
基板に形成された第二導電型の低濃度拡散層と、第二の
導電膜及び層間絶縁膜及び第三の導電膜の側壁に形成さ
れたサイドウォール絶縁膜の下端面から外方向に広がる
よう基板に形成された第二導電型の高濃度拡散層を備え
たものである。また、第一の導電膜及び第二の導電膜
を、ポリシリコン膜としたものである。また、第三の導
電膜を、ポリシリコン膜としたものである。
【０００８】
【作用】上記のような半導体装置または半導体装置の製
造方法においては、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、ゲ
ートエッジ部を厚いゲート酸化膜上に形成して、低濃度
拡散層をゲートエッジ部から外方向に広がるように形成
して、ゲートエッジ部での電界集中を緩和し、チャネル
長を長くする。また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにする。
造方法においては、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、ゲ
ートエッジ部を厚いゲート酸化膜上に形成して、低濃度
拡散層をゲートエッジ部から外方向に広がるように形成
して、ゲートエッジ部での電界集中を緩和し、チャネル
長を長くする。また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにする。
【０００９】
【実施例】 実施例１．図１は、この発明の実施例１による半導体装
置の製造方法を示す工程断面図で、（ａ）（ｂ）（ｃ）
によって製造工程を示している。図において、２〜４は
上記従来装置と同一のものであり、その説明を省略す
る。７はｐ型シリコン基板、８はシリコン窒化膜、９
は、酸化によってゲート酸化膜３より厚く形成された酸
化膜、１０はポリシリコン膜４上に形成されるポリシリ
コン膜で、ポリシリコン膜４と共にゲートを形成する。
１１はフォトレジスト、１２はｐ型シリコン基板１に形
成されるｎ- 層、１３はゲートであるポリシリコン膜１
０の側壁に形成されたサイドウォール絶縁膜である。１
４はｐ型シリコン基板１に形成されたｎ+ 層である。
置の製造方法を示す工程断面図で、（ａ）（ｂ）（ｃ）
によって製造工程を示している。図において、２〜４は
上記従来装置と同一のものであり、その説明を省略す
る。７はｐ型シリコン基板、８はシリコン窒化膜、９
は、酸化によってゲート酸化膜３より厚く形成された酸
化膜、１０はポリシリコン膜４上に形成されるポリシリ
コン膜で、ポリシリコン膜４と共にゲートを形成する。
１１はフォトレジスト、１２はｐ型シリコン基板１に形
成されるｎ- 層、１３はゲートであるポリシリコン膜１
０の側壁に形成されたサイドウォール絶縁膜である。１
４はｐ型シリコン基板１に形成されたｎ+ 層である。
【００１０】このような半導体装置の製造方法において
は、図１（ａ）のように、ｐ型シリコン基板７上にＬＯ
ＣＯＳ法等によりフィールド酸化膜２を形成し、ゲート
酸化膜３、ゲート電極となるポリシリコン膜４を順次形
成し、シリコン窒化膜８をマスクとして、ポリシリコン
膜４をエッチングする。このときポリシリコン膜４のゲ
ート長方向の長さは、実現しようとするトランジスタの
ゲート長より短くしておく。その後酸化を行い、ゲート
酸化膜３より厚い酸化膜９を形成する。この処理の前に
トランジスタのｎ- 層を形成すると、このとき形成され
る酸化膜９は、リン等の不純物を多く含んだ酸化膜とな
るので、ソース／ドレイン拡散層（ｎ-、ｎ+ 層）は、
酸化膜９を形成した後に形成する。次にシリコン窒化膜
８を除去し、図１（ｂ）に示すようにポリシリコン膜１
０を形成する。続いて、フォトレジスト１１をマスクと
して、ポリシリコン膜１０をエッチングする。このエッ
チング後のポリシリコン膜１０の大きさが、実現するト
ランジスタのゲート長、ゲート幅であり、図１（ｂ）の
ように、ポリシリコン膜１０のゲート端は酸化膜９上と
なる。その後図１（ｃ）のように、リン等のイオン注入
によりｎ- 層１２を形成し、フォトレジスト１１を除去
し、ＣＶＤ酸化膜を堆積してエッチングすることにより
サイドウォール絶縁膜１３を形成する。その後Ａｓ等の
イオン注入によりｎ+ 層１４を形成することにより、図
１（ｃ）のようなＬＤＤ構造のトランジスタを形成す
る。これにより、ゲート電極端で電界緩和されると共
に、薄いゲート酸化膜３の領域の面積が小さいために、
信頼性の高いゲート酸化膜３を有するトランジスタが形
成できる。
は、図１（ａ）のように、ｐ型シリコン基板７上にＬＯ
ＣＯＳ法等によりフィールド酸化膜２を形成し、ゲート
酸化膜３、ゲート電極となるポリシリコン膜４を順次形
成し、シリコン窒化膜８をマスクとして、ポリシリコン
膜４をエッチングする。このときポリシリコン膜４のゲ
ート長方向の長さは、実現しようとするトランジスタの
ゲート長より短くしておく。その後酸化を行い、ゲート
酸化膜３より厚い酸化膜９を形成する。この処理の前に
トランジスタのｎ- 層を形成すると、このとき形成され
る酸化膜９は、リン等の不純物を多く含んだ酸化膜とな
るので、ソース／ドレイン拡散層（ｎ-、ｎ+ 層）は、
酸化膜９を形成した後に形成する。次にシリコン窒化膜
８を除去し、図１（ｂ）に示すようにポリシリコン膜１
０を形成する。続いて、フォトレジスト１１をマスクと
して、ポリシリコン膜１０をエッチングする。このエッ
チング後のポリシリコン膜１０の大きさが、実現するト
ランジスタのゲート長、ゲート幅であり、図１（ｂ）の
ように、ポリシリコン膜１０のゲート端は酸化膜９上と
なる。その後図１（ｃ）のように、リン等のイオン注入
によりｎ- 層１２を形成し、フォトレジスト１１を除去
し、ＣＶＤ酸化膜を堆積してエッチングすることにより
サイドウォール絶縁膜１３を形成する。その後Ａｓ等の
イオン注入によりｎ+ 層１４を形成することにより、図
１（ｃ）のようなＬＤＤ構造のトランジスタを形成す
る。これにより、ゲート電極端で電界緩和されると共
に、薄いゲート酸化膜３の領域の面積が小さいために、
信頼性の高いゲート酸化膜３を有するトランジスタが形
成できる。
【００１１】実施例２．図２はこの発明の実施例２によ
る半導体装置を示す断面図である。図において、２、
３、７、９、１２、１４は図１と同じものであり、その
説明を省略する。１５は、ゲート酸化膜３上に形成され
るポリシリコン膜、１６はポリシリコン膜１５上に形成
されるポリシリコン膜で、ポリシリコン膜１５と共にフ
ローティングゲートを形成する。１７はポリシリコン膜
１６上に形成されるフローティングゲート・コントロー
ルゲート間の層間絶縁膜、１８は層間絶縁膜１７上に形
成されるポリシリコン膜で、コントロールゲートを形成
する。１９はポリシリコン膜１６、層間絶縁膜１７及び
ポリシリコン膜１８の側壁に形成されるサイドウォール
絶縁膜である。
る半導体装置を示す断面図である。図において、２、
３、７、９、１２、１４は図１と同じものであり、その
説明を省略する。１５は、ゲート酸化膜３上に形成され
るポリシリコン膜、１６はポリシリコン膜１５上に形成
されるポリシリコン膜で、ポリシリコン膜１５と共にフ
ローティングゲートを形成する。１７はポリシリコン膜
１６上に形成されるフローティングゲート・コントロー
ルゲート間の層間絶縁膜、１８は層間絶縁膜１７上に形
成されるポリシリコン膜で、コントロールゲートを形成
する。１９はポリシリコン膜１６、層間絶縁膜１７及び
ポリシリコン膜１８の側壁に形成されるサイドウォール
絶縁膜である。
【００１２】次に、図１及び図２を用いて、実施例２に
よる半導体装置の製造方法を説明する。実施例１と同様
に図１（ｂ）の状態すなわち、ポリシリコン膜１５及び
ポリシリコン膜１６まで形成した後、フォトレジストを
除去し、ポリシリコン膜１６上に層間絶縁膜１７、ポリ
シリコン膜１８を順次形成し、フォトレジスト等を用い
エッチングする。続いて、実施例１と同様にｎ- 層１
２、サイドウォール絶縁膜１９、ｎ+ 層１４を形成すれ
ば、図２のようなポリシリコン膜１８をコントロールゲ
ート、ポリシリコン膜１５及び１６をフローティングゲ
ートとするフラッシュメモリのセルを実現できる。この
セルにおいて書き込み、消去時におけるｐ型シリコン基
板７とフローティングゲートとの電子のやりとりを、ゲ
ート酸化膜３及び酸化膜９の全面で行うと、電流のほと
んどは電界の大きなゲート酸化膜の薄い部分すなわちゲ
ート酸化膜３の領域で流れる。よってゲートエッジ部に
は、電流は流れない。またゲート酸化膜３の部分は通常
の作成方法で実現したセルより面積が小さいため、信頼
性が高くなる。
よる半導体装置の製造方法を説明する。実施例１と同様
に図１（ｂ）の状態すなわち、ポリシリコン膜１５及び
ポリシリコン膜１６まで形成した後、フォトレジストを
除去し、ポリシリコン膜１６上に層間絶縁膜１７、ポリ
シリコン膜１８を順次形成し、フォトレジスト等を用い
エッチングする。続いて、実施例１と同様にｎ- 層１
２、サイドウォール絶縁膜１９、ｎ+ 層１４を形成すれ
ば、図２のようなポリシリコン膜１８をコントロールゲ
ート、ポリシリコン膜１５及び１６をフローティングゲ
ートとするフラッシュメモリのセルを実現できる。この
セルにおいて書き込み、消去時におけるｐ型シリコン基
板７とフローティングゲートとの電子のやりとりを、ゲ
ート酸化膜３及び酸化膜９の全面で行うと、電流のほと
んどは電界の大きなゲート酸化膜の薄い部分すなわちゲ
ート酸化膜３の領域で流れる。よってゲートエッジ部に
は、電流は流れない。またゲート酸化膜３の部分は通常
の作成方法で実現したセルより面積が小さいため、信頼
性が高くなる。
【００１３】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。基板上
に形成されるゲート酸化膜を、中央部が薄く、周辺部が
厚いゲート酸化膜とし、ゲートエッジ部を厚いゲート酸
化膜上に形成して、ゲートエッジ部での電界集中を緩和
するので、ゲートエッジ部でのゲート酸化膜の劣化が発
生せず、薄いゲート酸化膜の領域の面積が小さいため、
信頼性の高いゲート酸化膜とすることができるととも
に、低濃度拡散層をゲートエッジ部から外方向に広がる
ように形成したため、チャネル長を長くすることがで
き、チャネル長に対してゲート電極を大きくする必要が
なく、微細化に適した半導体装置とすることができる。
れているので、以下に示すような効果を奏する。基板上
に形成されるゲート酸化膜を、中央部が薄く、周辺部が
厚いゲート酸化膜とし、ゲートエッジ部を厚いゲート酸
化膜上に形成して、ゲートエッジ部での電界集中を緩和
するので、ゲートエッジ部でのゲート酸化膜の劣化が発
生せず、薄いゲート酸化膜の領域の面積が小さいため、
信頼性の高いゲート酸化膜とすることができるととも
に、低濃度拡散層をゲートエッジ部から外方向に広がる
ように形成したため、チャネル長を長くすることがで
き、チャネル長に対してゲート電極を大きくする必要が
なく、微細化に適した半導体装置とすることができる。
【００１４】また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにしたので、ゲートエッジ部
に電流が流れず、しかも薄いゲート酸化膜の部分の面積
が小さくなり、信頼性が高くなる。
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにしたので、ゲートエッジ部
に電流が流れず、しかも薄いゲート酸化膜の部分の面積
が小さくなり、信頼性が高くなる。
【図１】 この発明の実施例１による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】 この発明の実施例２による半導体装置の断面
図である。
図である。
【図３】 従来の半導体装置の製造方法を示す工程断面
図である。
図である。
２ フィールド酸化膜、３ ゲート酸化膜、４，１０，
１５，１６，１８ ポリシリコン膜、７ ｐ型シリコン
基板、９ 酸化膜、１２ ｎ- 層、１３，１９ サイド
ウォール絶縁膜、１４ ｎ+ 層、１７ 層間絶縁膜
１５，１６，１８ ポリシリコン膜、７ ｐ型シリコン
基板、９ 酸化膜、１２ ｎ- 層、１３，１９ サイド
ウォール絶縁膜、１４ ｎ+ 層、１７ 層間絶縁膜
Claims (7)
- 【請求項１】 素子分離された第一導電型の基板上にゲ
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりゲートの一部を形成する
第三の工程、上記第一の導電膜下のゲート酸化膜の周り
を、酸化することにより厚くする第四の工程、上記第一
の導電膜上に第二の導電膜を形成する第五の工程、上記
第一の導電膜と共にゲートを構成するよう、エッチング
することにより、上記第一の導電膜の上部及び周囲を被
う形に上記第二の導電膜を形成する第六の工程、この第
六の工程の後、イオン注入により上記基板に第二導電型
の低濃度拡散層を形成する第七の工程、上記第二の導電
膜の側壁にサイドウォール絶縁膜を形成する第八の工
程、この第八の工程の後、イオン注入により上記基板上
に第二導電型の高濃度拡散層を形成する第九の工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 フィールド酸化膜によって素子分離され
た第一導電型の基板、この基板上に形成される中央部が
薄く、周辺部が厚いゲート酸化膜、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が上
記第一の導電膜の上部を被うように形成され、周辺部が
上記第一の導電膜の周囲を被い、上記ゲート酸化膜の厚
い部分と接するように形成された第二の導電膜からなる
ゲート、このゲートの下端面から外方向に広がるよう上
記基板に形成された第二導電型の低濃度拡散層、上記第
二の導電膜の側壁に形成されたサイドウォール絶縁膜の
下端面から外方向に広がるよう上記基板に形成された第
二導電型の高濃度拡散層を備えたことを特徴とする半導
体装置。 - 【請求項３】 素子分離された第一導電型の基板上にゲ
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりフローティングゲートの
一部を形成する第三の工程、上記第一の導電膜下のゲー
ト酸化膜の周りを、酸化することにより厚くする第四の
工程、上記第一の導電膜上に第二の導電膜を形成する第
五の工程、上記第一の導電膜と共にフローティングゲー
トを構成するよう、エッチングすることにより、上記第
一の導電膜の上部及び周囲を被う形に上記第二の導電膜
を形成する第六の工程、上記第二の導電膜の上に層間絶
縁膜を形成する第七の工程、上記層間絶縁膜の上に第三
の導電膜を形成する第八の工程、上記層間絶縁膜及び第
三の導電膜をエッチングすることにより、コントロール
ゲートを形成する第九の工程、この第九の工程の後、イ
オン注入により上記基板に第二導電型の低濃度拡散層を
形成する第十の工程、上記第二の導電膜及び層間絶縁膜
及び第三の導電膜の側壁にサイドウォール絶縁膜を形成
する第十一の工程、この第十一の工程の後、イオン注入
により上記基板上に第二導電型の高濃度拡散層を形成す
る第十二の工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項４】 フィールド酸化膜によって素子分離され
た第一導電型の基板、この基板上に形成される中央部が
薄く、周辺部が厚いゲート酸化膜、このゲート酸化膜の
薄い部分の上に形成される第一の導電膜と、中央部が上
記第一の導電膜の上部を被うように形成され、周辺部が
上記第一の導電膜の周囲を被い、上記ゲート酸化膜の厚
い部分と接するように形成された第二の導電膜からなる
フローティングゲート、上記第二の導電膜の上に層間絶
縁膜を介して形成された第三の導電膜からなるコントロ
ールゲート、上記フローティングゲートの下端面から外
方向に広がるよう上記基板に形成された第二導電型の低
濃度拡散層、上記第二の導電膜及び層間絶縁膜及び第三
の導電膜の側壁に形成されたサイドウォール絶縁膜の下
端面から外方向に広がるよう上記基板に形成された第二
導電型の高濃度拡散層を備えたことを特徴とする半導体
装置。 - 【請求項５】 第一の導電膜及び第二の導電膜は、ポリ
シリコン膜であることを特徴とする請求項２記載の半導
体装置。 - 【請求項６】 第一の導電膜及び第二の導電膜は、ポリ
シリコン膜であることを特徴とする請求項４記載の半導
体装置。 - 【請求項７】 第三の導電膜は、ポリシリコン膜である
ことを特徴とする請求項４または請求項６記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29173194A JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29173194A JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148585A true JPH08148585A (ja) | 1996-06-07 |
| JP3526090B2 JP3526090B2 (ja) | 2004-05-10 |
Family
ID=17772673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29173194A Expired - Fee Related JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3526090B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| JP2003289115A (ja) * | 2002-01-04 | 2003-10-10 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
-
1994
- 1994-11-25 JP JP29173194A patent/JP3526090B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| US5986302A (en) * | 1997-02-04 | 1999-11-16 | Denso Corporation | Semiconductor memory device |
| JP2003289115A (ja) * | 2002-01-04 | 2003-10-10 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3526090B2 (ja) | 2004-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002118177A (ja) | 半導体装置及びその製造方法 | |
| JPH10150195A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH0878672A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR0140719B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| JPH10223771A (ja) | 半導体装置とその製造方法 | |
| US4507846A (en) | Method for making complementary MOS semiconductor devices | |
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| JPH11111972A (ja) | 半導体デバイス及びその製造方法 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| CN211700291U (zh) | 自对准的沟槽式场效应晶体管 | |
| JP3526090B2 (ja) | 半導体装置の製造方法 | |
| JPH11191622A (ja) | 半導体デバイス及び製造方法 | |
| JP3057792B2 (ja) | 薄膜トランジスタの製造方法 | |
| US7550357B2 (en) | Semiconductor device and fabricating method thereof | |
| JP2005026464A (ja) | 半導体装置およびその製造方法 | |
| US5747372A (en) | Semiconductor device and method for fabricating same | |
| JP3079586B2 (ja) | 高耐圧トランジスタおよびその製造方法 | |
| KR100298874B1 (ko) | 트랜지스터의형성방법 | |
| JPH0666326B2 (ja) | 半導体装置およびその製造方法 | |
| KR100234692B1 (ko) | 트랜지스터 및 그 제조방법 | |
| US6555881B2 (en) | Mask ROM cell and method of fabricating the same | |
| JPH11220128A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031125 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |