JPH11220128A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JPH11220128A JPH11220128A JP10282288A JP28228898A JPH11220128A JP H11220128 A JPH11220128 A JP H11220128A JP 10282288 A JP10282288 A JP 10282288A JP 28228898 A JP28228898 A JP 28228898A JP H11220128 A JPH11220128 A JP H11220128A
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- H10D30/01—Manufacture or treatment
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- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
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- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ハローイオン注入によるしきい値電圧の変化
を防止して素子の電気的な特性を改善させることができ
るＭＯＳＦＥＴ及びその製造方法を提供する。 【解決手段】 本半導体デバイスは短チャネル効果を防
ぐようにハローイオンを注入したものである。基板内の
ゲート電極の両端部分に相当する位置に障壁層を形成さ
せ、その障壁層の下側にハローイオンを注入するように
したことを特徴とする。 【効果】 ハローイオンが障壁層の下側にあるので、後
工程の熱処理中に拡散してもその障壁層のためにハロー
領域用の不純物がチャネル領域に入り込むことがなくデ
バイスのしきい値特性が低下することがない。
を防止して素子の電気的な特性を改善させることができ
るＭＯＳＦＥＴ及びその製造方法を提供する。 【解決手段】 本半導体デバイスは短チャネル効果を防
ぐようにハローイオンを注入したものである。基板内の
ゲート電極の両端部分に相当する位置に障壁層を形成さ
せ、その障壁層の下側にハローイオンを注入するように
したことを特徴とする。 【効果】 ハローイオンが障壁層の下側にあるので、後
工程の熱処理中に拡散してもその障壁層のためにハロー
領域用の不純物がチャネル領域に入り込むことがなくデ
バイスのしきい値特性が低下することがない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特にデバイスの電気的な特性を改善させるに適した
ＭＯＳＦＥＴ及びその製造方法に関する。
し、特にデバイスの電気的な特性を改善させるに適した
ＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体デバイスの高集積化に伴
ってデバイスのサイズが小さくなり、トランジスタの場
合にチャネル長が短くなる。このようなチャネル長の減
少はパンチスルー現象を誘発し、ソース／ドレイン間の
間隙（チャネル長）が狭くなるに従って２つの電極間の
漏れ電流が増加する問題を引き起こす。
ってデバイスのサイズが小さくなり、トランジスタの場
合にチャネル長が短くなる。このようなチャネル長の減
少はパンチスルー現象を誘発し、ソース／ドレイン間の
間隙（チャネル長）が狭くなるに従って２つの電極間の
漏れ電流が増加する問題を引き起こす。
【０００３】以下、従来の技術のＭＯＳＦＥＴの製造方
法を図１に基づき説明する。図１ａに示すように、半導
体基板１１の表面内にチャネルイオン注入を施した後、
半導体基板１１の全面にゲート絶縁膜１２を形成する。
この後、ゲート絶縁膜１２上にゲート電極用のポリシリ
コン層を形成する。ポリシリコン層１３上にフォトレジ
スト（図示せず）を塗布する。露光及び現像工程により
フォトレジストをパターニングしてゲート電極領域を定
める。図１ｂに示すように、パターニングされたフォト
レジストをマスクに用いたエッチング工程でポリシリコ
ン層１３を選択的に除去してゲート電極１３ａを形成す
る。この後、ゲート電極１３ａをマスクに用いて基板と
反対の導電型の不純物イオンを注入してゲート電極１３
ａの両側に低濃度のＬＤＤ領域１４を形成する。そし
て、短チャネル特性を改善するため、チャネル、この例
の場合は基板と同一の導電性のイオンを斜めに又は垂直
に注入してハロー(halo)領域１４ａを形成する。
法を図１に基づき説明する。図１ａに示すように、半導
体基板１１の表面内にチャネルイオン注入を施した後、
半導体基板１１の全面にゲート絶縁膜１２を形成する。
この後、ゲート絶縁膜１２上にゲート電極用のポリシリ
コン層を形成する。ポリシリコン層１３上にフォトレジ
スト（図示せず）を塗布する。露光及び現像工程により
フォトレジストをパターニングしてゲート電極領域を定
める。図１ｂに示すように、パターニングされたフォト
レジストをマスクに用いたエッチング工程でポリシリコ
ン層１３を選択的に除去してゲート電極１３ａを形成す
る。この後、ゲート電極１３ａをマスクに用いて基板と
反対の導電型の不純物イオンを注入してゲート電極１３
ａの両側に低濃度のＬＤＤ領域１４を形成する。そし
て、短チャネル特性を改善するため、チャネル、この例
の場合は基板と同一の導電性のイオンを斜めに又は垂直
に注入してハロー(halo)領域１４ａを形成する。
【０００４】図１ｃに示すように、ハロー領域を形成さ
せた後、基板１１の全面に絶縁膜を形成した後、エッチ
バックしてゲート電極１３ａの両側面に絶縁側壁１５を
形成する。さらに、絶縁側壁１５とゲート電極１３ａを
マスクに用いて高濃度の不純物を注入すると、図１ｄに
示すように、ソース／ドレイン不純物領域１６が形成さ
れる。この後、図示してないが、コンタクト形成工程及
び配線工程を実施して従来の技術によるＭＯＳＦＥＴの
製造工程が完了する。
せた後、基板１１の全面に絶縁膜を形成した後、エッチ
バックしてゲート電極１３ａの両側面に絶縁側壁１５を
形成する。さらに、絶縁側壁１５とゲート電極１３ａを
マスクに用いて高濃度の不純物を注入すると、図１ｄに
示すように、ソース／ドレイン不純物領域１６が形成さ
れる。この後、図示してないが、コンタクト形成工程及
び配線工程を実施して従来の技術によるＭＯＳＦＥＴの
製造工程が完了する。
【０００５】
【発明が解決しようとする課題】しかし、従来のＭＯＳ
ＦＥＴの製造方法には次のような問題点があった。短チ
ャネル特性を改善させるためにチャネル領域と同じ導電
型の不純物イオンすなわちハローイオン注入を実施する
と、チャネル領域の両端部（ゲート電極の端部）がチャ
ネル領域の中央部分に比べて高濃度にドープされるた
め、しきい値電圧の増加をもたらす。ついには、チャネ
ル長で決まるしきい値電圧の特性が変化することがあ
る。本発明は上記の問題点を解決するためになされたも
のであり、その目的とするところは、ハローイオン注入
によるしきい値電圧の変化を防止してデバイスの電気的
な特性を改善させることができるＭＯＳＦＥＴ及びその
製造方法を提供することにある。
ＦＥＴの製造方法には次のような問題点があった。短チ
ャネル特性を改善させるためにチャネル領域と同じ導電
型の不純物イオンすなわちハローイオン注入を実施する
と、チャネル領域の両端部（ゲート電極の端部）がチャ
ネル領域の中央部分に比べて高濃度にドープされるた
め、しきい値電圧の増加をもたらす。ついには、チャネ
ル長で決まるしきい値電圧の特性が変化することがあ
る。本発明は上記の問題点を解決するためになされたも
のであり、その目的とするところは、ハローイオン注入
によるしきい値電圧の変化を防止してデバイスの電気的
な特性を改善させることができるＭＯＳＦＥＴ及びその
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明のＭＯＳＦＥＴは、第１導電型の基板の表面部
にゲート電極を形成させ、そのゲート電極の下側である
チャネル領域と同じ導電型の不純物イオンを基板に注入
してハロー領域を形成させた構造であり、その基板内部
のゲート電極の端部に相当する位置であって、熱処理時
にハロー領域の不純物がチャネル領域に入り込まない位
置に障壁層を形成させたことを特徴とする。
の本発明のＭＯＳＦＥＴは、第１導電型の基板の表面部
にゲート電極を形成させ、そのゲート電極の下側である
チャネル領域と同じ導電型の不純物イオンを基板に注入
してハロー領域を形成させた構造であり、その基板内部
のゲート電極の端部に相当する位置であって、熱処理時
にハロー領域の不純物がチャネル領域に入り込まない位
置に障壁層を形成させたことを特徴とする。
【０００７】更に、本発明のＭＯＳＦＥＴの製造方法
は、第１導電型の基板上に一定の間隙を保って障壁層を
形成するステップと、障壁層を覆うように基板の全面に
エピタキシャル層を成長させるステップと、エピタキシ
ャル層上の所定位置にゲート絶縁膜を形成し、そのゲー
ト絶縁膜上にゲート電極を形成するステップと、ゲート
電極の両側のエピタキシャル層に不純物を注入してＬＤ
Ｄ領域を形成するステップと、障壁層の下部の基板にチ
ャネル領域と同じ導電型の不純物イオンを注入して第１
導電型の不純物領域を形成するステップと、ゲート電極
の両側の基板を含むエピタキシャル層に不純物を注入し
て第２導電型のソース／ドレイン不純物領域を形成する
ステップとを備えることを特徴とする。
は、第１導電型の基板上に一定の間隙を保って障壁層を
形成するステップと、障壁層を覆うように基板の全面に
エピタキシャル層を成長させるステップと、エピタキシ
ャル層上の所定位置にゲート絶縁膜を形成し、そのゲー
ト絶縁膜上にゲート電極を形成するステップと、ゲート
電極の両側のエピタキシャル層に不純物を注入してＬＤ
Ｄ領域を形成するステップと、障壁層の下部の基板にチ
ャネル領域と同じ導電型の不純物イオンを注入して第１
導電型の不純物領域を形成するステップと、ゲート電極
の両側の基板を含むエピタキシャル層に不純物を注入し
て第２導電型のソース／ドレイン不純物領域を形成する
ステップとを備えることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明実施形態のＭＯＳＦ
ＥＴ及びその製造方法を添付図面に基づき説明する。図
２は本実施形態のＭＯＳＦＥＴの構造を説明するための
構造断面図である。図２に示すように、このＭＯＳＦＥ
Ｔは、第１導電型の基板２１と、基板２１上の所定領域
に形成されたゲート電極２４と、ゲート電極２４の端部
の位置に対応する基板２１内に形成された障壁層２２
と、障壁層２２上の基板２１の表面内に形成されたＬＤ
Ｄ領域２５と、障壁層２２の下部の基板２１内に形成さ
れた第１導電型の不純物領域２６と、ゲート電極２４の
両側面に形成された絶縁側壁２７と、基板２１の絶縁側
壁２７両側の表面内に形成された第２導電型のソース／
ドレイン不純物領域２８とを備える。ゲート電極２４と
基板２１との間にはゲート絶縁膜２３がある。また基板
は半導体基板或いは半導体基板上に形成されたエピタキ
シャル層を含む。
ＥＴ及びその製造方法を添付図面に基づき説明する。図
２は本実施形態のＭＯＳＦＥＴの構造を説明するための
構造断面図である。図２に示すように、このＭＯＳＦＥ
Ｔは、第１導電型の基板２１と、基板２１上の所定領域
に形成されたゲート電極２４と、ゲート電極２４の端部
の位置に対応する基板２１内に形成された障壁層２２
と、障壁層２２上の基板２１の表面内に形成されたＬＤ
Ｄ領域２５と、障壁層２２の下部の基板２１内に形成さ
れた第１導電型の不純物領域２６と、ゲート電極２４の
両側面に形成された絶縁側壁２７と、基板２１の絶縁側
壁２７両側の表面内に形成された第２導電型のソース／
ドレイン不純物領域２８とを備える。ゲート電極２４と
基板２１との間にはゲート絶縁膜２３がある。また基板
は半導体基板或いは半導体基板上に形成されたエピタキ
シャル層を含む。
【０００９】このようにして構成される本ＭＯＳＦＥＴ
の製造方法を添付図面に基づき説明する。図３は上記実
施形態のＭＯＳＦＥＴの製造方法を説明するための工程
断面図である。図３ａに示すように、第１導電型の基板
２１上に絶縁膜を形成した後、それを選択的に除去して
基板２１上に互いに一定の距離離して障壁層２２を形成
する。障壁層２２の物質は絶縁物質であり、シリコン酸
化膜やシリコン窒化膜でよい。
の製造方法を添付図面に基づき説明する。図３は上記実
施形態のＭＯＳＦＥＴの製造方法を説明するための工程
断面図である。図３ａに示すように、第１導電型の基板
２１上に絶縁膜を形成した後、それを選択的に除去して
基板２１上に互いに一定の距離離して障壁層２２を形成
する。障壁層２２の物質は絶縁物質であり、シリコン酸
化膜やシリコン窒化膜でよい。
【００１０】次いで、図３ｂに示すように、基板２１を
シード層としてエピタキシャル層２１ａを成長させる。
その際、エピタキシャル層２１ａは、障壁層２２を覆う
ように十分な厚さに成長させる。図３ｃに示すように、
エピタキシャル層２１ａ上の所定領域にゲート絶縁膜２
３を有するゲート電極２４を形成する。その工程は以下
の通りである。エピタキシャル層２１ａ上にゲート絶縁
膜２３を成長させた後、ポリシリコン層（図示せず）を
形成する。ポリシリコン層上にフォトレジスト（図示せ
ず）を塗布する。露光及び現像工程でフォトレジストを
パターニングし、パターニングされたフォトレジストを
マスクに用いたエッチング工程で基板２１の表面が露出
されるようにポリシリコン層、ゲート絶縁膜を選択的に
除去する。このように、ゲート電極２４を形成した後、
ゲート電極２４をマスクに用いてイオン注入でゲート電
極２４両側の基板２１の表面内にＬＤＤ領域２５を形成
する。この後、ゲート電極２４をマスクにしてハローイ
オンを注入して、障壁層２２下部の基板２１内に第１導
電型の不純物領域２６を形成する。このハローイオン注
入は、第１導電型の不純物領域２６が障壁層２２の下側
に形成されるようにその注入エネルギーを調節する。こ
の障壁層２２は、後工程の熱処理時にハローイオンがゲ
ート電極２４のエッジ部位へ拡散されないように、拡散
防止膜の役割を果たす。そして、ハローイオンはチルト
（傾斜）注入又は垂直に注入し、後で形成するソース／
ドレイン不純物領域と反対の導電性を有する。すなわ
ち、チャネル領域と同じ導電型である。本実施形態の場
合は基板の不純物の導電型と同じであるが、基板にウエ
ルを形成させてそこにデバイスを形成させた場合は基板
の導電型とは異なる。こうして第１導電型の不純物領域
２６を形成した後、ゲート電極２４を含む基板２１の全
面に絶縁膜を形成し、絶縁膜をエッチバックしてゲート
電極２４の両側面に絶縁側壁２７を形成する。
シード層としてエピタキシャル層２１ａを成長させる。
その際、エピタキシャル層２１ａは、障壁層２２を覆う
ように十分な厚さに成長させる。図３ｃに示すように、
エピタキシャル層２１ａ上の所定領域にゲート絶縁膜２
３を有するゲート電極２４を形成する。その工程は以下
の通りである。エピタキシャル層２１ａ上にゲート絶縁
膜２３を成長させた後、ポリシリコン層（図示せず）を
形成する。ポリシリコン層上にフォトレジスト（図示せ
ず）を塗布する。露光及び現像工程でフォトレジストを
パターニングし、パターニングされたフォトレジストを
マスクに用いたエッチング工程で基板２１の表面が露出
されるようにポリシリコン層、ゲート絶縁膜を選択的に
除去する。このように、ゲート電極２４を形成した後、
ゲート電極２４をマスクに用いてイオン注入でゲート電
極２４両側の基板２１の表面内にＬＤＤ領域２５を形成
する。この後、ゲート電極２４をマスクにしてハローイ
オンを注入して、障壁層２２下部の基板２１内に第１導
電型の不純物領域２６を形成する。このハローイオン注
入は、第１導電型の不純物領域２６が障壁層２２の下側
に形成されるようにその注入エネルギーを調節する。こ
の障壁層２２は、後工程の熱処理時にハローイオンがゲ
ート電極２４のエッジ部位へ拡散されないように、拡散
防止膜の役割を果たす。そして、ハローイオンはチルト
（傾斜）注入又は垂直に注入し、後で形成するソース／
ドレイン不純物領域と反対の導電性を有する。すなわ
ち、チャネル領域と同じ導電型である。本実施形態の場
合は基板の不純物の導電型と同じであるが、基板にウエ
ルを形成させてそこにデバイスを形成させた場合は基板
の導電型とは異なる。こうして第１導電型の不純物領域
２６を形成した後、ゲート電極２４を含む基板２１の全
面に絶縁膜を形成し、絶縁膜をエッチバックしてゲート
電極２４の両側面に絶縁側壁２７を形成する。
【００１１】次いで、図３ｄに示すように、ゲート電極
２４と絶縁側壁２７をマスクに用いて高濃度の不純物イ
オンを注入した後、熱処理工程を行う。これにより、ゲ
ート電極２４の両側の基板２１内に第２導電型のソース
／ドレイン不純物領域２８が形成される。このとき、前
述したように、障壁層２２によりハローイオンがゲート
電極２４のエッジ部へ拡散されない。この後、図示して
ないが、コンタクト及び配線工程を行うと、本実施形態
によるＭＯＳＦＥＴの製造工程が完了する。
２４と絶縁側壁２７をマスクに用いて高濃度の不純物イ
オンを注入した後、熱処理工程を行う。これにより、ゲ
ート電極２４の両側の基板２１内に第２導電型のソース
／ドレイン不純物領域２８が形成される。このとき、前
述したように、障壁層２２によりハローイオンがゲート
電極２４のエッジ部へ拡散されない。この後、図示して
ないが、コンタクト及び配線工程を行うと、本実施形態
によるＭＯＳＦＥＴの製造工程が完了する。
【００１２】
【発明の効果】上述したように、本発明のＭＯＳＦＥＴ
及びその製造方法によって得られるデバイスは、ゲート
電極の両端部に相当する箇所の基板内に障壁層を形成さ
せてあるので、短チャネル特性を改善させるために注入
するハローイオンが、後工程の熱処理時にゲート電極の
下部のチャネル領域へ拡散されることがなくなり、従来
問題となっていたハローイオンによるしきい値電圧が変
化することを防止することができるという効果を有す
る。すなわち、デバイスのしきい値電圧の変化を防止し
て素子の電気的な特性を改善させることができる。ま
た、障壁層を絶縁物質、すなわちシリコン窒化膜やシリ
コン酸化膜で形成すると、導電性のハローイオンがゲー
ト電極の両端部にさらに拡散されない。このため、しき
い値電圧の変化を防止することができる。
及びその製造方法によって得られるデバイスは、ゲート
電極の両端部に相当する箇所の基板内に障壁層を形成さ
せてあるので、短チャネル特性を改善させるために注入
するハローイオンが、後工程の熱処理時にゲート電極の
下部のチャネル領域へ拡散されることがなくなり、従来
問題となっていたハローイオンによるしきい値電圧が変
化することを防止することができるという効果を有す
る。すなわち、デバイスのしきい値電圧の変化を防止し
て素子の電気的な特性を改善させることができる。ま
た、障壁層を絶縁物質、すなわちシリコン窒化膜やシリ
コン酸化膜で形成すると、導電性のハローイオンがゲー
ト電極の両端部にさらに拡散されない。このため、しき
い値電圧の変化を防止することができる。
【００１３】本発明方法によれば、あらかじめ障壁層を
形成させてから基板上にエピタキシャル層を成長させ、
その上にゲート電極を形成させるようにしたので、ゲー
ト電極の両端の部分の基板内部に障壁層を形成させるこ
とが容易となる。
形成させてから基板上にエピタキシャル層を成長させ、
その上にゲート電極を形成させるようにしたので、ゲー
ト電極の両端の部分の基板内部に障壁層を形成させるこ
とが容易となる。
【図１】 従来のＭＯＳＦＥＴの製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図２】 本発明実施形態のＭＯＳＦＥＴの構造断面
図。
図。
【図３】 本実施形態のＭＯＳＦＥＴの製造方法を説明
するための工程断面図。
するための工程断面図。
２１ 第１導電型の基板 ２１ａ エピタ
キシャル層 ２２ 障壁層 ２３ ゲート絶
縁膜 ２４ ゲート電極 ２５ ＬＤＤ領
域 ２６ 第２導電型の不純物領域 ２７ 絶縁側壁 ２８ 第３導電型のソース／ドレイン不純物領域
キシャル層 ２２ 障壁層 ２３ ゲート絶
縁膜 ２４ ゲート電極 ２５ ＬＤＤ領
域 ２６ 第２導電型の不純物領域 ２７ 絶縁側壁 ２８ 第３導電型のソース／ドレイン不純物領域
Claims (5)
- 【請求項１】 第１導電型の基板と、 基板上に形成されたゲート電極と、 基板内部のゲート電極の両端部に相当する位置に形成さ
れた障壁層と、 障壁層の下部に形成された第１導電型の不純物領域と、 基板内のゲート電極の両側に形成された第２導電型のソ
ース／ドレイン不純物領域とを備えることを特徴とする
ＭＯＳＦＥＴ。 - 【請求項２】 障壁層の物質はシリコン酸化膜、シリコ
ン窒化膜のいずれかであることを特徴とする請求項１記
載のＭＯＳＦＥＴ。 - 【請求項３】 障壁層は基板内部のゲート電極の両端部
からゲート電極の両側に形成させた側壁にわたってゲー
ト電極に平行に形成されることを特徴とする請求項１記
載のＭＯＳＦＥＴ。 - 【請求項４】 第１導電型の基板上に一定の間隙を保っ
て障壁層を形成するステップと、 障壁層を覆うように基板の全面にエピタキシャル層を成
長させるステップと、 エピタキシャル層上の所定位置にゲート絶縁膜を形成
し、そのゲート絶縁膜上にゲート電極を形成するステッ
プと、 ゲート電極の両側のエピタキシャル層に不純物を注入し
てＬＤＤ領域を形成するステップと、 障壁層の下部の基板に基板と同じ導電型の不純物イオン
を注入して第１導電型の不純物領域を形成するステップ
と、 ゲート電極の両側の基板を含むエピタキシャル層に不純
物を注入して第２導電型のソース／ドレイン不純物領域
を形成するステップと、を備えることを特徴とするＭＯ
ＳＦＥＴの製造方法。 - 【請求項５】 エピタキシャル層は、基板をシード層と
し、障壁層を十分に覆うようにエピタキシャル成長させ
ることを特徴とする請求項４記載のＭＯＳＦＥＴの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2328/1998 | 1998-01-26 | ||
| KR1019980002328A KR100257074B1 (ko) | 1998-01-26 | 1998-01-26 | 모스팻 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220128A true JPH11220128A (ja) | 1999-08-10 |
| JP3049496B2 JP3049496B2 (ja) | 2000-06-05 |
Family
ID=19532127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282288A Expired - Fee Related JP3049496B2 (ja) | 1998-01-26 | 1998-10-05 | Ｍｏｓｆｅｔの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6215153B1 (ja) |
| JP (1) | JP3049496B2 (ja) |
| KR (1) | KR100257074B1 (ja) |
| DE (1) | DE19836953B4 (ja) |
Cited By (1)
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