JPH08148657A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 半導体基板30上の最表面に設けられた絶縁層
31に開口部41が形成され、この開口部及び絶縁層31上に
被着された誘電体膜24と、この誘電体膜下に設けられた
第１の電極40と、誘電体膜24上に設けられた第２の電極
28とによってオンチップキャパシタＣＡＰ１、ＣＡＰ２
が構成されているダイナミックＲＡＭ。 【効果】 高誘電率膜の如き誘電率の大きい誘電体膜を
キャパシタに使用する場合でも、デバイスの性能を損な
うことがなく、誘電体膜の機能を良好に保持できるダイ
ナミックＲＡＭを提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置（例えば、
ダイナミックＲＡＭ（Random access memory））及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路装置、例えばダイ
ナミックＲＡＭでは、図２０に示すような構造のメモリ
セルＭ−ｃｅｌが知られている。

【０００３】即ち、Ｐ型ウェル２内に所定深さのトレン
チ状の溝３が設けられ、この溝３には絶縁膜４を介して
Ｎ⁺ 型ポリシリコン層（フィールドプレート）８が充填
されている。なお、ウェル２の下方にはＰ^- 型シリコン
基板が存在するが、図示省略した。

【０００４】そして、溝３の外側（ウェル２に接する
側）の全面に拡散形成されたＮ⁺ 型拡散領域５を電極
（ストレージノード）とし、上記のポリシリコン層８を
対向電極、絶縁膜４を誘電体膜とするキャパシタＣａｐ
が構成されている。

【０００５】また、溝３の側方（図面では左側）のＰ型
ウェル２内の表面には、Ｎ⁺ 型ソース領域６及びＮ⁺ 型
ドレイン領域７が所定のパターンに拡散形成されてい
て、これらの間にはゲート酸化膜14を介してワード線
（ＷＬ）としてのゲート電極９が設けられ、横型のＮチ
ャネルＭＯＳトランジスタ（トランスファゲート）Ｔｒ
が構成されている。このトランジスタでは、ソース領域
６に上記のキャパシタＣａｐが接続されている。

【０００６】なお、図20に示す符号において、10はフィ
ールド酸化膜、11は最表面のＳｉＯ₂ 層、12はコンタク
トホール、13はビット線（ＢＬ）である。

【０００７】他方、図21に示す如きメモリセルＭ−ｃｅ
ｌが知られている（但し、図20に示す部分との対応部分
には、共通符号を付している）。

【０００８】このメモリセルでは、キャパシタＣａｐが
スタック型に構成され、トランスファゲートＴｒのＮ⁺
型ソース領域６にフィン型スタックセルキャパシタＣａ
ｐの下部電極のポリシリコン層５が接続され、このポリ
シリコン層上に誘電体膜４が被着され、更にポリシリコ
ン層８（フィールドプレート）が設けられている。

【０００９】なお、図21に示す符号において、15はサイ
ドウォール用絶縁膜、16はパッシベーション用の絶縁
層、17は中間絶縁層、18はコンタクトホールである。

【００１０】上記した図20及び図21のメモリセルではい
ずれも、キャパシタの誘電体膜４として、これまではシ
リコン酸化膜（誘電率は 4.0）やシリコンナイトライド
膜を用いてきた。しかしながら、近い将来、容量の増大
を目的として誘電率が数100にも及ぶ高誘電率膜を用い
るべく種々の材料、構造、製造方法等の研究、開発が行
われている。

【００１１】このような高誘電率膜、例えばＳｒＴｉＯ
₃ 膜を誘電体膜として用いる場合、従来のキャパシタで
は次のような欠陥が生じることが判明した。

【００１２】図20及び図21に示すキャパシタＣａｐは、
誘電体膜４を形成した後に、その上にポリシリコン層８
を成膜し、更に絶縁層17や11を被着しているので、これ
らの成膜時に必ず加熱を伴うことになり、これがメモリ
セルのメモリ機能自体に悪影響を及ぼしたり、誘電体膜
の物性劣化を生じる可能性がある。

【００１３】即ち、ポリシリコン層８をＣＶＤ（化学的
気相成長法）で形成する際には約８00℃の加熱が必要で
あり、また絶縁層17や11を形成する際には、例えば絶縁
層11をボロン及びリンドープドシリケートガラス（ＢＰ
ＳＧ）で形成するときのリフロー温度は約 850℃である
ため、主として次の（１）及び（２）の問題を生じてし
まう。

【００１４】（１）高誘電率膜、例えばＳｒＴｉＯ₃ 膜
中には、ＳｒやＴｉによる局在準位が存在しているが、
この局在準位が電子等の発生及び再結合中心：Ｇ−Ｒ
（Ｇeneration −Ｒecombination）センターになり、こ
のＧ−Ｒセンターにメモリ時の電荷がトラップされて消
滅し、メモリデータが消去される可能性がある。このよ
うなＧ−Ｒセンターの現象は、上記した加熱によって生
じ易くなる。

【００１５】（２）高誘電率膜は、上記した過度の加熱
によって、その成分である酸素原子が遊離して抜けた
り、Ｓｒ、Ｂａ等（更には、第２の電極のＰｔ等）の構
成金属原子が拡散し易くなるため、その物性（特に誘電
率）が変動し、また、メモリセルのトランジスタ性能に
悪影響を与えてしまう。

【００１６】

【発明が解決しようとする課題】本発明の目的は、上記
した高誘電率膜の如き誘電率の大きい誘電体膜をキャパ
シタに使用する場合でも、半導体装置の性能を損なうこ
とがなく、誘電体膜の機能を良好に保持できる半導体装
置、及びその製造方法を提供することにある。

【００１７】

【課題を解決するための手段】即ち、本発明は、半導体
基体上の最表面に設けられた絶縁層に開口部が形成さ
れ、この開口部から前記絶縁層上に被着された誘電体層
と、この誘電体層下に設けられた第１の電極と、前記誘
電体層上に設けられた第２の電極とによって容量素子が
構成されている半導体装置に係るものである。

【００１８】本発明の半導体装置によれば、半導体基体
上の最表面に設けられた絶縁層を介して第１の電極−誘
電体層−第２の電極からなる容量素子を構成するので、
この容量素子の誘電体層を半導体装置の製造プロセスの
最終段階で形成できることになり、絶縁層等の形成時の
加熱の影響を受けることなしに容易かつ簡便に形成する
ことができる。こうした容量素子は、半導体基体の最表
面に構成されるので、オンチップキャパシタ（On Chip
Capacitor)と称することができる。

【００１９】従って、誘電体層として上述した高誘電率
膜を使用しても、過度の加熱を受けることはないから、
その膜中にＧ−Ｒセンターを生じることはなく（或い
は、その発生を大幅に減少させ）、また、組成変化によ
る誘電率の変動を生じず（或いは、その変動が激減
し）、Ｓｒ等の構成金属原子の拡散も生じ難いので、半
導体装置としての例えばメモリ性能を良好に保持するこ
とができる。

【００２０】本発明の半導体装置においては、具体的に
は、半導体素子と、この半導体素子に接続された容量素
子とが半導体基体に設けられ、前記容量素子が、（ａ）
前記半導体基体上の最表面に設けられた絶縁層に形成さ
れた開口部及び前記絶縁層上に被着された誘電体層と、
（ｂ）この誘電体層下において、前記半導体素子に接続
されるように設けられた第１の電極と、（ｃ）前記誘電
体層上に設けられた第２の電極とによって構成されてい
る。

【００２１】この場合、上記の半導体素子が絶縁ゲート
型電界効果トランジスタからなる半導体メモリ素子であ
り、この半導体メモリ素子の一方の拡散領域が半導体基
体上の最表面の絶縁層下に設けられたビット線に接続さ
れると共に、他方の拡散領域が容量素子の第１の電極に
接続され、この第１の電極が前記ビット線と同一工程で
形成されていてよい。

【００２２】こうした構成にすると、半導体メモリ素子
における容量素子（キャパシタ）とトランジスタとの間
の距離を十分にとれるため、キャパシタ構成物質である
Ｓｒ、Ｂａ、Ｐｔ等の拡散が生じてもこれがトランジス
タの拡散領域へ到達することがなく（或いは激減し）、
メモリ素子のメモリ機能に悪影響を与えることはない。

【００２３】また、本発明の半導体装置において、半導
体基体上の最表面の絶縁層下に第１の配線と第２の配線
とが設けられ、これらの配線の少なくとも一方が容量素
子の第１の電極として兼用され、この第１の電極上に誘
電体層及び第２の電極が設けられることによって容量素
子が構成され、前記第２の電極を介して前記第１の配線
と前記第２の配線との間に前記容量素子が接続されてい
てよい。

【００２４】この場合、第１の配線及び第２の配線がそ
れぞれ電源ライン（例えば、第１の配線がＶ_CCライン、
第２の配線がＶ_SS（接地）ライン）であってよい。これ
らの配線間に上記構造の前記容量素子が内蔵されて接続
されることによって、電源が安定化されると共に、そう
した容量素子を別の配線によって外付けする場合に較べ
て配線のインダクタンスが極めて小さくなり、高周波ノ
イズのカッティング特性を向上させることができる。

【００２５】本発明の半導体装置によれば、容量素子が
半導体基体上の最表面の絶縁層を介して構成されている
が、その容量素子の第１の電極は、半導体装置の端子電
極としてのボンディングパッドと同一工程で形成されて
いることが望ましい。

【００２６】また、本発明の半導体装置は、半導体基体
上に容量素子の第１の電極を形成する工程と、この第１
の電極上に前記半導体基体上の最表面の絶縁層を形成す
る工程と、前記第１の電極上において前記絶縁層に開口
部を形成する工程と、この開口部及び前記絶縁層上に前
記容量素子の誘電体層を形成する工程と、この誘電体層
上に前記容量素子の第２の電極を形成する工程とを有す
る製造方法によって製造するのが望ましい。

【００２７】この製造方法によって、半導体装置の製造
プロセスの最終段階で上記の容量素子を過度の加熱なし
に再現性よく作製することができる。

【００２８】この場合、容量素子の第１の電極を半導体
基体上の中間絶縁層上に形成するのがよい。この中間絶
縁層上には、ボンディングパッドやビットライン等も形
成できる。そして、この中間絶縁層上に最表面の絶縁層
を形成し、この絶縁層において上記の第１の電極上に開
口部を形成し、この開口部及び最表面の絶縁層上に誘電
体層、更には第２の電極を形成して容量素子を構成する
ことができる。この第２の電極は、真空蒸着等によって
形成可能であるが、そのときに誘電体膜の受ける熱はそ
の物性に影響を与えるものではない（熱を受けても 700
℃以下であれば差し支えない）。

【００２９】こうして、ボンディングパッド形成後に２
工程（誘電体層の形成と第２の電極の形成）を追加する
のみで、キャパシタを作製できるので、その作製が容易
かつ簡便である。

【００３０】

【実施例】以下、本発明の実施例を説明する。

【００３１】図１〜図16は、本発明をダイナミックＲＡ
Ｍに適用した実施例を示すものである。

【００３２】まず、図１及び図２について、本実施例に
よるダイナミックＲＡＭの要部の構成を説明する。

【００３３】Ｐ^- 型シリコン基板30の一主面には、フィ
ールド酸化膜10で区画されたメモリセル部Ｍ−ＣＥＬ、
及び入出力部ＩＮを含む周辺回路部の一部であるインバ
ータ回路部ＩＮＶの各素子領域が形成されている。図面
には、これらの各部を構成する半導体素子の一部のみが
示されている。図１は、図４及び図14等に表れるデコー
ダ回路部ＤＥＣのない断面を示している。

【００３４】メモリセル部Ｍ−ＣＥＬでは、ＭＯＳトラ
ンジスタからなる２つのトランスファゲートＴＲ１、Ｔ
Ｒ２と、これらにそれぞれ接続されたオンチップ型のキ
ャパシタＣＡＰ１、ＣＡＰ２とからなるメモリセルが設
けられている。

【００３５】トランスファゲートＴＲ１、ＴＲ２におい
ては、Ｐ^- 型シリコン基板30の一主面に設けたＰ型ウェ
ル22内に、Ｎ⁺ 型ソース領域26と各トランジスタに共通
のＮ⁺ 型ドレイン領域27とが不純物拡散でそれぞれ形成
されている。

【００３６】各ソース領域26には、ボロン及びリンドー
プドシリケートガラス（ＢＰＳＧ）等の中間絶縁層37に
設けたコンタクトホール38を介してＴｉＮ等の配線40が
2000Å程度の厚みに被着され、この配線上に形成された
ＳｉＯ₂ 等の最表面の絶縁層31に設けた開口部41から絶
縁層31上にＳｒＴｉＯ₃ 等の誘電体膜24が1000Å程度の
厚みに形成され、更にこの誘電体膜上にＰｔ等の導体層
28が1000Å程度の厚みに形成されている。

【００３７】従って、ソース領域26に接続された配線40
を第１の電極（ストレージノード）、導体層28を第２の
電極（プレート電極）とし、これら両電極間に誘電体膜
24が設けられた構造のオンチップ型のセルキャパシタＣ
ＡＰ１、ＣＡＰ２が半導体基板30の最表面側に構成され
ることになる。

【００３８】また、ソース領域26とドレイン領域27との
間には、ゲート酸化膜34を介してポリシリコンのワード
ライン29（ＷＬ、ＷＬ’）が設けられ、また、ドレイン
領域27にはＳｉＯ₂ 等の絶縁層37に設けたコンタクトホ
ール32を介してビットライン33（ＢＬ）が接続されてい
る。ワードライン29の側部には、サイドウォール用絶縁
膜35が形成されている。

【００３９】一方、このダイナミックＲＡＭの周辺回路
部の一部であるインバータ回路部ＩＮＶでは、Ｐ型ウェ
ル22内にＮ⁺ 型拡散領域46及び47が形成され、これらの
両領域間にはゲート酸化膜34を介してポリシリコンのゲ
ート電極44が設けられ、例えばインバータ用のＭＯＳト
ランジスタＴ１が構成されている。

【００４０】このＭＯＳトランジスタの拡散領域46に
は、中間絶縁層37のコンタクトホール48を介してＴｉＮ
等の導体層43が被着されて中間絶縁層37上に導かれ、そ
の端部は絶縁層28に設けたスルーホール59に露出し、ボ
ンディングパッドＰＡＤとなっている。図１では、その
一例である電源部パッドＰＡＤが示されている。

【００４１】そして、この入出力部ＩＮとメモリセル部
Ｍ−ＣＥＬとの間には、種々の半導体素子が設けらる
が、図１にはインバータ回路部ＩＮＶが示されている。
このインバータ回路部ＩＮＶでは、Ｎ型ウェル50内にＰ
⁺ 型拡散領域51、52が形成され、これらの両領域間には
ゲート酸化膜34を介してポリシリコンのゲート電極53が
設けられ、ＭＯＳトランジスタＴ２が構成されている。

【００４２】このＭＯＳトランジスタＴ２の拡散領域51
は、ＭＯＳトランジスタＴ１の拡散領域47とは、中間絶
縁層37のコンタクトホール54、55に被着されたＴｉＮ等
の配線56によって接続され、インバータ回路部ＩＮＶを
構成している。また、トランジスタＴ２の拡散領域52
は、中間絶縁層37のコンタクトホール57に被着されたＴ
ｉＮ等の配線58によって電源に接続されることもある。
メモリセル部Ｍ−ＣＥＬと周辺回路部（ＩＮ及びＩＮ
Ｖ）とは、ＴｉＮ等の導体層33、40、43、56及び58等に
よって接続される。

【００４３】なお、上記したビットライン33（ＢＬ）と
各配線40、43、56及び58とは、同一工程でＴｉＮ等の同
一材質によって形成されてよいが、これは後述の製造プ
ロセスにおいて詳細に説明する。

【００４４】図３は、メモリセル部Ｍ−ＣＥＬのメモリ
セルの等価回路図であり、図４は、ダイナミックＲＡＭ
の主要部の等価回路図である。

【００４５】図４において、ビットライン用及びワード
ライン用の各入力パッドＰＡＤ−ＢＬ及びＰＡＤ−ＷＬ
は、それぞれデコーダ部ＤＥＣ−ＢＬ及びＤＥＣ−ＷＬ
を介してメモリセル部Ｍ−ＣＥＬの各ビットラインＢ
Ｌ、ＢＬ’及び各ワードラインＷＬ、ＷＬ’に接続され
ている。この場合、各入力パッドからの信号はインバー
タＩnvによって“１”とその補数の出力が得られ、これ
らの出力はデコーダ部の各ＮＡＮＤゲートに入力され、
この出力がメモリセルに入力される。

【００４６】次に、本実施例によるダイナミックＲＡＭ
の製造プロセスの一例を図５〜図13について説明する。

【００４７】まず、図５に示すように、Ｐ^- 型シリコン
基板30の一主面に、フォトレジストマスク（図示せず）
を用いてＮ型不純物（例えばリン）とＰ型不純物（例え
ばボロン）を順次イオン注入し、アニールを行ってＮ型
ウエル50及びＰ型ウエル22をそれぞれ形成する。

【００４８】次いで、各ウエル表面に薄い熱酸化膜（図
示せず）を成長させた後、シリコンナイトライド（図示
せず）をマスクするＬＯＣＯＳ法によって素子領域分離
用のフィールド酸化膜10を5000Å程度の厚みに選択的に
成長させる。

【００４９】次いで、シリコンナイトライドマスク及び
熱酸化膜を除去した後、表面を洗浄し、図６に示すよう
に、熱酸化によってゲート酸化膜34を約 150Åの厚みに
成長させる。

【００５０】次いで、図７に示すように、全面にポリシ
リコンをＣＶＤ法で2500Å程度の厚みに堆積させ、パタ
ーニングしてポリシリコンゲート電極29（ＷＬ、Ｗ
Ｌ’）、44、53をそれぞれ形成し、更に全面にシリコン
酸化膜をＣＶＤ法で堆積させ、全面をエッチングして各
ゲート電極の側部にシリコン酸化物のサイドウォール35
を選択的に形成する。

【００５１】次いで、図８に示すように、フォトレジス
トマスク（図示せず）を用いてＮ型不純物（例えばリ
ン）60とＰ型不純物（例えばボロン）61を順次イオン注
入し、ゲート電極29、44、53及びサイドウォール35によ
って各不純物をＰ型ウエル22及びＮ型ウエル50に選択的
に打ち込み、アニールによってＮ⁺ 型拡散領域26、27、
46、47及びＰ⁺ 型拡散領域51、52をそれぞれ自己整合的
（セルフアライン）に形成する。

【００５２】次いで、図９に示すように、中間絶縁層と
してのＢＰＳＧ層37をＣＶＤ法によって8000Å程度の厚
みに全面に堆積させ、 850℃程度の温度でリフローして
表面を平坦化し、しかる後に、フォトリソグラフィによ
ってＢＰＳＧ層37をパターニングし、所定箇所にコンタ
クトホール32、38、48、54、55、57を１μｍ×１μｍの
サイズにそれぞれ形成する。

【００５３】次いで、図10に示すように、ＴｉＮをスパ
ッタ法によって2000Å程度の厚みに全面に付着させ、こ
れをフォトリソグラフィでパターニングして各配線33
（ＢＬ）、40、43、56、58をそれぞれ形成する。

【００５４】次いで、図11に示すように、最表面の絶縁
層としてのシリコン酸化膜（ＳｉＯ₂ 層）31をプラズマ
ＣＶＤ法で4000Å程度の厚みに堆積させ、これをフォト
リソグラフィでパターニングして各開口部41、59をそれ
ぞれ形成する。

【００５５】次いで、図12に示すように、メモリセル部
Ｍ−ＣＥＬ及びインバータ回路部ＩＮＶの領域に開口Ｏ
ＰＮを有し、入出力部ＩＮを覆うようにメタルのシャド
ウマスクＭを配置し、高誘電率材料であるＳｒＴｉＯ₃
24をスパッタリング法（但し、半導体基板30の温度は 5
00℃程度とする。）によって1000Å程度の厚みに堆積さ
せ、ＳｒＴｉＯ₃ からなる高誘電率膜24をキャパシタの
第１の電極としての配線40に接触させて形成する。

【００５６】次いで、図13に示すように、同じシャドウ
マスクを用いて、Ｐｔ（白金）28を電子ビーム加熱によ
る真空蒸着法（但し、半導体基板30の温度は室温）で厚
さ1000Å程度に高誘電率膜24上にほぼ同一パターンに堆
積させ、キャパシタの第２の電極としてのＰｔ層28を形
成する。ここで使用するシャドウマスクは、図12に示し
たものと別のものであってよい。

【００５７】このようにして、図１及び図２に示したオ
ンチップキャパシタＣＡＰ１及びＣＡＰ２をメモリセル
に有するダイナミックＲＡＭを製造することができる。
このダイナミックＲＡＭによれば、半導体基板30上の最
表面に設けられた絶縁層31を介してＭＯＳトランジスタ
ＴＲ１、ＴＲ２に接続された第１の電極40−誘電体層24
−第２の電極28からなるキャパシタＣＡＰ１、ＣＡＰ２
を構成しているので、次の（Ａ）〜（Ｄ）の利点が得ら
れる。

【００５８】（Ａ）キャパシタＣＡＰ１、ＣＡＰ２の誘
電体層24をダイナミックＲＡＭの製造プロセスの最終段
階で形成できることになり、絶縁層の形成時のリフロー
等による加熱の影響を受けることなしに容易かつ簡便に
形成することができる。

【００５９】（Ｂ）従って、誘電体層としてＳｒＴｉＯ
₃ 高誘電率膜24（誘電率は200)を使用しても、過度の加
熱を受けることはないから、その膜中にＧ−Ｒセンター
を生じることはなく（或いは、その発生を大幅に減少さ
せ）、また、組成変化による誘電率の変動も生じない
（或いは、その変動が激減する）から、電荷蓄積機能
（メモリ機能）が良好となる。そして、高誘電率膜24に
よってキャパシタの容量が大幅に増大し、その分キャパ
シタ面積を減らしても十分なメモリ容量が得られ、一層
の高集積化、メモリ性能の向上を期待できる。

【００６０】（Ｃ）しかも、高誘電率膜24中のＳｒ（Ｂ
ａＴｉＯ₃ 膜のときはＢａ）や電極28中のＰｔ等の拡散
も生じ難いので、こうした不純物に敏感なトランジスタ
ＴＲ１、ＴＲ２の能動領域の性能を保持できる。即ち、
キャパシタＣＡＰ１、ＣＡＰ２を最表面に設けているた
め、これらのキャパシタとトランジスタとの間の距離を
十分にとれ、キャパシタ構成物質であるＳｒ、Ｂａ、Ｐ
ｔ等の拡散が生じてもこれがトランジスタの拡散領域へ
到達することがなく（或いは激減し）、メモリ機能に悪
影響を与えることはない。

【００６１】（Ｄ）また、キャパシタＣＡＰ１、ＣＡＰ
２を形成するためには、ボンディングパッドＰＡＤの形
成後に２工程（誘電体層24の形成と第２の電極28の形
成）を追加するのみでよいから、キャパシタの作製が容
易かつ簡便である。

【００６２】次に、本実施例によるダイナミックＲＡＭ
を図14及び図15に示す試作チップに組み込み、テストに
供した。

【００６３】図14には、メモリセル部Ｍ−ＣＥＬ−デコ
ーダ回路部ＤＥＣ−インバータ回路部ＩＮＶ−ボンディ
ングパッドＰＡＤ間のレイアウト（例えば、長さ約 100
00μｍ、幅約1600μｍ）を概略的に示す。

【００６４】ここでは、メモリセル部Ｍ−ＣＥＬは、例
えば横 128行、縦32列の4096ビットのセル配列からなっ
ていてよい。そして、仮想線で囲まれる領域は、上記し
たキャパシタＣＡＰのエリア（具体的には、電極28及び
誘電体膜24の形成領域又はこれらを形成する際に用いる
マスクの領域）である。

【００６５】図15は、図14に示したレイアウトのダイナ
ミックＲＡＭの２種類ＤＲＡＭ１、ＤＲＡＭ２を共通基
板上に配置し、その上部にテスト用の各素子（例えば、
単体素子としてのＭＯＳトランジスタ、キャパシタ又は
１ビットのダイナミックＲＡＭセル等）ＥＬを設けたチ
ップＴＣを示す。

【００６６】各ＤＲＡＭ１、ＤＲＡＭ２はそれぞれ、ボ
ンディングパッドＰＡＤ−ＢＬ１、ＰＡＤ−ＷＬ１、Ｐ
ＡＤ−ＢＬ２、ＰＡＤ−ＷＬ２、デコーダ部ＤＥＣ−Ｂ
Ｌ１、ＤＥＣ−ＷＬ１、ＤＥＣ−ＢＬ２、ＤＥＣ−ＷＬ
２、インバータ回路部ＩＮＶ、メモリセル部Ｍ−ＣＥＬ
１、Ｍ−ＣＥＬ２からなっている。

【００６７】これらのメモリセルはキャパシタのサイズ
が異なっており、例えばＭ−ＣＥＬ１では６×６μｍ、
Ｍ−ＣＥＬ２では２×２μｍとしてよい。また、テスト
用の素子ＥＬも、各ボンディングパッドＰＡＤ’やトラ
ンジスタ等の素子部Ｔ’を有している。そして、仮想線
ＯＰＮは、上記したキャパシタＣＡＰを形成する際に用
いるマスクＭの開口を示し、この開口を通してＳｒＴｉ
Ｏ₃ やＰｔ等を選択的に付着させることができる。

【００６８】図16は、図15に示したテスト用のチップＴ
Ｃの４個分を単位として例えば６インチの半導体ウエハ
から多数切出し、その１単位に対しメタルのシャドウマ
スクＭを位置合わせした状態を示すものである。

【００６９】図14及び図15に示したチップにおいて、メ
モリセルのキャパシタの上部電極28（図１参照）に対し
プローブ電極を当てがい、トランジスタＴＲを介してス
トレージノードに電荷を蓄積させる動作後のリーク電流
を測定したところ、１×10^-8Ａ/cm²と極めて僅かであ
り、本実施例のデバイスのメモリ性能は良好であること
が確認された。また、比誘電率もシリコン酸化膜の20倍
という高誘電率の誘電体膜を形成することができた。

【００７０】図17〜図19は、本発明を電源安定化回路に
適用した実施例を示すものである。

【００７１】この実施例によれば、半導体集積回路ＩＣ
のチップにおいて、ＳｉＯ₂ 等の絶縁層75上の各電源パ
ッドＰＡＤ−Ｖ_CC（Ｖ_CC電源用）及びＰＡＤ−ＧＮＤ
（接地用）からの電源ライン70と71との間に、ＳｉＯ₂
等の絶縁層72に設けたスルーホール73、76を介して、電
源ライン70−ＳｒＴｉＯ₃ 高誘電率膜74−Ｐｔ層78から
なるキャパシタＣＡＰが接続されている。このキャパシ
タＣＡＰは、この電源を安定化させるためのものであ
る。

【００７２】このように、パッドＰＡＤ−Ｖ_CCとＰＡＤ
−ＧＮＤの各配線70−71間に高容量のキャパシタＣＡＰ
を接続し、チップ内に内蔵している（図19（Ａ）はその
概略を示す。）ので、電源が安定化するだけでなく、図
19（Ｂ）のように別の配線80によって外付けする場合に
比べて配線のインダクタンスが極めて小さくなる。これ
によって、高周波ノイズ81を容易に接地レベルへ逃し、
そのカッティング特性を向上させ、動作周波数を低くで
き、電源の安定化、動作の安定化を図れる。

【００７３】なお、上記のキャパシタＣＡＰは、上述し
たプロセスと同様のスパッタリング法、蒸着法、フォト
リソグラフィによって作製可能であるが、高誘電率膜74
と導体層78とは互いに異なるシャドウマスクを用いて成
膜する必要がある。或いは、これらは通常のフォトリソ
グラフィで形成してもよい。

【００７４】以上、本発明の実施例を述べたが、上述し
た実施例は本発明の技術的思想に基いて更に変形が可能
である。

【００７５】例えば、上述したキャパシタＣＡＰ１、Ｃ
ＡＰ２、ＣＡＰの断面構造や平面パターン（下層との接
地構造も含む。）、その構成材料等は種々変更してよ
い。誘電体膜の構成材料としては、上述のＳｒＴｉＯ₃
以外にも、ＢａＴｉＯ₃ 、（Ｂａ，Ｓｒ）ＴｉＯ₃ 、Ｔ
ａ₂ Ｏ₅ 等の他の高誘電率膜も使用可能であり、また、
電極又は配線材料もＴｉＮ、Ｐｔ以外の導電体膜材料、
例えばＲｕＯ₂ 、Ａｌ等であってもよい。

【００７６】また、誘電体膜として、高誘電率膜ではな
く、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ₃のような強誘電性を
示す膜を用いれば、ＦＲＡＭ（Ｆerroelectric ＲＡ
Ｍ）と呼ばれる不揮発性ＲＡＭを作製することができ
る。

【００７７】また、上述した絶縁層は更に多数に積層さ
れていてよいし、その材質もＢＰＳＧ、ＳｉＯ₂ をはじ
め種々のものが使用可能である。

【００７８】成膜方法についても、上述した例では、シ
ャドウマスクを用いて、ボンディングパッド領域には高
誘電率膜及び上部電極が形成されないようにしたが、他
のパターニング法、例えばリフトオフ法によって、ボン
ディングパッド領域に剥離層を形成し、この上に誘電体
膜及び上部電極を成膜し、ボンディングパッド領域上の
み剥離層と共に除去することも可能である。その他の方
法も勿論採用してよい。

【００７９】また、本発明は上述したタイプ以外のダイ
ナミックＲＡＭ等の半導体メモリ、例えばスタティック
ＲＡＭ（ＳＲＡＭ）等に適用してよい。その他、上述の
半導体領域の導電型を変えたり、或いは本発明を半導体
メモリの他の箇所や他のデバイスにも適用することがで
きる。図17及び図18に示した内容は、電源安定化のみな
らず、チップ内部の半導体回路においてキャパシタが必
要とされる箇所にも勿論適用できる。

【００８０】

【発明の作用効果】本発明は上述した如く、半導体基体
上の最表面に設けられた絶縁層を介して第１の電極−誘
電体層−第２の電極からなる容量素子を構成するので、
この容量素子の誘電体層を半導体装置の製造プロセスの
最終段階で形成できることになり、絶縁層等の形成時の
加熱の影響を受けることなしに容易かつ簡便に形成する
ことができる。

【００８１】従って、誘電体層として高誘電率膜を使用
しても、過度の加熱を受けることはないから、その膜中
にＧ−Ｒセンターを生じることはなく（或いは、その発
生を大幅に減少させ）、また、組成変化による誘電率の
変動を生じず（或いは、その変動が激減し）、Ｓｒ等の
構成金属原子の拡散も生じ難いので、半導体装置として
の例えばメモリ性能を良好に保持することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるオンチップキャパ
シタを有するダイナミックＲＡＭの主要部の断面図であ
る。

【図２】同ダイナミックＲＡＭにおけるメモリセルの一
部分の拡大断面図である。

【図３】同メモリセルの一部分の等価回路図である。

【図４】同ダイナミックＲＡＭの主要部の等価回路図で
ある。

【図５】同ダイナミックＲＡＭの製造方法の一工程段階
の断面図である。

【図６】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図７】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図８】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図９】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図10】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図11】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図12】同ダイナミックＲＡＭの製造方法の他の一工程
段階の断面図である。

【図13】同ダイナミックＲＡＭの製造方法の更に他の一
工程段階の断面図である。

【図14】同ダイナミックＲＡＭの主要部のレイアウト図
である。

【図15】同レイアウトのダイナミックＲＡＭを組み込ん
だ試作チップのレイアウト図である。

【図16】半導体ウエハから切り出した４個分の同試作チ
ップに対するシャドウマスクの位置関係を示すパターン
図である。

【図17】本発明の他の実施例による半導体ＩＣチップの
主要部の概略平面図である。

【図18】図17の XVIII−XVIII 線に沿う断面図である。

【図19】同半導体ＩＣチップの電源安定化回路を示す概
略図である。

【図20】従来のダイナミックＲＡＭにおけるメモリセル
の一部分の断面図である。

【図21】従来の他のダイナミックＲＡＭにおけるメモリ
セルの一部分の断面図である。

【符号の説明】

22、50・・・ウエル 24・・・誘電体膜 26、27、46、47、51、52・・・拡散領域 28・・・導体層（第２の電極：上部電極） 29（ＷＬ、ＷＬ')・・・ワードライン 30・・・半導体基板 31・・・最表面の絶縁層 32、38、48、54、55、57・・・コンタクトホール 33（ＢＬ）・・・ビットライン 37・・・中間絶縁層 40・・・配線（第１の電極：下部電極） 41、59・・・開口部 43、56、57・・・配線 Ｍ−ＣＥＬ・・・メモリセル ＤＥＣ・・・デコーダ回路部 ＩＮ・・・入出力部 ＩＮＶ・・・インバータ回路部 ＣＡＰ１、ＣＡＰ２、ＣＡＰ・・・キャパシタ ＴＲ１、ＴＲ２・・・トランスファゲート ＰＡＤ・・・ボンディングパッド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ｂ (72)発明者 青木 克裕 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基体上の最表面に設けられた絶縁
   層に開口部が形成され、この開口部から前記絶縁層上に
   被着された誘電体層と、この誘電体層下に設けられた第
   １の電極と、前記誘電体層上に設けられた第２の電極と
   によって容量素子が構成されている半導体装置。
2. 【請求項２】 半導体素子と、この半導体素子に接続さ
   れた容量素子とが半導体基体に設けられ、前記容量素子
   が、 （ａ）前記半導体基体上の最表面に設けられた絶縁層に
   形成された開口部及び前記絶縁層上に被着された誘電体
   層と、 （ｂ）この誘電体層下において、前記半導体素子に接続
   されるように設けられた第１の電極と、 （ｃ）前記誘電体層上に設けられた第２の電極とによっ
   て構成されている、請求項１に記載した半導体装置。
3. 【請求項３】 半導体素子が絶縁ゲート型電界効果トラ
   ンジスタからなる半導体メモリ素子であり、この半導体
   メモリ素子の一方の拡散領域が半導体基体上の最表面の
   絶縁層下に設けられたビット線に接続されると共に、他
   方の拡散領域が容量素子の第１の電極に接続され、この
   第１の電極が前記ビット線と同一工程で形成されてい
   る、請求項２に記載した半導体装置。
4. 【請求項４】 半導体基体上の最表面の絶縁層下に第１
   の配線と第２の配線とが設けられ、これらの配線の少な
   くとも一方が容量素子の第１の電極として兼用され、こ
   の第１の電極上に誘電体層及び第２の電極が設けられる
   ことによって容量素子が構成され、前記第２の電極を介
   して前記第１の配線と前記第２の配線との間に前記容量
   素子が接続されている、請求項１に記載した半導体装
   置。
5. 【請求項５】 第１の配線及び第２の配線がそれぞれ電
   源ラインである、請求項４に記載した半導体装置。
6. 【請求項６】 容量素子の第１の電極がボンディングパ
   ッドと同一工程で形成されている、請求項１〜５のいず
   れか１項に記載した半導体装置。
7. 【請求項７】 半導体基体上に容量素子の第１の電極を
   形成する工程と、この第１の電極上に前記半導体基体上
   の最表面の絶縁層を形成する工程と、前記第１の電極上
   において前記絶縁層に開口部を形成する工程と、この開
   口部及び前記絶縁層上に前記容量素子の誘電体層を形成
   する工程と、この誘電体層上に前記容量素子の第２の電
   極を形成する工程とを有する、請求項１〜６のいずれか
   １項に記載した半導体装置の製造方法。
8. 【請求項８】 容量素子の第１の電極を半導体基体上の
   中間絶縁層上に形成する、請求項７に記載した製造方
   法。