JPH08148659A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH08148659A JPH08148659A JP28851994A JP28851994A JPH08148659A JP H08148659 A JPH08148659 A JP H08148659A JP 28851994 A JP28851994 A JP 28851994A JP 28851994 A JP28851994 A JP 28851994A JP H08148659 A JPH08148659 A JP H08148659A
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Abstract
(57)【要約】
【目的】 活性層の膜厚のばらつき（ＴＴＶ）が小さく
て均一な活性層の膜厚を有しかつ小さな表面粗度を有す
る最終のＳｉ−Ｇｅ、Ｓｉ−Ｃ又はＳｉの活性層を絶縁
層上に形成する。また貼り合わせ面のボイド発生の確率
を低減する。 【構成】 Ａｓ又はＳｂを１×１０18／ｃｍ3以上含む
第１Ｓｉ基板１１上に不純物濃度が１×１０18／ｃｍ3
未満のＳｉバッファ層１２を形成し、このＳｉバッファ
層１２上にＳｉとＧｅ又はＳｉとＣからなる化合物半導
体層１３を形成し、この化合物半導体層１３上に絶縁層
１６を形成する。次いで絶縁層１６上に支持基板１７の
主面を貼り合わせ、第１Ｓｉ基板１１の大部分を除去し
て厚さ５μｍ以下のＳｉ薄膜１１ａにし、このＳｉ薄膜
１１ａを第１化学エッチング液で除去した後、Ｓｉバッ
ファ層１２を第２化学エッチング液で除去して支持基板
１７の主面上に絶縁層１６と化合物半導体層１３とを残
す。
て均一な活性層の膜厚を有しかつ小さな表面粗度を有す
る最終のＳｉ−Ｇｅ、Ｓｉ−Ｃ又はＳｉの活性層を絶縁
層上に形成する。また貼り合わせ面のボイド発生の確率
を低減する。 【構成】 Ａｓ又はＳｂを１×１０18／ｃｍ3以上含む
第１Ｓｉ基板１１上に不純物濃度が１×１０18／ｃｍ3
未満のＳｉバッファ層１２を形成し、このＳｉバッファ
層１２上にＳｉとＧｅ又はＳｉとＣからなる化合物半導
体層１３を形成し、この化合物半導体層１３上に絶縁層
１６を形成する。次いで絶縁層１６上に支持基板１７の
主面を貼り合わせ、第１Ｓｉ基板１１の大部分を除去し
て厚さ５μｍ以下のＳｉ薄膜１１ａにし、このＳｉ薄膜
１１ａを第１化学エッチング液で除去した後、Ｓｉバッ
ファ層１２を第２化学エッチング液で除去して支持基板
１７の主面上に絶縁層１６と化合物半導体層１３とを残
す。
Description
【０００１】
【産業上の利用分野】本発明はＳｉＯ2絶縁層上にＳｉ
−Ｇｅ、Ｓｉ−Ｃ又はＳｉの活性層を形成するＳＯＩ
（Silicon-On-Insulator）基板の製造方法に関する。更
に詳しくはシリコンウェーハ同士を絶縁膜を介して貼り
合わせる貼り合わせウェーハ法に基づくＳＯＩ基板の製
造方法に関するものである。
−Ｇｅ、Ｓｉ−Ｃ又はＳｉの活性層を形成するＳＯＩ
（Silicon-On-Insulator）基板の製造方法に関する。更
に詳しくはシリコンウェーハ同士を絶縁膜を介して貼り
合わせる貼り合わせウェーハ法に基づくＳＯＩ基板の製
造方法に関するものである。
【０００２】
【従来の技術】シリコン（Ｓｉ）を用いた超ＬＳＩの限
界を打破するために、絶縁基体上に単結晶Ｓｉ層を形成
するＳＯＩ技術が世界的に広く研究されている。このＳ
ＯＩ技術としては、現在、ＳＩＭＯＸ（Separation by
Implanted Oxygen）法及び貼り合わせウェーハ法が注目
されている。
界を打破するために、絶縁基体上に単結晶Ｓｉ層を形成
するＳＯＩ技術が世界的に広く研究されている。このＳ
ＯＩ技術としては、現在、ＳＩＭＯＸ（Separation by
Implanted Oxygen）法及び貼り合わせウェーハ法が注目
されている。
【０００３】このうちＳＩＭＯＸ法は、Ｓｉ基板中に酸
素を高濃度にイオン注入してＳＯＩ（ＳｉＯ2絶縁層上
のＳｉ活性層）を形成する方法であるが、このように酸
素を高濃度にイオン注入することによりＳｉ活性層に発
生する転位などの結晶欠陥がこのＳｉ活性層を用いて形
成される素子（例えば、ＣＭＯＳ）の性能を制限してし
まう。一方、貼り合わせウェーハ法では、二枚のウェー
ハのうち一枚又は二枚のウェーハを熱酸化した後、二枚
のウェーハ同士を接着し、一方のウェーハを薄膜化する
ことによりＳＯＩを形成する。このウェーハの薄膜化の
ための技術としては、研削や研磨などの技術が用いられ
ているが、現状の機械研磨法では研磨精度に限界があ
り、１μｍ±１０％程度の膜厚のＳｉ活性層しか得るこ
とができなかった。
素を高濃度にイオン注入してＳＯＩ（ＳｉＯ2絶縁層上
のＳｉ活性層）を形成する方法であるが、このように酸
素を高濃度にイオン注入することによりＳｉ活性層に発
生する転位などの結晶欠陥がこのＳｉ活性層を用いて形
成される素子（例えば、ＣＭＯＳ）の性能を制限してし
まう。一方、貼り合わせウェーハ法では、二枚のウェー
ハのうち一枚又は二枚のウェーハを熱酸化した後、二枚
のウェーハ同士を接着し、一方のウェーハを薄膜化する
ことによりＳＯＩを形成する。このウェーハの薄膜化の
ための技術としては、研削や研磨などの技術が用いられ
ているが、現状の機械研磨法では研磨精度に限界があ
り、１μｍ±１０％程度の膜厚のＳｉ活性層しか得るこ
とができなかった。
【０００４】更に、超ＬＳＩ・ＣＭＯＳにおいては、Ｓ
ｉ活性層として０．１μｍ以下の厚さのものが必要であ
るため、ボンド及びエッチバックＳＯＩ（Bond and Etc
h back Silicon-On-Insulator, ＢＥＳＯＩ）法と呼ば
れる方法が研究されている。このＢＥＳＯＩ法には、Ｓ
ｉ基板上にエッチングストップ層を設け、エッチバック
を選択的に行うことによりＳｉ活性層の膜厚を制御する
方法と、Ｓｉ活性層の厚さを計測し、そのデータを基に
して局部的にプラズマエッチングを行うことによりＳｉ
活性層の膜厚を制御する方法とがある。
ｉ活性層として０．１μｍ以下の厚さのものが必要であ
るため、ボンド及びエッチバックＳＯＩ（Bond and Etc
h back Silicon-On-Insulator, ＢＥＳＯＩ）法と呼ば
れる方法が研究されている。このＢＥＳＯＩ法には、Ｓ
ｉ基板上にエッチングストップ層を設け、エッチバック
を選択的に行うことによりＳｉ活性層の膜厚を制御する
方法と、Ｓｉ活性層の厚さを計測し、そのデータを基に
して局部的にプラズマエッチングを行うことによりＳｉ
活性層の膜厚を制御する方法とがある。
【０００５】ここで、一般的なＢＥＳＯＩ基板の製造方
法を図８を参照して説明すると、次の通りである。即
ち、図８（ａ）に示すように、先ずシードウェーハとな
るＳｉ基板５１上にエッチングストップ層となる高濃度
ホウ素（Ｂ）ドープｐ+型Ｓｉ層５２を形成し、このｐ+
型Ｓｉ層５２上にＳｉ活性層５３を形成した後、このＳ
ｉ活性層５３上に二酸化シリコン（ＳｉＯ2）膜５４を
形成する。
法を図８を参照して説明すると、次の通りである。即
ち、図８（ａ）に示すように、先ずシードウェーハとな
るＳｉ基板５１上にエッチングストップ層となる高濃度
ホウ素（Ｂ）ドープｐ+型Ｓｉ層５２を形成し、このｐ+
型Ｓｉ層５２上にＳｉ活性層５３を形成した後、このＳ
ｉ活性層５３上に二酸化シリコン（ＳｉＯ2）膜５４を
形成する。
【０００６】次に、図８（ｂ）に示すように、このＳｉ
Ｏ2膜５４に支持基板（ハンドルウェーハとも呼ばれ
る）となる別のＳｉ基板５５を貼り合わせる。次に、シ
ードウェーハであるＳｉ基板５１をその裏面側から研削
及び研磨することにより厚さ１〜２μｍまで薄膜化した
後、この薄膜化された残りのＳｉ基板５１を、Journal
of Electrochemical Society, Vol.137, 3626 (1990)に
記載されているように、エチレンジアミン−純水−ピロ
カテコール−ピラジンの混合液を用いた化学エッチング
により除去する。このエッチング時には、Ｓｉ中のＢの
濃度差によりｐ+型Ｓｉ層５２に対するＳｉ基板５１の
選択エッチング比を大きくとることができるので、残り
のＳｉ基板５１を完全にエッチング除去した後にもｐ+
型Ｓｉ層５２は殆どエッチングされない。この後、ｐ+
型Ｓｉ層５２をフッ酸−硝酸−酢酸の混合液を用いた化
学エッチングにより完全に除去する。これによって、図
８（ｃ）に示すようにＳｉ活性層５３の表面が露出さ
れ、目的とするＳＯＩ基板が製造される。
Ｏ2膜５４に支持基板（ハンドルウェーハとも呼ばれ
る）となる別のＳｉ基板５５を貼り合わせる。次に、シ
ードウェーハであるＳｉ基板５１をその裏面側から研削
及び研磨することにより厚さ１〜２μｍまで薄膜化した
後、この薄膜化された残りのＳｉ基板５１を、Journal
of Electrochemical Society, Vol.137, 3626 (1990)に
記載されているように、エチレンジアミン−純水−ピロ
カテコール−ピラジンの混合液を用いた化学エッチング
により除去する。このエッチング時には、Ｓｉ中のＢの
濃度差によりｐ+型Ｓｉ層５２に対するＳｉ基板５１の
選択エッチング比を大きくとることができるので、残り
のＳｉ基板５１を完全にエッチング除去した後にもｐ+
型Ｓｉ層５２は殆どエッチングされない。この後、ｐ+
型Ｓｉ層５２をフッ酸−硝酸−酢酸の混合液を用いた化
学エッチングにより完全に除去する。これによって、図
８（ｃ）に示すようにＳｉ活性層５３の表面が露出さ
れ、目的とするＳＯＩ基板が製造される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来のＳＯＩ基板の製造方法では、将来の超ＬＳＩ・Ｃ
ＭＯＳを製造する場合に要求される膜厚が５０ｎｍ以
下、膜のＴＴＶ（Total Thickness Variation）が膜厚
の１０％以下、表面粗度が０．３ｎｍ以下のＳＯＩ（Ｓ
ｉ活性層）を実現することは困難であった。例えば、プ
ラズマエッチングを用いた局部的なエッチバックでは、
膜厚が１００ｎｍ以下の場合、膜のＴＴＶとしての膜厚
の１０％以下のＳＯＩ（Ｓｉ活性層）を達成することは
困難である。またエッチングストップ層としてＢドープ
ｐ+型Ｓｉ層５２を設けて選択的にエッチバックする方
法において選択エッチング比を高くするためにはＢをよ
り高濃度にドープするが、そうするとこのｐ+型Ｓｉ層
５２内に転位などの結晶欠陥が生じたり、このｐ+型Ｓ
ｉ層５２上にエピタキシャル成長されるＳｉ活性層５３
にも結晶欠陥が発生したり、或いはウェーハ貼り合わせ
時の高温熱処理によりｐ+型Ｓｉ層５２中のＢがＳｉ活
性層５３中に拡散し、ＣＭＯＳの製造に支障を生じてし
まう。
従来のＳＯＩ基板の製造方法では、将来の超ＬＳＩ・Ｃ
ＭＯＳを製造する場合に要求される膜厚が５０ｎｍ以
下、膜のＴＴＶ（Total Thickness Variation）が膜厚
の１０％以下、表面粗度が０．３ｎｍ以下のＳＯＩ（Ｓ
ｉ活性層）を実現することは困難であった。例えば、プ
ラズマエッチングを用いた局部的なエッチバックでは、
膜厚が１００ｎｍ以下の場合、膜のＴＴＶとしての膜厚
の１０％以下のＳＯＩ（Ｓｉ活性層）を達成することは
困難である。またエッチングストップ層としてＢドープ
ｐ+型Ｓｉ層５２を設けて選択的にエッチバックする方
法において選択エッチング比を高くするためにはＢをよ
り高濃度にドープするが、そうするとこのｐ+型Ｓｉ層
５２内に転位などの結晶欠陥が生じたり、このｐ+型Ｓ
ｉ層５２上にエピタキシャル成長されるＳｉ活性層５３
にも結晶欠陥が発生したり、或いはウェーハ貼り合わせ
時の高温熱処理によりｐ+型Ｓｉ層５２中のＢがＳｉ活
性層５３中に拡散し、ＣＭＯＳの製造に支障を生じてし
まう。
【０００８】一方、特表平４−５０６５８７号公報に
は、Ｓｉとその他のＩＶ族元素との化合物からなるエッ
チングストップ層を用いたＢＥＳＯＩ法に基づいたＳＯ
Ｉ基板の製造方法が開示されている。この方法によれ
ば、最終Ｓｉ層を実質的に均一にして、最終Ｓｉ層中に
不純物や欠陥をなくすことができる。しかしながら、上
記エッチングストップ層を用いて、選択エッチング比を
高めるためにその他のＩＶ族元素の含有量を増加させた
場合には、そのエッチングストップ層内に歪みが生じ、
その歪みを緩和するために転位が発生したり、或いはそ
のエッチングストップ層を設けることによりＳｉ活性層
５３のＴＴＶ及び表面粗度が増大する。これは、ウェー
ハ貼り合わせ面にバブルが発生して貼り合わせ強度の低
下などをもたらすとともに、例えば厚さが５ｎｍの極薄
ゲート酸化膜をこのＳｉ活性層５３の表面に形成する場
合にその絶縁耐圧の劣化を招き、将来の超ＬＳＩの製造
に適用することを困難にする。即ち、上述の従来のＳＯ
Ｉ基板の製造方法は、いずれも超ＬＳＩ・ＣＭＯＳを製
造する場合に要求される程度のＴＴＶが小さくて均一な
活性層の膜厚を有し、かつ小さな表面粗度を有するＳＯ
Ｉ基板を製造することは困難であった。
は、Ｓｉとその他のＩＶ族元素との化合物からなるエッ
チングストップ層を用いたＢＥＳＯＩ法に基づいたＳＯ
Ｉ基板の製造方法が開示されている。この方法によれ
ば、最終Ｓｉ層を実質的に均一にして、最終Ｓｉ層中に
不純物や欠陥をなくすことができる。しかしながら、上
記エッチングストップ層を用いて、選択エッチング比を
高めるためにその他のＩＶ族元素の含有量を増加させた
場合には、そのエッチングストップ層内に歪みが生じ、
その歪みを緩和するために転位が発生したり、或いはそ
のエッチングストップ層を設けることによりＳｉ活性層
５３のＴＴＶ及び表面粗度が増大する。これは、ウェー
ハ貼り合わせ面にバブルが発生して貼り合わせ強度の低
下などをもたらすとともに、例えば厚さが５ｎｍの極薄
ゲート酸化膜をこのＳｉ活性層５３の表面に形成する場
合にその絶縁耐圧の劣化を招き、将来の超ＬＳＩの製造
に適用することを困難にする。即ち、上述の従来のＳＯ
Ｉ基板の製造方法は、いずれも超ＬＳＩ・ＣＭＯＳを製
造する場合に要求される程度のＴＴＶが小さくて均一な
活性層の膜厚を有し、かつ小さな表面粗度を有するＳＯ
Ｉ基板を製造することは困難であった。
【０００９】従って、本発明の目的は、ＴＴＶが小さく
て均一な活性層の膜厚を有しかつ小さな表面粗度を有す
る最終のＳｉ−Ｇｅ、Ｓｉ−Ｃ又はＳｉの活性層を絶縁
層上に形成するＳＯＩ基板の製造方法を提供することに
ある。本発明の別の目的は、貼り合わせ面のボイド発生
の確率を低減するＳＯＩ基板の製造方法を提供すること
にある。
て均一な活性層の膜厚を有しかつ小さな表面粗度を有す
る最終のＳｉ−Ｇｅ、Ｓｉ−Ｃ又はＳｉの活性層を絶縁
層上に形成するＳＯＩ基板の製造方法を提供することに
ある。本発明の別の目的は、貼り合わせ面のボイド発生
の確率を低減するＳＯＩ基板の製造方法を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明者らは、従来のＳ
ＯＩ基板の製造方法の上記課題を解決すべく鋭意研究を
行った結果、以下のような知見を得た。即ち、Ｓｉ基板
の表面にＢを熱拡散させることにより高濃度Ｂドープｐ
+型Ｓｉ層を形成した試料を作製し、このｐ+型Ｓｉ層の
表面粗度を原子間力顕微鏡（ＡＦＭ）により測定した。
この結果、ｐ+型Ｓｉ層の表面粗度は、Ｂ濃度によって
も異なるが、０．２〜０．４ｎｍ程度と大きく、また熱
拡散の条件によってはこのｐ+型Ｓｉ層の表面に深さ１
〜３ｎｍの深い凹部が発生することが分かった。更にこ
の深い凹部は試料の洗浄を行ったりすることによっても
発生することが分かった。
ＯＩ基板の製造方法の上記課題を解決すべく鋭意研究を
行った結果、以下のような知見を得た。即ち、Ｓｉ基板
の表面にＢを熱拡散させることにより高濃度Ｂドープｐ
+型Ｓｉ層を形成した試料を作製し、このｐ+型Ｓｉ層の
表面粗度を原子間力顕微鏡（ＡＦＭ）により測定した。
この結果、ｐ+型Ｓｉ層の表面粗度は、Ｂ濃度によって
も異なるが、０．２〜０．４ｎｍ程度と大きく、また熱
拡散の条件によってはこのｐ+型Ｓｉ層の表面に深さ１
〜３ｎｍの深い凹部が発生することが分かった。更にこ
の深い凹部は試料の洗浄を行ったりすることによっても
発生することが分かった。
【００１１】ｐ+型Ｓｉ層の表面にこのような深い凹部
が発生する原因については未だ解明されていないが、Ｓ
ｉ基板表面にＢを熱拡散させてｐ+型Ｓｉ層を形成した
ときにその表面に硬度が大きいシリコンのホウ化物が微
粒子状に形成され、それが何らかの原因によって取れる
ことが原因の一つとして考えられる。このように、Ｂド
ープｐ+型Ｓｉ層の表面粗度は大きく、その表面に深い
凹部が存在することがあり、更に後工程の熱処理による
Ｂの拡散により高濃度Ｂドープｐ+型Ｓｉ層とＳｉ基板
との界面のＢの濃度分布が不明瞭になり、かつ界面が移
動し易いという問題点が考えられるため、本発明者らは
従来のＢＥＳＯＩ法によるＳＯＩ基板の製造方法におい
て、Ｂドープｐ+型Ｓｉ層の代わりに、Ｓｉ中の拡散係
数がＢより小さく、Ｓｉと比べてエッチング速度を高め
ることができるＡｓ又はＳｂを高濃度に含む層を用いる
ことにより本発明に到達した。
が発生する原因については未だ解明されていないが、Ｓ
ｉ基板表面にＢを熱拡散させてｐ+型Ｓｉ層を形成した
ときにその表面に硬度が大きいシリコンのホウ化物が微
粒子状に形成され、それが何らかの原因によって取れる
ことが原因の一つとして考えられる。このように、Ｂド
ープｐ+型Ｓｉ層の表面粗度は大きく、その表面に深い
凹部が存在することがあり、更に後工程の熱処理による
Ｂの拡散により高濃度Ｂドープｐ+型Ｓｉ層とＳｉ基板
との界面のＢの濃度分布が不明瞭になり、かつ界面が移
動し易いという問題点が考えられるため、本発明者らは
従来のＢＥＳＯＩ法によるＳＯＩ基板の製造方法におい
て、Ｂドープｐ+型Ｓｉ層の代わりに、Ｓｉ中の拡散係
数がＢより小さく、Ｓｉと比べてエッチング速度を高め
ることができるＡｓ又はＳｂを高濃度に含む層を用いる
ことにより本発明に到達した。
【００１２】(a) 第１のＳＯＩ基板の製造方法 本発明の第１のＳＯＩ基板の製造方法は、図１に示すよ
うに、Ａｓ又はＳｂを１×１０18／ｃｍ3以上含む第１
Ｓｉ基板１１上に不純物濃度が１×１０18／ｃｍ3未満
のＳｉバッファ層１２を形成する工程と（図１
（ａ））、このＳｉバッファ層１２上にＳｉとＧｅ又は
ＳｉとＣからなる化合物半導体層１３を形成する工程と
（図１（ｂ））、この化合物半導体層１３上に絶縁層１
６を形成する工程と（図１（ｃ））、この絶縁層１６上
に支持基板１７の主面を貼り合わせる工程と（図１
（ｄ），（ｅ））、第１Ｓｉ基板１１の大部分を除去し
て厚さ５μｍ以下のＳｉ薄膜１１ａにする工程と（図１
（ｆ））、このＳｉ薄膜１１ａを第１化学エッチング液
で除去する工程と（図１（ｇ））、Ｓｉバッファ層１２
を第２化学エッチング液で除去して支持基板１７の主面
上に絶縁層１６と化合物半導体層１３とを残す工程と
（図１（ｈ））を有することを特徴とする。
うに、Ａｓ又はＳｂを１×１０18／ｃｍ3以上含む第１
Ｓｉ基板１１上に不純物濃度が１×１０18／ｃｍ3未満
のＳｉバッファ層１２を形成する工程と（図１
（ａ））、このＳｉバッファ層１２上にＳｉとＧｅ又は
ＳｉとＣからなる化合物半導体層１３を形成する工程と
（図１（ｂ））、この化合物半導体層１３上に絶縁層１
６を形成する工程と（図１（ｃ））、この絶縁層１６上
に支持基板１７の主面を貼り合わせる工程と（図１
（ｄ），（ｅ））、第１Ｓｉ基板１１の大部分を除去し
て厚さ５μｍ以下のＳｉ薄膜１１ａにする工程と（図１
（ｆ））、このＳｉ薄膜１１ａを第１化学エッチング液
で除去する工程と（図１（ｇ））、Ｓｉバッファ層１２
を第２化学エッチング液で除去して支持基板１７の主面
上に絶縁層１６と化合物半導体層１３とを残す工程と
（図１（ｈ））を有することを特徴とする。
【００１３】第１Ｓｉ基板１１はＳｉ中における拡散係
数が比較的小さいＡｓ又はＳｂを１×１０18／ｃｍ3以
上含むｎ+型Ｓｉ単結晶基板である。Ａｓ又はＳｂの濃
度は１０19／ｃｍ3以上であることが好ましい。このＳ
ｉ基板１１のＡｓ又はＳｂの濃度及びＳｉバッファ層１
２の不純物濃度が上記値でないと、エッチング選択比を
十分にとることができない。Ｓｉ基板１１に含まれる不
純物として、ＡｓとＳｂを比較した場合、Ａｓの方がＳ
ｂよりＳｉ中への固溶度が高く、かつ拡散係数がより小
さいため、好ましい。Ｓｉバッファ層１２はＢ，Ｐ，Ａ
ｓ，Ｓｂ等の不純物濃度が１×１０18／ｃｍ3未満のも
のであって、不純物を含まない所謂「ノンドープ」層で
あってもよい。この不純物濃度は１０17／ｃｍ3以下が
好ましい。このＳｉバッファ層の膜厚はＳｉ基板１１中
のＡｓ又はＳｂが後工程の熱処理でＳｉバッファ層の全
領域にまで拡散しない厚さに決められる。このＳｉバッ
ファ層の形成方法としては、ＣＶＤ（化学気相成長）
法、ＭＢＥ（分子線エピタキシャル成長）法等によりエ
ピタキシャル成長させるか、或いはＳｉ基板１１を熱処
理して基板表層のＳｉ中のＡｓ又はＳｂを外方拡散させ
る方法がある。
数が比較的小さいＡｓ又はＳｂを１×１０18／ｃｍ3以
上含むｎ+型Ｓｉ単結晶基板である。Ａｓ又はＳｂの濃
度は１０19／ｃｍ3以上であることが好ましい。このＳ
ｉ基板１１のＡｓ又はＳｂの濃度及びＳｉバッファ層１
２の不純物濃度が上記値でないと、エッチング選択比を
十分にとることができない。Ｓｉ基板１１に含まれる不
純物として、ＡｓとＳｂを比較した場合、Ａｓの方がＳ
ｂよりＳｉ中への固溶度が高く、かつ拡散係数がより小
さいため、好ましい。Ｓｉバッファ層１２はＢ，Ｐ，Ａ
ｓ，Ｓｂ等の不純物濃度が１×１０18／ｃｍ3未満のも
のであって、不純物を含まない所謂「ノンドープ」層で
あってもよい。この不純物濃度は１０17／ｃｍ3以下が
好ましい。このＳｉバッファ層の膜厚はＳｉ基板１１中
のＡｓ又はＳｂが後工程の熱処理でＳｉバッファ層の全
領域にまで拡散しない厚さに決められる。このＳｉバッ
ファ層の形成方法としては、ＣＶＤ（化学気相成長）
法、ＭＢＥ（分子線エピタキシャル成長）法等によりエ
ピタキシャル成長させるか、或いはＳｉ基板１１を熱処
理して基板表層のＳｉ中のＡｓ又はＳｂを外方拡散させ
る方法がある。
【００１４】Ｓｉバッファ層１２上には化合物半導体層
１３が形成される。化合物半導体層としては、ＳｉとＧ
ｅ又はＳｉとＣの化合物が挙げられる。具体的にはＳｉ
1-xＧｅx層又はＳｉ1-xＣx層であって、組成比ｘは０．
０３〜０．３である。この化合物半導体層は層厚が１０
〜１５０ｎｍであって、ＣＶＤ法、ＭＢＥ法等により形
成される。化合物半導体層１３上の絶縁層１６は熱酸化
又はＣＶＤ法により形成される。熱酸化の場合、Ｓｉ基
板１１中のＡｓ又はＳｂがＳｉバッファ層１２の全領域
を越えて熱拡散することを防止するために熱酸化温度は
９５０℃以下が好ましい。９００℃程度がより好まし
い。
１３が形成される。化合物半導体層としては、ＳｉとＧ
ｅ又はＳｉとＣの化合物が挙げられる。具体的にはＳｉ
1-xＧｅx層又はＳｉ1-xＣx層であって、組成比ｘは０．
０３〜０．３である。この化合物半導体層は層厚が１０
〜１５０ｎｍであって、ＣＶＤ法、ＭＢＥ法等により形
成される。化合物半導体層１３上の絶縁層１６は熱酸化
又はＣＶＤ法により形成される。熱酸化の場合、Ｓｉ基
板１１中のＡｓ又はＳｂがＳｉバッファ層１２の全領域
を越えて熱拡散することを防止するために熱酸化温度は
９５０℃以下が好ましい。９００℃程度がより好まし
い。
【００１５】絶縁層１６上に支持基板１７の主面を貼り
合わせるには、両基板１１，１７の表面をＳＣ１等の洗
浄液で洗浄して活性化した後、互いに重ね合わせて熱処
理を行い固着させる。熱処理温度は熱酸化と同じ理由で
９５０℃以下が好ましく、９００℃程度がより好まし
い。第１Ｓｉ基板１１を研削、研磨して除去し、Ａｓ又
はＳｂが高濃度のＳｉ薄膜１１ａにする。このＳｉ薄膜
１１ａは５μｍ以下、好ましくは２μｍ以下にする。こ
の膜厚を薄くし、ＴＴＶを小さくする程最終的な活性層
の平坦度が良くなる。Ｓｉ薄膜１１ａを第１化学エッチ
ング液で完全に除去する。この第１化学エッチング液と
しては、例えばフッ酸−硝酸−酢酸の混合液が挙げられ
る。不純物濃度が１×１０17／ｃｍ3以下のＳｉ単結晶
と１×１０19／ｃｍ3以上のＳｉ単結晶とでは１：１０
０以上のエッチング選択比が得られる。Ｓｉ薄膜１１ａ
を除去後、第２化学エッチング液でＳｉバッファ層１２
を除去することにより、化合物半導体層１３を最終的な
活性層とするＳＯＩ基板が得られる。この第２化学エッ
チング液としては、例えば水酸化カリウム−重クロム酸
カリウム−イソプロピルアルコールの混合液が挙げられ
る。なお、最終的な活性層を熱酸化して絶縁膜を形成
し、この絶縁膜をフッ酸処理して除去すると、この活性
層をより薄くすることができる。
合わせるには、両基板１１，１７の表面をＳＣ１等の洗
浄液で洗浄して活性化した後、互いに重ね合わせて熱処
理を行い固着させる。熱処理温度は熱酸化と同じ理由で
９５０℃以下が好ましく、９００℃程度がより好まし
い。第１Ｓｉ基板１１を研削、研磨して除去し、Ａｓ又
はＳｂが高濃度のＳｉ薄膜１１ａにする。このＳｉ薄膜
１１ａは５μｍ以下、好ましくは２μｍ以下にする。こ
の膜厚を薄くし、ＴＴＶを小さくする程最終的な活性層
の平坦度が良くなる。Ｓｉ薄膜１１ａを第１化学エッチ
ング液で完全に除去する。この第１化学エッチング液と
しては、例えばフッ酸−硝酸−酢酸の混合液が挙げられ
る。不純物濃度が１×１０17／ｃｍ3以下のＳｉ単結晶
と１×１０19／ｃｍ3以上のＳｉ単結晶とでは１：１０
０以上のエッチング選択比が得られる。Ｓｉ薄膜１１ａ
を除去後、第２化学エッチング液でＳｉバッファ層１２
を除去することにより、化合物半導体層１３を最終的な
活性層とするＳＯＩ基板が得られる。この第２化学エッ
チング液としては、例えば水酸化カリウム−重クロム酸
カリウム−イソプロピルアルコールの混合液が挙げられ
る。なお、最終的な活性層を熱酸化して絶縁膜を形成
し、この絶縁膜をフッ酸処理して除去すると、この活性
層をより薄くすることができる。
【００１６】(b) 第２のＳＯＩ基板の製造方法 本発明の第２のＳＯＩ基板の製造方法は、図２に示すよ
うに、Ａｓ又はＳｂを１×１０18／ｃｍ3以上含む第１
Ｓｉ基板１１上に不純物濃度が１×１０18／ｃｍ3未満
のＳｉバッファ層１２を形成する工程と（図２
（ａ））、このＳｉバッファ層１２上にＳｉとＧｅ又は
ＳｉとＣからなる化合物半導体層１３を形成する工程と
（図２（ｂ））、この化合物半導体層１３上にＳｉ活性
層１４を形成する工程と（図２（ｃ））、このＳｉ活性
層１４上に絶縁層１６を形成する工程と（図２
（ｄ））、この絶縁層１６上に支持基板１７の主面を貼
り合わせる工程と（図２（ｅ），（ｆ））、第１Ｓｉ基
板１１の大部分を除去して厚さ５μｍ以下のＳｉ薄膜１
１ａにする工程と（図２（ｇ））、このＳｉ薄膜１１ａ
を第１化学エッチング液で除去する工程と（図２
（ｈ））、Ｓｉバッファ層１２を第２化学エッチング液
で除去して支持基板１７の主面上に絶縁層１６とＳｉ活
性層１４と化合物半導体層１３とを残す工程と（図２
（ｉ））を有することを特徴とする。
うに、Ａｓ又はＳｂを１×１０18／ｃｍ3以上含む第１
Ｓｉ基板１１上に不純物濃度が１×１０18／ｃｍ3未満
のＳｉバッファ層１２を形成する工程と（図２
（ａ））、このＳｉバッファ層１２上にＳｉとＧｅ又は
ＳｉとＣからなる化合物半導体層１３を形成する工程と
（図２（ｂ））、この化合物半導体層１３上にＳｉ活性
層１４を形成する工程と（図２（ｃ））、このＳｉ活性
層１４上に絶縁層１６を形成する工程と（図２
（ｄ））、この絶縁層１６上に支持基板１７の主面を貼
り合わせる工程と（図２（ｅ），（ｆ））、第１Ｓｉ基
板１１の大部分を除去して厚さ５μｍ以下のＳｉ薄膜１
１ａにする工程と（図２（ｇ））、このＳｉ薄膜１１ａ
を第１化学エッチング液で除去する工程と（図２
（ｈ））、Ｓｉバッファ層１２を第２化学エッチング液
で除去して支持基板１７の主面上に絶縁層１６とＳｉ活
性層１４と化合物半導体層１３とを残す工程と（図２
（ｉ））を有することを特徴とする。
【００１７】Ｓｉ活性層１４を形成する以外は、上記
(a)の第１の製造方法と同様である。Ｓｉ活性層１４は
Ｓｉバッファ層１２と同様に形成され、その膜厚は所望
の最終的な活性層の厚さに応じて３ｎｍ〜３μｍの範囲
に決められる。なお、Ｓｉ活性層１４を形成した後、深
さ５〜２００ｎｍの範囲で層表面を研磨すると、表面粗
度がより向上し、好ましい。
(a)の第１の製造方法と同様である。Ｓｉ活性層１４は
Ｓｉバッファ層１２と同様に形成され、その膜厚は所望
の最終的な活性層の厚さに応じて３ｎｍ〜３μｍの範囲
に決められる。なお、Ｓｉ活性層１４を形成した後、深
さ５〜２００ｎｍの範囲で層表面を研磨すると、表面粗
度がより向上し、好ましい。
【００１８】(c) 第３のＳＯＩ基板の製造方法 本発明の第３のＳＯＩ基板の製造方法は、図３に示すよ
うに、不純物濃度が１×１０18／ｃｍ3未満の第２Ｓｉ
基板１８上にＡｓ又はＳｂを１×１０18／ｃｍ3以上含
む不純物リッチＳｉ層１９を形成する工程と（図３
（ａ））、この不純物リッチＳｉ層１９上に不純物濃度
が１×１０18／ｃｍ3未満のＳｉバッファ層１２を形成
する工程と（図３（ｂ））、このＳｉバッファ層１２上
にＳｉとＧｅ又はＳｉとＣからなる化合物半導体層１３
を形成する工程と（図３（ｃ））、この化合物半導体層
１３上に絶縁層１６を形成する工程と（図３（ｄ））、
この絶縁層１６上に支持基板１７の主面を貼り合わせる
工程と（図３（ｅ），（ｆ））、第２Ｓｉ基板１８の全
部及び不純物リッチＳｉ層１９の一部を除去して厚さ５
μｍ以下のＳｉ薄膜１９ａにする工程と（図３
（ｇ））、このＳｉ薄膜１９ａを第１化学エッチング液
で除去する工程と（図３（ｈ））、Ｓｉバッファ層１２
を第２化学エッチング液で除去して支持基板１７の主面
上に絶縁層１６と化合物半導体層１３とを残す工程と
（図３（ｉ））を有することを特徴とする。
うに、不純物濃度が１×１０18／ｃｍ3未満の第２Ｓｉ
基板１８上にＡｓ又はＳｂを１×１０18／ｃｍ3以上含
む不純物リッチＳｉ層１９を形成する工程と（図３
（ａ））、この不純物リッチＳｉ層１９上に不純物濃度
が１×１０18／ｃｍ3未満のＳｉバッファ層１２を形成
する工程と（図３（ｂ））、このＳｉバッファ層１２上
にＳｉとＧｅ又はＳｉとＣからなる化合物半導体層１３
を形成する工程と（図３（ｃ））、この化合物半導体層
１３上に絶縁層１６を形成する工程と（図３（ｄ））、
この絶縁層１６上に支持基板１７の主面を貼り合わせる
工程と（図３（ｅ），（ｆ））、第２Ｓｉ基板１８の全
部及び不純物リッチＳｉ層１９の一部を除去して厚さ５
μｍ以下のＳｉ薄膜１９ａにする工程と（図３
（ｇ））、このＳｉ薄膜１９ａを第１化学エッチング液
で除去する工程と（図３（ｈ））、Ｓｉバッファ層１２
を第２化学エッチング液で除去して支持基板１７の主面
上に絶縁層１６と化合物半導体層１３とを残す工程と
（図３（ｉ））を有することを特徴とする。
【００１９】第２Ｓｉ基板１８はＢ，Ｐ，Ａｓ，Ｓｂ等
の不純物濃度が１×１０18／ｃｍ3未満のものである。
不純物濃度がこの数値未満であれば、Ｓｉ基板１８はｎ
型のＳｉ単結晶基板であってもｐ型のＳｉ単結晶基板で
あってもよい。不純物リッチＳｉ層１９は図１及び図２
の第１Ｓｉ基板１１に相当するものである。不純物リッ
チ層１９の不純物は所謂「ドーパント（dopant）」をい
う。この不純物リッチＳｉ層１９の形成方法としてはイ
オン注入法の他に熱拡散法、ＣＶＤ法、ＭＢＥ法等のエ
ピタキシャル成長法がある。この不純物リッチＳｉ層１
９の形成工程以降の工程は、第１の製造方法と同様であ
る。なお、不純物リッチＳｉ層１９を形成した後、深さ
５〜２００ｎｍの範囲で層表面を研磨すると、表面粗度
がより向上し、好ましい。
の不純物濃度が１×１０18／ｃｍ3未満のものである。
不純物濃度がこの数値未満であれば、Ｓｉ基板１８はｎ
型のＳｉ単結晶基板であってもｐ型のＳｉ単結晶基板で
あってもよい。不純物リッチＳｉ層１９は図１及び図２
の第１Ｓｉ基板１１に相当するものである。不純物リッ
チ層１９の不純物は所謂「ドーパント（dopant）」をい
う。この不純物リッチＳｉ層１９の形成方法としてはイ
オン注入法の他に熱拡散法、ＣＶＤ法、ＭＢＥ法等のエ
ピタキシャル成長法がある。この不純物リッチＳｉ層１
９の形成工程以降の工程は、第１の製造方法と同様であ
る。なお、不純物リッチＳｉ層１９を形成した後、深さ
５〜２００ｎｍの範囲で層表面を研磨すると、表面粗度
がより向上し、好ましい。
【００２０】(d) 第４のＳＯＩ基板の製造方法 本発明の第４のＳＯＩ基板の製造方法は、図４に示すよ
うに、不純物濃度が１×１０18／ｃｍ3未満の第２Ｓｉ
基板１８上にＡｓ又はＳｂを１×１０18／ｃｍ3以上含
む不純物リッチＳｉ層１９を形成する工程と（図４
（ａ））、この不純物リッチＳｉ層１９上に不純物濃度
が１×１０18／ｃｍ3未満のＳｉバッファ層１２を形成
する工程と（図４（ｂ））、このＳｉバッファ層１２上
にＳｉとＧｅ又はＳｉとＣからなる化合物半導体層１３
を形成する工程と（図４（ｃ））、この化合物半導体層
１３上にＳｉ活性層１４を形成する工程と（図４
（ｄ））、このＳｉ活性層１４上に絶縁層１６を形成す
る工程と（図４（ｅ））、この絶縁層１６上に支持基板
１７の主面を貼り合わせる工程と（図４（ｆ），
（ｇ））、第２Ｓｉ基板１８の全部及び不純物リッチＳ
ｉ層１９の一部を除去して厚さ５μｍ以下のＳｉ薄膜１
９ａにする工程と（図４（ｈ））、このＳｉ薄膜１９ａ
を第１化学エッチング液で除去する工程と（図４
（ｉ））、Ｓｉバッファ層１２を第２化学エッチング液
で除去して支持基板１７の主面上に絶縁層１６とＳｉ活
性層１４と化合物半導体層１３とを残す工程と（図４
（ｊ））を有することを特徴とする。Ｓｉ活性層１４を
形成する以外は、上記(c)の第３の製造方法と同様であ
る。Ｓｉ活性層１４はＳｉバッファ層１２と同様に形成
され、その膜厚は所望の最終的な活性層の厚さに応じて
３ｎｍ〜３μｍの範囲に決められる。
うに、不純物濃度が１×１０18／ｃｍ3未満の第２Ｓｉ
基板１８上にＡｓ又はＳｂを１×１０18／ｃｍ3以上含
む不純物リッチＳｉ層１９を形成する工程と（図４
（ａ））、この不純物リッチＳｉ層１９上に不純物濃度
が１×１０18／ｃｍ3未満のＳｉバッファ層１２を形成
する工程と（図４（ｂ））、このＳｉバッファ層１２上
にＳｉとＧｅ又はＳｉとＣからなる化合物半導体層１３
を形成する工程と（図４（ｃ））、この化合物半導体層
１３上にＳｉ活性層１４を形成する工程と（図４
（ｄ））、このＳｉ活性層１４上に絶縁層１６を形成す
る工程と（図４（ｅ））、この絶縁層１６上に支持基板
１７の主面を貼り合わせる工程と（図４（ｆ），
（ｇ））、第２Ｓｉ基板１８の全部及び不純物リッチＳ
ｉ層１９の一部を除去して厚さ５μｍ以下のＳｉ薄膜１
９ａにする工程と（図４（ｈ））、このＳｉ薄膜１９ａ
を第１化学エッチング液で除去する工程と（図４
（ｉ））、Ｓｉバッファ層１２を第２化学エッチング液
で除去して支持基板１７の主面上に絶縁層１６とＳｉ活
性層１４と化合物半導体層１３とを残す工程と（図４
（ｊ））を有することを特徴とする。Ｓｉ活性層１４を
形成する以外は、上記(c)の第３の製造方法と同様であ
る。Ｓｉ活性層１４はＳｉバッファ層１２と同様に形成
され、その膜厚は所望の最終的な活性層の厚さに応じて
３ｎｍ〜３μｍの範囲に決められる。
【００２１】(e) 第５のＳＯＩ基板の製造方法 本発明の第５のＳＯＩ基板の製造方法は、図５に示すよ
うに、不純物濃度が１×１０18／ｃｍ3未満の第３Ｓｉ
基板２１中に基板表面から所定の深さにＡｓ又はＳｂを
１×１０18／ｃｍ3以上含むように埋込んだ埋込みＳｉ
層２２を形成する工程と（図５（ａ），（ｂ））、この
埋込みＳｉ層２２より上層の第３Ｓｉ基板２１のＳｉバ
ッファ層２１ａ上にＳｉとＧｅ又はＳｉとＣからなる化
合物半導体層１３を形成する工程と（図５（ｃ））、こ
の化合物半導体層１３上に絶縁層１６を形成する工程と
（図５（ｄ））、この絶縁層１６上に支持基板１７の主
面を貼り合わせる工程と（図５（ｅ），（ｆ））、埋込
みＳｉ層２２より下層の第３Ｓｉ基板２１及び埋込みＳ
ｉ層２２の一部を除去して厚さ５μｍ以下のＳｉ薄膜２
２ａにする工程と（図５（ｇ））、このＳｉ薄膜２２ａ
を第１化学エッチング液で除去する工程と（図５
（ｈ））、Ｓｉバッファ層２１ａを第２化学エッチング
液で除去して支持基板１７の主面上に絶縁層１６と化合
物半導体層１３とを残す工程と（図５（ｉ））を有する
ことを特徴とする。
うに、不純物濃度が１×１０18／ｃｍ3未満の第３Ｓｉ
基板２１中に基板表面から所定の深さにＡｓ又はＳｂを
１×１０18／ｃｍ3以上含むように埋込んだ埋込みＳｉ
層２２を形成する工程と（図５（ａ），（ｂ））、この
埋込みＳｉ層２２より上層の第３Ｓｉ基板２１のＳｉバ
ッファ層２１ａ上にＳｉとＧｅ又はＳｉとＣからなる化
合物半導体層１３を形成する工程と（図５（ｃ））、こ
の化合物半導体層１３上に絶縁層１６を形成する工程と
（図５（ｄ））、この絶縁層１６上に支持基板１７の主
面を貼り合わせる工程と（図５（ｅ），（ｆ））、埋込
みＳｉ層２２より下層の第３Ｓｉ基板２１及び埋込みＳ
ｉ層２２の一部を除去して厚さ５μｍ以下のＳｉ薄膜２
２ａにする工程と（図５（ｇ））、このＳｉ薄膜２２ａ
を第１化学エッチング液で除去する工程と（図５
（ｈ））、Ｓｉバッファ層２１ａを第２化学エッチング
液で除去して支持基板１７の主面上に絶縁層１６と化合
物半導体層１３とを残す工程と（図５（ｉ））を有する
ことを特徴とする。
【００２２】埋込みＳｉ層２２はＡｓイオン又はＳｂイ
オンを高濃度に第３Ｓｉ基板２１の内部に注入した後、
アニール処理して形成される。この埋込みＳｉ層２２は
Ｓｉ基板２１表面から所定の深さ、例えば３ｎｍ〜３μ
ｍの領域に５００ｎｍ〜３μｍの厚さで形成される。そ
の表面側のＳｉバッファ層２１ａ上に化合物半導体層１
３を形成する工程以降の工程は、第３の製造方法と同様
である。
オンを高濃度に第３Ｓｉ基板２１の内部に注入した後、
アニール処理して形成される。この埋込みＳｉ層２２は
Ｓｉ基板２１表面から所定の深さ、例えば３ｎｍ〜３μ
ｍの領域に５００ｎｍ〜３μｍの厚さで形成される。そ
の表面側のＳｉバッファ層２１ａ上に化合物半導体層１
３を形成する工程以降の工程は、第３の製造方法と同様
である。
【００２３】(f) 第６のＳＯＩ基板の製造方法 本発明の第６のＳＯＩ基板の製造方法は、図６に示すよ
うに、不純物濃度が１×１０18／ｃｍ3未満の第３Ｓｉ
基板２１中に基板表面から所定の深さにＡｓ又はＳｂを
１×１０18／ｃｍ3以上含むように埋込んだ埋込みＳｉ
層２２を形成する工程と（図６（ａ），（ｂ））、この
埋込みＳｉ層２２より上層の第３Ｓｉ基板２１のＳｉバ
ッファ層２１ａ上にＳｉとＧｅ又はＳｉとＣからなる化
合物半導体層１３を形成する工程と（図６（ｃ））、こ
の化合物半導体層１３上にＳｉ活性層１４を形成する工
程と（図６（ｄ））、Ｓｉ活性層１４上に絶縁層１６を
形成する工程と（図６（ｅ））、この絶縁層１６上に支
持基板１７の主面を貼り合わせる工程と（図６（ｆ），
（ｇ））、埋込みＳｉ層２２より下層の第３Ｓｉ基板２
１及び埋込みＳｉ層２２の一部を除去して厚さ５μｍ以
下のＳｉ薄膜２２ａにする工程と（図６（ｈ））、この
Ｓｉ薄膜２２ａを第１化学エッチング液で除去する工程
と（図６（ｉ））、Ｓｉバッファ層２１ａを第２化学エ
ッチング液で除去して支持基板１７の主面上に絶縁層１
６とＳｉ活性層１４と化合物半導体層１３とを残す工程
と（図６（ｊ））を有することを特徴とする。Ｓｉ活性
層１４を形成する以外は、上記(e)の第５の製造方法と
同様である。Ｓｉ活性層１４は第１の製造方法のＳｉバ
ッファ層１２と同様に形成される。
うに、不純物濃度が１×１０18／ｃｍ3未満の第３Ｓｉ
基板２１中に基板表面から所定の深さにＡｓ又はＳｂを
１×１０18／ｃｍ3以上含むように埋込んだ埋込みＳｉ
層２２を形成する工程と（図６（ａ），（ｂ））、この
埋込みＳｉ層２２より上層の第３Ｓｉ基板２１のＳｉバ
ッファ層２１ａ上にＳｉとＧｅ又はＳｉとＣからなる化
合物半導体層１３を形成する工程と（図６（ｃ））、こ
の化合物半導体層１３上にＳｉ活性層１４を形成する工
程と（図６（ｄ））、Ｓｉ活性層１４上に絶縁層１６を
形成する工程と（図６（ｅ））、この絶縁層１６上に支
持基板１７の主面を貼り合わせる工程と（図６（ｆ），
（ｇ））、埋込みＳｉ層２２より下層の第３Ｓｉ基板２
１及び埋込みＳｉ層２２の一部を除去して厚さ５μｍ以
下のＳｉ薄膜２２ａにする工程と（図６（ｈ））、この
Ｓｉ薄膜２２ａを第１化学エッチング液で除去する工程
と（図６（ｉ））、Ｓｉバッファ層２１ａを第２化学エ
ッチング液で除去して支持基板１７の主面上に絶縁層１
６とＳｉ活性層１４と化合物半導体層１３とを残す工程
と（図６（ｊ））を有することを特徴とする。Ｓｉ活性
層１４を形成する以外は、上記(e)の第５の製造方法と
同様である。Ｓｉ活性層１４は第１の製造方法のＳｉバ
ッファ層１２と同様に形成される。
【００２４】(g) 第７のＳＯＩ基板の製造方法 更に、本発明の第７のＳＯＩ基板の製造方法は、図７に
示すように、第２、第４及び第６のＳＯＩ基板の製造方
法で得られた最終の化合物半導体層１３（図７（ａ））
を除去して支持基板１７の主面上に絶縁層１６とＳｉ活
性層１４とを残す工程（図７（ｂ））を更に有すること
を特徴とする。この化合物半導体層１３は研磨又はフッ
酸−硝酸−酢酸の混合液を用いた化学エッチング液によ
り除去する。
示すように、第２、第４及び第６のＳＯＩ基板の製造方
法で得られた最終の化合物半導体層１３（図７（ａ））
を除去して支持基板１７の主面上に絶縁層１６とＳｉ活
性層１４とを残す工程（図７（ｂ））を更に有すること
を特徴とする。この化合物半導体層１３は研磨又はフッ
酸−硝酸−酢酸の混合液を用いた化学エッチング液によ
り除去する。
【００２５】
【作用】従来では、Ｓｉ中の拡散係数の大きなＢをドー
プしたｐ+型Ｓｉ層をエッチングストップ層とすると、
表面粗度は大きく、しかも絶縁層を形成するための熱酸
化、又は貼り合わせ後のアニール処理でＢの濃度のプロ
ファイルが大きく変化して、化学エッチング後の層表面
の平坦性及び層厚の均一性に劣ったものが、本発明では
Ｓｉ中の拡散係数がＢより小さいＡｓ又はＳｂを高濃度
に含むＳｉ基板又はＳｉ層をＢドープｐ+型Ｓｉ層の代
わりに用いるので、従来の方法と比較して高温熱処理し
てもＡｓ又はＳｂの濃度のプロファイルを急峻に保てる
ため、化学エッチング後の活性層の厚みのばらつきは小
さく、しかも層表面の平坦性が良好となる。
プしたｐ+型Ｓｉ層をエッチングストップ層とすると、
表面粗度は大きく、しかも絶縁層を形成するための熱酸
化、又は貼り合わせ後のアニール処理でＢの濃度のプロ
ファイルが大きく変化して、化学エッチング後の層表面
の平坦性及び層厚の均一性に劣ったものが、本発明では
Ｓｉ中の拡散係数がＢより小さいＡｓ又はＳｂを高濃度
に含むＳｉ基板又はＳｉ層をＢドープｐ+型Ｓｉ層の代
わりに用いるので、従来の方法と比較して高温熱処理し
てもＡｓ又はＳｂの濃度のプロファイルを急峻に保てる
ため、化学エッチング後の活性層の厚みのばらつきは小
さく、しかも層表面の平坦性が良好となる。
【００２６】
【実施例】次に、本発明の実施例を図面に基づいて詳し
く説明する。ここでは、第２の製造方法から更に第７の
製造方法で得られるＳＯＩ基板について、図２及び図７
に基づいて説明する。図２（ａ）〜図２（ｉ）に示すよ
うに、先ずシードウェーハとなる例えば（１００）面方
位のＡｓを５×１０19／ｃｍ3含む第１Ｓｉ基板１１上
にノンドープのＳｉバッファ層１２をＣＶＤ法により形
成した。具体的にはＨ2雰囲気中、３Ｔｏｒｒで９００
℃、３分間前処理した後、反応ガスとしてＳｉＨ4ガス
又はＳｉ2Ｈ6ガスを用いて、７００℃の温度で成長さ
せ、Ｓｉバッファ層１２を形成した。このＳｉバッファ
層１２の厚さは後述する熱酸化及びウェーハ貼り合わせ
の各熱処理の際にＳｉ基板１１中のＡｓが拡散してＳｉ
1-xＧｅx層１３に到達しない厚さにすることが必要であ
る。この例では５０ｎｍであった。
く説明する。ここでは、第２の製造方法から更に第７の
製造方法で得られるＳＯＩ基板について、図２及び図７
に基づいて説明する。図２（ａ）〜図２（ｉ）に示すよ
うに、先ずシードウェーハとなる例えば（１００）面方
位のＡｓを５×１０19／ｃｍ3含む第１Ｓｉ基板１１上
にノンドープのＳｉバッファ層１２をＣＶＤ法により形
成した。具体的にはＨ2雰囲気中、３Ｔｏｒｒで９００
℃、３分間前処理した後、反応ガスとしてＳｉＨ4ガス
又はＳｉ2Ｈ6ガスを用いて、７００℃の温度で成長さ
せ、Ｓｉバッファ層１２を形成した。このＳｉバッファ
層１２の厚さは後述する熱酸化及びウェーハ貼り合わせ
の各熱処理の際にＳｉ基板１１中のＡｓが拡散してＳｉ
1-xＧｅx層１３に到達しない厚さにすることが必要であ
る。この例では５０ｎｍであった。
【００２７】Ｓｉバッファ層１２に引き続いてＣＶＤ法
によりＳｉ1-xＧｅx層１３及びＳｉ活性層１４を形成し
た。Ｓｉ1-xＧｅx層１３をエピタキシャル成長させる際
には反応ガスとしてＳｉＨ4ガスとＧｅＨ4ガスとを用い
るか、又はＳｉ2Ｈ6ガスとＧｅＨ4ガスとを用い、５０
０〜８００℃の温度で成長させる。Ｓｉ1-xＧｅx層１３
の表面の凹凸を抑制するため、この例では７００℃でＧ
ｅ組成比ｘを０．１、厚さを８０ｎｍに設定した。また
反応ガスとしてＳｉ2Ｈ6ガスとＧｅＨ4ガスとを用い
た。Ｓｉ活性層１４は上記Ｓｉバッファ層１２と同様
に、ただし厚さは１００ｎｍに形成した。Ｓｉ活性層１
４を表面研磨した後、水蒸気雰囲気中９００℃で熱酸化
してＳｉ活性層１４上にＳｉＯ2絶縁層１６を形成し
た。Ｓｉ基板１１及びハンドルウエーハとなる別の支持
基板１７をＳＣ１の洗浄液で洗浄して両基板の貼り合わ
せ面を活性化した後、絶縁層１６を支持基板１７の主面
と重ね合わせ、９００℃で熱処理した。
によりＳｉ1-xＧｅx層１３及びＳｉ活性層１４を形成し
た。Ｓｉ1-xＧｅx層１３をエピタキシャル成長させる際
には反応ガスとしてＳｉＨ4ガスとＧｅＨ4ガスとを用い
るか、又はＳｉ2Ｈ6ガスとＧｅＨ4ガスとを用い、５０
０〜８００℃の温度で成長させる。Ｓｉ1-xＧｅx層１３
の表面の凹凸を抑制するため、この例では７００℃でＧ
ｅ組成比ｘを０．１、厚さを８０ｎｍに設定した。また
反応ガスとしてＳｉ2Ｈ6ガスとＧｅＨ4ガスとを用い
た。Ｓｉ活性層１４は上記Ｓｉバッファ層１２と同様
に、ただし厚さは１００ｎｍに形成した。Ｓｉ活性層１
４を表面研磨した後、水蒸気雰囲気中９００℃で熱酸化
してＳｉ活性層１４上にＳｉＯ2絶縁層１６を形成し
た。Ｓｉ基板１１及びハンドルウエーハとなる別の支持
基板１７をＳＣ１の洗浄液で洗浄して両基板の貼り合わ
せ面を活性化した後、絶縁層１６を支持基板１７の主面
と重ね合わせ、９００℃で熱処理した。
【００２８】次にＳｉ基板１１の貼り合わせ面と反対面
からＳｉ基板１１を研削及び研磨してその大部分を除去
して薄膜化し、約１μｍのＳｉ薄膜１１ａを残した。こ
のＳｉ薄膜１１ａをフッ酸−硝酸−酢酸の混合液により
化学エッチングして除去した。この例ではＡｓが高濃度
のＳｉ基板１１とＳｉバッファ層１２との選択エッチン
グ比は、１：１５０程度とることができる。続いてＳｉ
バッファ層１２を水酸化カリウム−重クロム酸カリウム
−イソプロピルアルコールの混合液により化学エッチン
グして除去した。この例ではＳｉバッファ層１２とＳｉ
1-xＧｅx層１３との選択エッチング比は、１：２５程度
とることができる。最後にＳｉ1-xＧｅx層１３をフッ酸
−硝酸−酢酸の混合液により化学エッチングして除去
し、図７（ｂ）に示すように支持基板１７の主面上に絶
縁層１６とＳｉ活性層１４とを残したＳＯＩ基板を得
た。この例ではＳｉ1-xＧｅx層１３とＳｉ活性層１４と
の選択エッチング比は、１：２０程度とることができ
る。このＳＯＩ基板はＳｉ活性層１４の膜厚が５０ｎｍ
であって、ＴＴＶが膜厚の３％で、表面粗度が０．２ｎ
ｍであった。
からＳｉ基板１１を研削及び研磨してその大部分を除去
して薄膜化し、約１μｍのＳｉ薄膜１１ａを残した。こ
のＳｉ薄膜１１ａをフッ酸−硝酸−酢酸の混合液により
化学エッチングして除去した。この例ではＡｓが高濃度
のＳｉ基板１１とＳｉバッファ層１２との選択エッチン
グ比は、１：１５０程度とることができる。続いてＳｉ
バッファ層１２を水酸化カリウム−重クロム酸カリウム
−イソプロピルアルコールの混合液により化学エッチン
グして除去した。この例ではＳｉバッファ層１２とＳｉ
1-xＧｅx層１３との選択エッチング比は、１：２５程度
とることができる。最後にＳｉ1-xＧｅx層１３をフッ酸
−硝酸−酢酸の混合液により化学エッチングして除去
し、図７（ｂ）に示すように支持基板１７の主面上に絶
縁層１６とＳｉ活性層１４とを残したＳＯＩ基板を得
た。この例ではＳｉ1-xＧｅx層１３とＳｉ活性層１４と
の選択エッチング比は、１：２０程度とることができ
る。このＳＯＩ基板はＳｉ活性層１４の膜厚が５０ｎｍ
であって、ＴＴＶが膜厚の３％で、表面粗度が０．２ｎ
ｍであった。
【００２９】
【発明の効果】以上述べたように、本発明のＳＯＩ基板
の製造方法によれば、Ｓｉ中の拡散係数がＢより小さい
Ａｓ又はＳｂを高濃度に含むＳｉ基板又はＳｉ層を従来
のＢドープｐ+型Ｓｉ層の代わりに用いるので、従来の
方法と比較して高温熱処理してもＡｓ又はＳｂの濃度の
プロファイルを急峻に保てるため、化学エッチング後の
活性層の厚みのばらつき（ＴＴＶ）は小さく、しかも層
表面の平坦性が良好となる。また貼り合わせ面の表面粗
度が小さいため、貼り合わせ面のボイド発生の確率を低
くすることができる。これらのことから、本発明のＳＯ
Ｉ基板は高集積の半導体集積回路基板に好適なものとな
る。
の製造方法によれば、Ｓｉ中の拡散係数がＢより小さい
Ａｓ又はＳｂを高濃度に含むＳｉ基板又はＳｉ層を従来
のＢドープｐ+型Ｓｉ層の代わりに用いるので、従来の
方法と比較して高温熱処理してもＡｓ又はＳｂの濃度の
プロファイルを急峻に保てるため、化学エッチング後の
活性層の厚みのばらつき（ＴＴＶ）は小さく、しかも層
表面の平坦性が良好となる。また貼り合わせ面の表面粗
度が小さいため、貼り合わせ面のボイド発生の確率を低
くすることができる。これらのことから、本発明のＳＯ
Ｉ基板は高集積の半導体集積回路基板に好適なものとな
る。
【図１】本発明の第１のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図２】本発明の第２のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図３】本発明の第３のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図４】本発明の第４のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図５】本発明の第５のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図６】本発明の第６のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図７】本発明の第７のＳＯＩ基板の製造方法を工程順
に示す断面図。
に示す断面図。
【図８】従来のＳＯＩ基板の製造方法を工程順に示す断
面図。
面図。
１１ 第１Ｓｉ基板 １１ａ Ｓｉ薄膜 １２ Ｓｉバッファ層 １３ 化合物半導体層 １４ Ｓｉ活性層 １６ 絶縁層 １７ 支持基板 １８ 第２Ｓｉ基板 １９ 不純物リッチＳｉ層 １９ａ Ｓｉ薄膜 ２１ 第３Ｓｉ基板 ２１ａ Ｓｉバッファ層 ２２ 埋込みＳｉ層 ２２ａ Ｓｉ薄膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 孟史 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 中島 庸男 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内 (72)発明者 新行内 隆之 埼玉県大宮市北袋町１丁目297番地 三菱 マテリアル株式会社中央研究所内
Claims (7)
- 【請求項１】 Ａｓ又はＳｂを１×１０18／ｃｍ3以上
含む第１Ｓｉ基板(11)上に不純物濃度が１×１０18／ｃ
ｍ3未満のＳｉバッファ層(12)を形成する工程と、 前記Ｓｉバッファ層(12)上にＳｉとＧｅ又はＳｉとＣか
らなる化合物半導体層(13)を形成する工程と、 前記化合物半導体層(13)上に絶縁層(16)を形成する工程
と、 前記絶縁層(16)上に支持基板(17)の主面を貼り合わせる
工程と、 前記第１Ｓｉ基板(11)の大部分を除去して厚さ５μｍ以
下のＳｉ薄膜(11a)にする工程と、 前記Ｓｉ薄膜(11a)を第１化学エッチング液で除去する
工程と、 前記Ｓｉバッファ層(12)を第２化学エッチング液で除去
して前記支持基板(17)の主面上に前記絶縁層(16)と前記
化合物半導体層(13)とを残す工程とを有することを特徴
とするＳＯＩ基板の製造方法。 - 【請求項２】 Ａｓ又はＳｂを１×１０18／ｃｍ3以上
含む第１Ｓｉ基板(11)上に不純物濃度が１×１０18／ｃ
ｍ3未満のＳｉバッファ層(12)を形成する工程と、 前記Ｓｉバッファ層(12)上にＳｉとＧｅ又はＳｉとＣか
らなる化合物半導体層(13)を形成する工程と、 前記化合物半導体層(13)上にＳｉ活性層(14)を形成する
工程と、 前記Ｓｉ活性層(14)上に絶縁層(16)を形成する工程と、 前記絶縁層(16)上に支持基板(17)の主面を貼り合わせる
工程と、 前記第１Ｓｉ基板(11)の大部分を除去して厚さ５μｍ以
下のＳｉ薄膜(11a)にする工程と、 前記Ｓｉ薄膜(11a)を第１化学エッチング液で除去する
工程と、 前記Ｓｉバッファ層(12)を第２化学エッチング液で除去
して前記支持基板(17)の主面上に前記絶縁層(16)と前記
Ｓｉ活性層(14)と前記化合物半導体層(13)とを残す工程
とを有することを特徴とするＳＯＩ基板の製造方法。 - 【請求項３】 不純物濃度が１×１０18／ｃｍ3未満の
第２Ｓｉ基板(18)上にＡｓ又はＳｂを１×１０18／ｃｍ
3以上含む不純物リッチＳｉ層(19)を形成する工程と、 前記不純物リッチＳｉ層(19)上に不純物濃度が１×１０
18／ｃｍ3未満のＳｉバッファ層(12)を形成する工程
と、 前記Ｓｉバッファ層(12)上にＳｉとＧｅ又はＳｉとＣか
らなる化合物半導体層(13)を形成する工程と、 前記化合物半導体層(13)上に絶縁層(16)を形成する工程
と、 前記絶縁層(16)上に支持基板(17)の主面を貼り合わせる
工程と、 前記第２Ｓｉ基板(18)の全部及び前記不純物リッチＳｉ
層(19)の一部を除去して厚さ５μｍ以下のＳｉ薄膜(19
a)にする工程と、 前記Ｓｉ薄膜(19a)を第１化学エッチング液で除去する
工程と、 前記Ｓｉバッファ層(12)を第２化学エッチング液で除去
して前記支持基板(17)の主面上に前記絶縁層(16)と前記
化合物半導体層(13)とを残す工程とを有することを特徴
とするＳＯＩ基板の製造方法。 - 【請求項４】 不純物濃度が１×１０18／ｃｍ3未満の
第２Ｓｉ基板(18)上にＡｓ又はＳｂを１×１０18／ｃｍ
3以上含む不純物リッチＳｉ層(19)を形成する工程と、 前記不純物リッチＳｉ層(19)上に不純物濃度が１×１０
18／ｃｍ3未満のＳｉバッファ層(12)を形成する工程
と、 前記Ｓｉバッファ層(12)上にＳｉとＧｅ又はＳｉとＣか
らなる化合物半導体層(13)を形成する工程と、 前記化合物半導体層(13)上にＳｉ活性層(14)を形成する
工程と、 前記Ｓｉ活性層(14)上に絶縁層(16)を形成する工程と、 前記絶縁層(16)上に支持基板(17)の主面を貼り合わせる
工程と、 前記第２Ｓｉ基板(18)の全部及び前記不純物リッチＳｉ
層(19)の一部を除去して厚さ５μｍ以下のＳｉ薄膜(19
a)にする工程と、 前記Ｓｉ薄膜(19a)を第１化学エッチング液で除去する
工程と、 前記Ｓｉバッファ層(12)を第２化学エッチング液で除去
して前記支持基板(17)の主面上に前記絶縁層(16)と前記
Ｓｉ活性層(14)と前記化合物半導体層(13)とを残す工程
とを有することを特徴とするＳＯＩ基板の製造方法。 - 【請求項５】 不純物濃度が１×１０18／ｃｍ3未満の
第３Ｓｉ基板(21)中に基板表面から所定の深さにＡｓ又
はＳｂを１×１０18／ｃｍ3以上含むように埋込んだ埋
込みＳｉ層(22)を形成する工程と、 前記埋込みＳｉ層(22)より上層の第３Ｓｉ基板(21)のＳ
ｉバッファ層(21a)上にＳｉとＧｅ又はＳｉとＣからな
る化合物半導体層(13)を形成する工程と、 前記化合物半導体層(13)上に絶縁層(16)を形成する工程
と、 前記絶縁層(16)上に支持基板(17)の主面を貼り合わせる
工程と、 前記埋込みＳｉ層(22)より下層の第３Ｓｉ基板(21)及び
前記埋込みＳｉ層(22)の一部を除去して厚さ５μｍ以下
のＳｉ薄膜(22a)にする工程と、 前記Ｓｉ薄膜(22a)を第１化学エッチング液で除去する
工程と、 前記Ｓｉバッファ層(21a)を第２化学エッチング液で除
去して前記支持基板(17)の主面上に前記絶縁層(16)と前
記化合物半導体層(13)とを残す工程とを有することを特
徴とするＳＯＩ基板の製造方法。 - 【請求項６】 不純物濃度が１×１０18／ｃｍ3未満の
第３Ｓｉ基板(21)中に基板表面から所定の深さにＡｓ又
はＳｂを１×１０18／ｃｍ3以上含むように埋込んだ埋
込みＳｉ層(22)を形成する工程と、 前記埋込みＳｉ層(22)より上層の第３Ｓｉ基板(21)のＳ
ｉバッファ層(21a)上にＳｉとＧｅ又はＳｉとＣからな
る化合物半導体層(13)を形成する工程と、 前記化合物半導体層(13)上にＳｉ活性層(14)を形成する
工程と、 前記Ｓｉ活性層(14)上に絶縁層(16)を形成する工程と、 前記絶縁層(16)上に支持基板(17)の主面を貼り合わせる
工程と、 前記埋込みＳｉ層(22)より下層の第３Ｓｉ基板(21)及び
前記埋込みＳｉ層(22)の一部を除去して厚さ５μｍ以下
のＳｉ薄膜(22a)にする工程と、 前記Ｓｉ薄膜(22a)を第１化学エッチング液で除去する
工程と、 前記Ｓｉバッファ層(21a)を第２化学エッチング液で除
去して前記支持基板(17)の主面上に前記絶縁層(16)と前
記Ｓｉ活性層(14)と前記化合物半導体層(13)とを残す工
程とを有することを特徴とするＳＯＩ基板の製造方法。 - 【請求項７】 化合物半導体層(13)を除去して支持基板
(17)の主面上に絶縁層(16)とＳｉ活性層(14)とを残す工
程を更に有することを特徴とする請求項２、４又は６い
ずれか記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28851994A JPH08148659A (ja) | 1994-11-24 | 1994-11-24 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28851994A JPH08148659A (ja) | 1994-11-24 | 1994-11-24 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148659A true JPH08148659A (ja) | 1996-06-07 |
Family
ID=17731289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28851994A Pending JPH08148659A (ja) | 1994-11-24 | 1994-11-24 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004512683A (ja) * | 2000-10-19 | 2004-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | エッチ・バック法を用いた低欠陥ＳｉＧｅの層移動 |
| KR100653848B1 (ko) * | 2005-09-13 | 2006-12-05 | (주)한비젼 | 3차원 적층형 이미지 센서 및 그의 제조방법 |
| CN110168751A (zh) * | 2016-12-27 | 2019-08-23 | 艾利迪公司 | 包括蚀刻生长衬底后部面的步骤的用于制造光电设备的方法 |
-
1994
- 1994-11-24 JP JP28851994A patent/JPH08148659A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004512683A (ja) * | 2000-10-19 | 2004-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | エッチ・バック法を用いた低欠陥ＳｉＧｅの層移動 |
| KR100653848B1 (ko) * | 2005-09-13 | 2006-12-05 | (주)한비젼 | 3차원 적층형 이미지 센서 및 그의 제조방법 |
| CN110168751A (zh) * | 2016-12-27 | 2019-08-23 | 艾利迪公司 | 包括蚀刻生长衬底后部面的步骤的用于制造光电设备的方法 |
| KR20190099052A (ko) * | 2016-12-27 | 2019-08-23 | 알레디아 | 성장 기판의 후면을 에칭하는 단계를 포함하는 광전자 디바이스를 생성하기 위한 방법. |
| JP2020515040A (ja) * | 2016-12-27 | 2020-05-21 | アレディア | 成長基板の裏面をエッチングするステップを含む光電子デバイスの製造方法 |
| CN110168751B (zh) * | 2016-12-27 | 2022-09-20 | 艾利迪公司 | 包括蚀刻生长衬底后部面的步骤的用于制造光电设备的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |