JPH08148986A

JPH08148986A - 出力バッファ回路

Info

Publication number: JPH08148986A
Application number: JP6286821A
Authority: JP
Inventors: Takahiro Miki; 隆博三木; Hiroyuki Kono; 浩之河野; Yasuyuki Nakamura; 泰之中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-11-21
Filing date: 1994-11-21
Publication date: 1996-06-07
Also published as: US5631579A

Abstract

(57)【要約】【目的】出力バッファの電源電位よりも、出力が接続
するバスの電位が高くなる場合も正常動作する出力バッ
ファ回路を提供する。【構成】出力バッファ回路の出力端子は、Ｐチャネル
ＭＯＳトランジスタ１のドレインではなく、第１のＮチ
ャネルＭＯＳトランジスタ１０のソースおよび第２のＮ
チャネルＭＯＳトランジスタ２のドレインの接続点に接
続する。この場合、出力端子が高インピーダンス状態で
ある場合に、出力端子の電位が出力バッファ回路の電源
電位以上になったときに、第１のＮチャネルＭＯＳトラ
ンジスタ１０がオフとなるように、そのしきい値を設定
されている。したがって、ＰチャネルＭＯＳトランジス
タがオン状態となったり、バックゲートとドレインある
いはソース間が順バイアスされるのを防止して、バスの
電位が出力バッファ回路の電源電位より高くなってもリ
ーク電流が発生することがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におけ
る出力駆動回路に関し、特に、出力バッファ回路に関す
る。さらに詳しくは、異なる電源電圧で動作する半導体
集積回路が混在するシステムにおいて、出力バスに接続
する他の集積回路の電源電圧よりも、低い電源電圧で動
作する集積回路中の出力バッファ回路に関する。

【０００２】

【従来の技術】半導体集積回路中のトランジスタのサイ
ズは、集積規模の増大に伴いスケールダウンされてい
る。その場合、いわゆる「ホットエレクトロン効果」に
よるトランジスタの信頼性の低下を抑制するために、電
源電圧自体もスケールダウンすることが望ましい。さら
には、消費電力や回路のスイッチング速度も電源電圧の
低減により減少する。

【０００３】ＭＯＳ集積回路は、長らく電源電圧５Ｖで
動作してきたが、現在は上記理由によりたとえば３．３
Ｖというような低い電源電圧で動作するように設計され
ているデバイスが多い。

【０００４】電源電圧の低減は、トランジスタのホット
エレクトロン効果を抑制するだけでなく、トランジスタ
あたりの消費電力も低減させる。これは、多数のトラン
ジスタが１チップ上に集積化されている場合には、単位
面積あたりの消費電力を抑制できることを意味し、集積
規模や集積回路としての動作速度に対して極めて重要で
ある。

【０００５】一方で、複数の半導体集積回路を用いたシ
ステムを構成する際には、トランジスタ・トランジスタ
論理（以下、ＴＴＬ）が５Ｖ電源であるため、異なった
電源電圧で動作する回路が混在する場合がある。これ
ら、異なった電源電圧で動作する回路は、共通のバスに
接続されて動作することが一般的である。

【０００６】図１７に、従来の異なる電源電圧で動作す
る半導体集積回路が混在するシステムの構成を示す概略
ブロック図を示す。

【０００７】図１７において、互いに異なる電源電圧で
動作する集積回路７、１０７が共通のバス１０００に接
続されている。

【０００８】集積回路７は、第１の電源電圧、たとえば
３．３Ｖで動作する。出力バッファ回路５は、集積回路
７の内部信号ＤおよびＨＺによって制御され、出力端子
３に信号を出力する。内部信号Ｄは、出力端子３に出力
される第１および第２の論理レベルを表わすデータ信号
であり、内部信号ＨＺは、出力端子３を高インピーダン
ス状態とする信号である。

【０００９】出力バッファ回路５は、制御回路６とＰチ
ャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトラン
ジスタ２とからなる。これらトランジスタのバックゲー
トは各々そのソースに接続されている。また、ドレイン
は共通に出力端子３に接続されている。また、Ｎチャネ
ルＭＯＳトランジスタ２のソースは接地され、Ｐチャネ
ルＭＯＳトランジスタ１のソースは電源線４に接続され
ている。

【００１０】制御回路６は、ＮＡＮＤゲート６０１、Ｎ
ＯＲゲート６０２およびインバータ６０３からなる。内
部信号Ｄは、ＮＡＮＤゲート６０１の第１の入力および
ＮＯＲゲート６０２の第１の入力に入力する。内部信号
ＨＺは、ＮＯＲゲート６０２の第２の入力およびインバ
ータ６０３を介してＮＡＮＤゲート６０１の第２の入力
に入力する。ＮＡＮＤゲート６０１の出力信号ＤＰは、
ＰチャネルＭＯＳトランジスタ１のゲートに入力する。
ＮＯＲゲート６０２の出力信号ＤＮは、ＮチャネルＭＯ
Ｓトランジスタ２のゲートに入力する。

【００１１】一方、集積回路１０７は、第２の電源電
圧、たとえば５Ｖで動作する任意の回路構成を有する回
路である。その出力バッファ回路１０５は、５Ｖの電源
電圧で動作する点を除いて、集積回路７の出力バッファ
回路５と同様の構成を有しているものとし、その説明は
ここでは省略する。その出力端子１０３は、集積回路７
と同様にバス１０００に接続している。

【００１２】以下内部信号ＤおよびＨＺに応じた出力バ
ッファ回路５の動作について説明する。

【００１３】出力バッファ回路５の基本動作は、データ
信号Ｄおよびインピーダンス制御信号ＨＺの論理値に依
存して、出力端子３にＨレベルを出力するか、出力端子
３にＬレベルを出力するか、出力端子３を高インピーダ
ンス状態とすることである。

【００１４】まず、制御回路６の動作について説明す
る。制御回路６は、インピーダンス制御信号ＨＺがＬレ
ベルのときは、データ信号Ｄの反転論理値ＤＰおよびＤ
Ｎを出力する。つまり、データ信号ＤがＨレベルであれ
ば、出力信号ＤＰおよびＤＮはＬレベル、また、データ
信号ＤがＬレベルであれば、出力信号ＤＰおよびＤＮは
Ｈレベルとなる。

【００１５】インピーダンス制御信号ＨＺがＨレベルの
ときには、データ信号Ｄの論理値によらず無条件に出力
信号ＤＰはＨレベル、出力信号ＤＮはＬレベルとなる。

【００１６】したがって上記制御回路６の動作に応じた
出力バッファ回路５の動作は以下のようになる。

【００１７】まず、インピーダンス制御信号ＨＺがＬレ
ベルのときのＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ２の動作について説明す
る。このとき、データ信号ＤがＨレベルであれば、Ｐチ
ャネルＭＯＳトランジスタ１はオンし、ＮチャネルＭＯ
Ｓトランジスタ２はオフするので出力端子３の信号Ｓ３
はＨレベルになろうとする。また、データ信号ＤがＬレ
ベルであれば、ＰチャネルＭＯＳトランジスタ１はオフ
し、ＮチャネルＭＯＳトランジスタ２はオンするので、
出力端子３の信号Ｓ３はＬレベルになろうとする。

【００１８】以上の場合において、集積回路１０７の出
力端子１０３が高インピーダンス状態であれば、出力バ
ッファ回路５の出力が優先され、バス１０００の論理値
ＢＵＳは、信号Ｓ３と同一論理値となる。

【００１９】次に、インピーダンス制御信号ＨＺがＨレ
ベルのときについて説明する。このとき、ＰチャネルＭ
ＯＳトランジスタ１およびＮチャネルＭＯＳトランジス
タ２はともにオフする。したがって、出力バッファ回路
５の出力端子３は高インピーダンス状態となり、バス１
０００から電気的に分離される。したがって、この場合
は他の集積回路１０７の出力端子１０３の論理値Ｓ１０
３が優先される。

【００２０】以上の出力バッファ回路５の動作をまとめ
ると、図１８のようになる。図１９は、出力バッファ回
路５中のＰチャネルＭＯＳトランジスタ１とＮチャネル
ＭＯＳトランジスタ２の断面を示す。記号Ｇ、Ｓ、Ｄ、
Ｂはそれぞれトランジスタのゲート、ソース、ドレイ
ン、バックゲートである。また、記号ｐおよびｎは、そ
れぞれＰ型およびＮ型半導体領域であることを示してい
る。

【００２１】集積回路７よりも高い電源電圧で動作する
集積回路１０７が、バス１０００かせ電気的に分離され
ている状態、すなわち、集積回路７の出力端子３が、Ｈ
レベル信号あるいはＬレベル信号を出力しているとき
は、図１９の回路は正常動作をする。

【００２２】しかし、出力バッファ回路５が高インピー
ダンス状態であって（ＨＺがＨレベルのとき）、集積回
路１０７がＨレベルを出力しており、その電圧が出力バ
ッファ回路５の電源電圧よりも高い場合、以下のような
動作異常が発生する。

【００２３】つまり、上記場合では、図１９において、
出力端子３の電位が出力バッファ回路５の電源線４の電
位より高くなる。

【００２４】したがって、ＰチャネルＭＯＳトランジス
タ１自体がオンしてしまうばかりでなく、ＰチャネルＭ
ＯＳトランジスタ１のドレインの電位がバックゲートの
電位よりも高いため、このドレインとｎウェルとの間の
ｐｎ接合が順バイアスされる。この結果、この出力端子
３から電源線４に至る経路に電流が流れる。

【００２５】すなわち、図１７において他の集積回路１
０７の電源から、その出力端子１０３、バス１０００、
集積回路７の出力端子３、その出力バッファ回路５中の
ＰチャネルＭＯＳトランジスタ１のドレインおよびバッ
クゲートを介して出力バッファ回路５の電源線４に大き
なリーク電流が流れることになる。

【００２６】このため、集積回路１０７の消費電力が異
常に増加したり、この電流経路における配線が溶融・断
線するなどの問題があった。

【００２７】そこで上記問題点の解決を目的とした第２
の従来例に米国特許（ＵＳＰ５，１５１，６１９）があ
る。

【００２８】図２０に、この第２の実施例の回路構成を
表わす概略ブロック図を示す。図２０中、長方形の中に
対角線が引かれ、近傍にゲート電極を有する記号は、Ｐ
チャネルＭＯＳトランジスタを、長方形の近傍にゲート
電極を有する記号で表現されているのは、ＮチャネルＭ
ＯＳトランジスタを表現している。

【００２９】上記出力バッファ回路においては、プルア
ップＰチャネルＭＯＳトランジスタ２１２とプルダウン
ＮチャネルＭＯＳトランジスタ２１４とを直列に接続し
たものを基本構成要素とする。ＰチャネルＭＯＳトラン
ジスタ２１２のソースには電源電圧Ｖ_ddが供給され、Ｎ
チャネルＭＯＳトランジスタ２１４のソースは接地され
ている。両トランジスタの共通ドレインは出力端子Ｖ
_outに接続している。

【００３０】プリドライバ回路２１０は、第１の従来例
における制御回路６に相当し、信号ＩＮおよびＩＮ′に
よりＰチャネルＭＯＳトランジスタ２１２およびＮチャ
ネルＭＯＳトランジスタ２１４を相補的に開閉すること
で、出力端子Ｖ_outに第１および第２の論理レベルを出
力する。また、両トランジスタを同時にオフとすること
で、出力端子Ｖ_outを高インピーダンス状態とする。

【００３１】第１の従来例との主な相違点は以下の３点
である。第１点は、基準電位Ｖ_cがゲートに印加されて
いるＰチャネルＭＯＳトランジスタ２１６が、出力端子
Ｖ_outとＰチャネルＭＯＳトランジスタ２１２のゲート
電極との間に接続されていることである。

【００３２】第２点は、Ｎウェル２２０の電源電位Ｖ_dd
との接続が、ソースが電源電位Ｖ_ddと、ドレインがＮウ
ェル２２０と、ゲートが出力端子Ｖ_outとそれぞれ接続
されているＰチャネルＭＯＳトランジスタ２１８を介し
て行なわれていることである。

【００３３】第３点は、プリドライバ回路（図１７にお
ける制御回路６に相当）の出力ＩＮとＰチャネルＭＯＳ
トランジスタ２１２のゲートとの接続が以下のような構
成の伝送ゲート２２２を介して行なわれていることであ
る。

【００３４】つまり、伝送ゲート２２２は、ゲートが電
源電位にバイアスされ、プリドライバ回路出力ＩＮとＰ
チャネルＭＯＳトランジスタ２１２のゲートとの間に接
続されるＮチャネルＭＯＳトランジスタ２２４を含む。
伝送ゲート２２２は、さらにＮチャネルＭＯＳトランジ
スタ２２４と並列に接続されたＰチャネルＭＯＳトラン
ジスタ２２６を含み、そのゲートは出力端子Ｖ_outに接
続されている。

【００３５】図２１は、図２０の回路を構成するトラン
ジスタの断面を示す。以下、図２０および図２１に従っ
て、第２の従来例の動作について説明する。以下では、
基準電位Ｖ_cは、電源電位Ｖ_ddに等しいものとする。ま
た、電源電位Ｖ_ddは、３．６Ｖであって、出力端子Ｖ
_outには、スイッチ２３０の開閉により、第２の回路２
２８により０Ｖまたは５．５Ｖの電圧が印加されている
ものとする。

【００３６】ＰチャネルＭＯＳトランジスタ２１２のゲ
ート電位がＨレベル、すなわち３．６Ｖであって、Ｎチ
ャネルＭＯＳトランジスタ２１４のゲート電位がＬレベ
ル、すなわち０Ｖの場合には、出力は高インピーダンス
状態となる。

【００３７】この状態ではスイッチ２３０を閉じると、
０または５．５Ｖの外部回路２８からの電圧を出力端子
Ｖ_outに印加することができる。

【００３８】出力端子Ｖ_outに印加される電圧が、電圧
Ｖ_c（＝Ｖ_dd）より高いしきい値電圧に上昇すると、Ｐ
チャネルＭＯＳトランジスタ２１６がオンとなって、Ｐ
チャネルＭＯＳトランジスタ２１２のゲート電位を出力
端子Ｖ_outの電位まで上昇させる。

【００３９】ＰチャネルＭＯＳトランジスタ２１６のソ
ース／Ｎウェル接合部は、順方向バイアスされるので電
流がＮウェル２２０中に流れ、したがって、電気的にフ
ローティング状態であるＮウェル２２０の電位は、出力
端子Ｖ_outの電圧からｐｎ接合の立上がり電圧を差し引
いた値にまで上昇する。

【００４０】このとき、ＰチャネルＭＯＳトランジスタ
２１２は、Ｎウェル２２０の中に存在するので、ゲート
電極とソースとの間に正電圧が生じるため、オフ状態を
維持する。したがって、電源Ｖ_ddに向かって電流が流れ
るのを防止できる。

【００４１】また、ＰチャネルＭＯＳトランジスタ２１
２のゲート電位が上昇する結果、ＮチャネルＭＯＳトラ
ンジスタ２４もオフ状態となり、プリドライバ回路２１
０に電流が流れるのを防止できる。もちろん、このとき
ＰチャネルＭＯＳトランジスタ２２６もオフ状態となっ
ている。

【００４２】伝送ゲート２２２において、ＰチャネルＭ
ＯＳトランジスタ２２６が存在しないと、ＮチャネルＭ
ＯＳトランジスタ２２４のみでは、そのしきい値電圧分
だけ、信号ＩＮの電位が低下してしまう。伝送ゲート２
２２に、ゲートが電位Ｖ_ddにバイアスされているＮチャ
ネルＭＯＳトランジスタ２２４と、ゲートが出力端子電
位Ｖ_outにバイアスされているＰチャネルＭＯＳトラン
ジスタ２２６の両方が備わることで、プルアップトラン
ジスタ２１２のゲートにフルスイングする信号が供給さ
れる。

【００４３】

【発明が解決しようとする課題】前記、第１および第２
の従来例においては、以下の３点の問題点があった。

【００４４】まず、第１の従来例では以下の２点が問題
である。第１点は、出力バッファ回路５の出力３が高イ
ンピーダンス状態となっている場合に、出力端子電圧が
出力バッファ回路５の電源電圧よりも大きくなると、Ｐ
チャネルＭＯＳトランジスタ１がオンしてしまい、高イ
ンピーダンス状態を維持できないことである。

【００４５】第２点は、上記場合には、ＰチャネルＭＯ
Ｓトランジスタ１のドレインとＮウェルとの間のｐｎ接
合も順バイアスされてしまい、この経路からも電流がリ
ークすることである。

【００４６】次に、第２の従来例では、上記２つの問題
点を克服するために、回路が複雑化してトランジスタ数
が増加しバッファ回路の占有数面積が増大することとな
って不利である。

【００４７】本発明は、上記課題を解決するためのもの
であって、電源電圧が異なる回路が混在するシステムに
おいて、低電圧電源で動作する回路の出力端子電圧が電
源電圧以上となっても、正常に動作する出力バッファ回
路を提供することである。

【００４８】本発明の別の目的は、上記動作を可能とし
つつ、かつ、トランジスタ数の増加を極力抑制し、占有
面積の増大を抑制した出力バッファ回路を提供すること
である。

【００４９】

【課題を解決するための手段】本発明は、以下の手段で
前記課題の解決を図るものである。

【００５０】請求項１記載の出力バッファ回路は、第１
の電源電位と第２の電源電位との間に直列に接続され、
外部信号に応じてオン／オフされるＰチャネルＭＯＳト
ランジスタおよび第１のＮチャネルＭＯＳトランジスタ
と、上記ＰチャネルＭＯＳトランジスタと第１のＮチャ
ネルＭＯＳトランジスタとの間に直列に挿入され、外部
信号に応じてオン／オフされる第２のＮチャネルＭＯＳ
トランジスタと、第１および第２のＮチャネルＭＯＳト
ランジスタの接続点に接続される出力端子とを備える。

【００５１】請求項２記載の出力バッファ回路は、外部
からのデータ信号および出力インピーダンス制御信号を
入力とし、バッファ回路から外部回路への出力信号の状
態を制御する信号を出力する制御回路と、制御回路の出
力信号をゲート入力とし、電源電位をソース電位とする
ＰチャネルＭＯＳトランジスタと、制御回路の出力信号
をゲート入力とし、接地電位をソース電位とする第１の
ＮチャネルＭＯＳトランジスタと、制御回路の出力信号
をゲート入力とし、ドレインが上記ＰチャネルＭＯＳト
ランジスタのドレインと接続され、ソースが第１のＮチ
ャネルＭＯＳトランジスタのドレインと接続される第２
のＮチャネルＭＯＳトランジスタと、第１のＮチャネル
ＭＯＳトランジスタのドレインおよび第２のＮチャネル
ＭＯＳトランジスタのソースに接続する出力端子とを備
える。

【００５２】請求項３記載の出力バッファ回路は、請求
項１または２記載の出力バッファ回路の構成において、
特に、第２のＮチャネルＭＯＳトランジスタはデプレッ
ション型トランジスタである。

【００５３】請求項４記載の出力バッファ回路は、請求
項１または２記載の出力バッファ回路の構成において、
特に、第２のＮチャネルＭＯＳトランジスタはエンハン
スメント型トランジスタである。

【００５４】請求項５記載の出力バッファ回路は、請求
項４記載の出力バッファ回路の構成において、特に、制
御回路は、外部からのデータ信号を入力とし、出力がＰ
チャネルＭＯＳトランジスタのゲートに接続する第１の
インバータと、外部からのデータ信号を第１の入力と
し、出力インピーダンス制御信号を第２の入力とし、出
力が第１のＮチャネルＭＯＳトランジスタのゲートに接
続する２入力ＮＯＲ回路と、出力インピーダンス制御信
号を入力とし、第２のＮチャネルＭＯＳトランジスタの
ゲートに出力が接続する第２のインバータとを含む。

【００５５】請求項６記載の出力バッファ回路は、請求
項４記載の出力バッファ回路の構成に加えて、第２のＮ
チャネルＭＯＳトランジスタのゲートを電源電圧以上の
電圧で駆動するための昇圧手段を含む。

【００５６】請求項７記載の出力バッファ回路は、請求
項６記載の出力バッファ回路の構成において、特に、制
御回路は、外部からのデータ信号を入力とするインバー
タと、上記インバータからの信号をＰチャネルＭＯＳト
ランジスタのゲートに出力する第１の出力と、外部から
のデータ信号を第１の入力とし、出力インピーダンス制
御信号を第２の入力とする２入力ＮＯＲ回路と、上記２
入力ＮＯＲ回路から信号を第１のＮチャネルＭＯＳトラ
ンジスタのゲートに出力する第２の出力と、出力インピ
ーダンス制御信号を入力とする論理回路と、上記論理回
路からの信号を昇圧手段に出力する第３の出力とを含
み、昇圧手段は、制御回路の第３の出力信号により、出
力する電位を接地電位、あるいは、電源電位以上の昇圧
された電位に切換える手段を含み、第２のＮチャネルＭ
ＯＳトランジスタのゲートには昇圧回路の出力が接続さ
れている。

【００５７】請求項８記載の出力バッファ回路は、第１
の電源電位と第２の電源電位との間に直列に接続され、
外部信号に応じてオン／オフされるＰチャネルＭＯＳト
ランジスタおよび第１のＮチャネルＭＯＳトランジスタ
と、出力端子と、上記ＰチャネルＭＯＳトランジスタお
よび第１のＮチャネルＭＯＳトランジスタの接続点と出
力端子との間に直列に接続され、外部信号に応じてオン
／オフされる第２のＮチャネルＭＯＳトランジスタとを
備える。

【００５８】請求項９記載の出力バッファ回路は、外部
からのデータ信号および出力インピーダンス制御信号を
入力とし、バッファ回路から外部回路への出力信号の状
態を制御する信号を出力する制御回路と、制御回路の出
力信号をゲート入力とし、電源電位をソース電位とする
ＰチャネルＭＯＳトランジスタと、制御回路の出力信号
をゲート入力とし、ドレインが上記ＰチャネルＭＯＳト
ランジスタのドレインと接続され、接地電位をソース電
位とする第１のＮチャネルＭＯＳトランジスタと、制御
回路の出力信号をゲート入力とし、ドレインが上記Ｐチ
ャネルＭＯＳトランジスタのドレインおよび第１のＮチ
ャネルＭＯＳトランジスタのドレインに接続される第２
のＮチャネルＭＯＳトランジスタと、第２のＮチャネル
ＭＯＳトランジスタのソースに接続する出力端子とを備
える。

【００５９】請求項１０記載の出力バッファ回路は、請
求項８または９記載の出力バッファ回路の構成におい
て、特に、第２のＮチャネルＭＯＳトランジスタはデプ
レッション型トランジスタである。

【００６０】請求項１１記載の出力バッファ回路は、請
求項８または９記載の出力バッファ回路の構成におい
て、特に、第２のＮチャネルＭＯＳトランジスタはエン
ハンスメント型トランジスタである。

【００６１】請求項１２記載の出力バッファ回路は、請
求項１１記載の出力バッファ回路の構成において、その
制御回路は、外部からのデータ信号を入力し、出力がＰ
チャネルＭＯＳトランジスタのゲートおよび第１のＮチ
ャネルＭＯＳトランジスタのゲートに接続する第１のイ
ンバータと、外部からの出力インピーダンス制御信号を
入力とし、出力が第２のＮチャネルＭＯＳトランジスタ
のゲートに接続する第２のインバータとを含む。

【００６２】請求項１３記載の出力バッファ回路は、請
求項１１記載の出力バッファ回路の構成に加えて、第２
のＮチャネルＭＯＳトランジスタのゲートを電源電圧以
上の電圧で駆動するための昇圧手段を含む。

【００６３】請求項１４記載の出力バッファ回路は、請
求項１３記載の出力バッファ回路の構成において、特
に、制御回路は、外部からのデータ信号を入力するイン
バータと、インバータからの信号を前記ＰチャネルＭＯ
Ｓトランジスタのゲートおよび第１のＮチャネルＭＯＳ
トランジスタのゲートに出力する第１の出力と、外部か
らの出力インピーダンス制御信号を入力とする論理回路
と、論理回路からの信号を昇圧手段に出力する第２の出
力とを含み、昇圧手段は、制御回路の第２の出力信号に
より、出力する電位を接地電位、あるいは、電源電位以
上に昇圧した電位に切換える手段を含み、第２のＮチャ
ネルＭＯＳトランジスタのゲートには、上記昇圧回路の
出力が接続している。

【００６４】

【作用】請求項１記載の出力バッファ回路においては、
出力端子は、ＰチャネルＭＯＳトランジスタのドレイン
ではなく、第１のＮチャネルＭＯＳトランジスタのドレ
インおよび第２のＮチャネルＭＯＳトランジスタのソー
スの接続点に接続する。したがって、出力端子が高イン
ピーダンス状態である場合に、出力端子の電位が出力バ
ッファ回路の電源電位以上になったときに、第２のＮチ
ャネルＭＯＳトランジスタをオフ状態とすることが可能
である。すなわち、第２のＮチャネルＭＯＳトランジス
タのしきい値を適切な値に設定することで、このトラン
ジスタのゲートへの入力信号がＬレベルのときに、出力
端子が所定の電位以上になると、このトランジスタがオ
フ状態となるようにして、ＰチャネルＭＯＳトランジス
タがオン状態となることを防ぐことができる。

【００６５】また、ＮチャネルＭＯＳトランジスタのソ
ースあるいはドレインは、それに接続される出力端子が
電源電圧以上の電位となるときも、バックゲートとの間
のｐｎ接合は逆バイアスされたままである。

【００６６】請求項２記載の出力バッファ回路において
は、請求項１記載のＰチャネルＭＯＳトランジスタ、お
よび第１、第２のＮチャネルＭＯＳトランジスタ、およ
び出力端子の接続よりなる回路の各トランジスタのゲー
ト入力は、外部からのデータ信号および出力インピーダ
ンス制御信号を入力とする制御回路により制御される。
つまり、出力バッファが出力端子にデータを出力する場
合、出力インピーダンス制御信号により、第２のＮチャ
ネルＭＯＳトランジスタのゲートにＨレベル信号を入力
する。したがって、このトランジスタのドレイン・ソー
ス間のコンダクタンスは増大する。このとき、Ｐチャネ
ルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳト
ランジスタをデータ信号に応じて相補的にオン／オフす
ることにより、出力端子にＨレベルあるいはＬレベルの
信号を出力することが可能である。また、出力端子を高
インピーダンス状態とする場合、出力インピーダンス制
御信号により、第２のＮチャネルＭＯＳトランジスタの
ゲートにＬレベル信号を入力する。このとき、少なくと
も、ＰチャネルＭＯＳトランジスタと第１のＮチャネル
ＭＯＳトランジスタをともにオフ状態とすることで、出
力端子を高インピーダンス状態とすることが可能であ
る。しかも、出力端子の電位が電源電位以上となった場
合でも、ＰチャネルＭＯＳトランジスタがオン状態とな
るのを防ぎ、ＮチャネルＭＯＳトランジスタのソースあ
るいはドレインとバックゲート間のｐｎ接合は逆バイア
スされたままである。

【００６７】請求項３記載の出力バッファ回路は、請求
項１記載の出力バッファ回路の構成において、第２のＮ
チャネルＭＯＳトランジスタはデプレッション型トラン
ジスタであるため、このトランジスタのゲート電位がＨ
レベルのとき、このトランジスタでの電圧降下がない。
したがって、出力端子にＨレベルを出力する場合、すな
わち、ＰチャネルＭＯＳトランジスタがオン状態、第１
のＮチャネルＭＯＳトランジスタがオフ状態、第２のＮ
チャネルＭＯＳトランジスタのゲート電位がＨレベルの
場合、出力端子に現れるＨレベル信号電位の低下が生じ
ない。

【００６８】請求項４記載の出力バッファ回路において
は、請求項１記載の出力バッファ回路の構成において、
第２のＮチャネルＭＯＳトランジスタは、エンハンスメ
ント型トランジスタであるため、このトランジスタのゲ
ート電位がＨレベルのときでも、このトランジスタでの
電圧降下がある。したがって、出力バッファ回路からの
出力信号のＨレベルは、この電圧降下分（≒第２のＮチ
ャネルＭＯＳトランジスタのしきい値分）降下するが、
これが問題とならない回路では、デプレッション型トラ
ンジスタを作る必要がなく、製造工程が簡略化される。

【００６９】請求項５記載の出力バッファ回路において
は、第２のＮチャネルＭＯＳトランジスタはエンハンス
メント型であるため、このトランジスタのゲートにＬレ
ベル信号が入力しているときは、オフ状態となる。つま
り、出力端子を高インピーダンス状態とする場合、第２
のＮチャネルＭＯＳトランジスタへの入力がＬレベル信
号である限り、ＰチャネルＭＯＳトランジスタへの入力
は任意でよい。したがって、制御回路を単純化すること
が可能である。

【００７０】請求項６記載の出力バッファ回路は、第２
のＮチャネルＭＯＳトランジスタはエンハンスメント型
トランジスタであるものの、そのゲート入力は昇圧手段
によって発生する電源電圧以上の信号で駆動される。つ
まり、このトランジスタのゲート電位がＨレベルのと
き、このトランジスタでの電圧降下がない。したがっ
て、出力端子にＨレベルを出力する場合、出力端子に現
れる信号電位の低下が生じない。

【００７１】請求項７記載の出力バッファ回路は、請求
項６記載の出力バッファ回路を構成するＰチャネルＭＯ
Ｓトランジスタおよび第１、第２のＮチャネルＭＯＳト
ランジスタの各トランジスタのゲート入力は、外部から
のデータ信号および出力インピーダンス制御信号を入力
とする制御回路により制御される。つまり、出力バッフ
ァが出力端子にデータを出力する場合、出力インピーダ
ンス制御信号により、第２のＮチャネルＭＯＳトランジ
スタのゲートに昇圧されたＨレベル信号を入力し、この
トランジスタをオン状態にする。このとき、このトラン
ジスタでの電圧降下はなくなる。さらに、ＰチャネルＭ
ＯＳトランジスタおよび第１のＮチャネルＭＯＳトラン
ジスタをデータ信号に応じて相補的にオン／オフするこ
とにより、出力端子にＨレベルあるいはＬレベルの信号
を出力することが可能である。特に、この場合Ｈレベル
信号の電位低下が生じない。

【００７２】また、出力端子を高インピーダンス状態と
する場合、出力インピーダンス制御信号により、第２の
ＮチャネルＭＯＳトランジスタのゲートにＬレベル信号
を入力する。このとき、少なくとも第１のＮチャネルＭ
ＯＳトランジスタもオフ状態とすることで、出力端子を
高インピーダンス状態とすることが可能である。しか
も、出力端子の電位が電源電位以上となった場合でも、
ＰチャネルＭＯＳトランジスタがオンとなるのを防ぎ、
ＮチャネルＭＯＳトランジスタのソースあるいはドレイ
ンのバックゲートとの間のｐｎ接合は、逆バイアスされ
たままである。

【００７３】請求項８記載の出力バッファ回路において
は、出力端子は、ＰチャネルＭＯＳトランジスタのドレ
インではなく、ＰチャネルＭＯＳトランジスタと第１の
ＮチャネルＭＯＳトランジスタのドレイン同士の接続点
に接続される第２のＮチャネルＭＯＳトランジスタのソ
ースに接続する。したがって、出力端子が高インピーダ
ンス状態である場合に、出力端子の電位が、出力バッフ
ァ回路の電源電位以上になったときに、第２のＮチャネ
ルＭＯＳトランジスタをオフ状態とすることが可能であ
る。すなわち、第２のＮチャネルＭＯＳトランジスタの
しきい値を適切な値に設定することで、このトランジス
タのゲートへの入力信号がＬレベルのときに、出力端子
が所定の電位以上になるとこのトランジスタがオフ状態
となるようにして、ＰチャネルＭＯＳトランジスタがオ
ンとなることを防ぐことができる。

【００７４】また、ＮチャネルＭＯＳトランジスタのソ
ースは、それに接続される出力端子が電源電圧以上の電
位となるときも、バックゲートとの間のｐｎ接合は逆バ
イアスされたままである。

【００７５】請求項９記載の出力バッファ回路において
は、請求項８記載のＰチャネルＭＯＳトランジスタおよ
び第１、第２のＮチャネルＭＯＳトランジスタおよび出
力端子の接続よりなる回路の各トランジスタのゲート入
力は、外部からのデータ信号および出力インピーダンス
制御信号を入力とする制御回路により制御される。つま
り、出力バッファが出力端子にデータを出力する場合、
出力インピーダンス制御信号により、第２のＮチャネル
ＭＯＳトランジスタのゲートにＨレベル信号を入力す
る。したがって、このトランジスタのドレイン・ソース
間のコンダクタンスは増大する。このとき、Ｐチャネル
ＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトラ
ンジスタをデータ信号に応じて相補的にオン／オフする
ことにより、出力端子にＨレベルあるいはＬレベルの信
号を出力することが可能である。

【００７６】また、出力端子を高インピーダンス状態と
する場合、出力インピーダンス制御信号により、第２の
ＮチャネルＭＯＳトランジスタのゲートにＬレベル信号
を入力する。このとき、少なくともＰチャネルＭＯＳト
ランジスタおよび第１のＮチャネルＭＯＳトランジスタ
をオフ状態とすることで、出力端子を高インピーダンス
状態とすることが可能である。

【００７７】しかも、出力端子の電位が電源電位以上と
なった場合でも、ＰチャネルＭＯＳトランジスタがオン
となるのを防ぎ、ＮチャネルＭＯＳトランジスタのソー
スとバックゲートとの間のｐｎ接合は逆バイアスされた
ままである。

【００７８】請求項１０記載の出力バッファ回路は、第
２のＮチャネルＭＯＳトランジスタはデプレッション型
トランジスタであるため、このトランジスタのゲート電
位がＨレベルのとき、このトランジスタでの電圧降下が
ない。

【００７９】したがって、出力端子にＨレベルを出力す
る場合、すなわち、ＰチャネルＭＯＳトランジスタがオ
ン、第１のＮチャネルＭＯＳトランジスタがオフ、第２
のＮチャネルＭＯＳトランジスタのゲートがＨレベルの
場合、出力端子に現れる信号電位の低下が生じない。

【００８０】請求項１１記載の出力バッファ回路におい
ては、第２のＮチャネルＭＯＳトランジスタは、エンハ
ンスメント型トランジスタであるため、このトランジス
タのゲート電位がＨレベルのときでも、このトランジス
タでの電圧降下がある。したがって、出力バッファ回路
からの出力信号のＨレベルは、この電圧降下分（≒第１
のＮチャネルＭＯＳトランジスタのしきい値分）降下す
るが、これが問題とならない回路では、デプレッション
型トランジスタを作る必要がなく、製造工程が簡略化さ
れる。

【００８１】請求項１２記載の出力バッファ回路におい
ては、第２のＮチャネルＭＯＳトランジスタはエンハン
スメント型であるため、このトランジスタのゲートにＬ
レベル信号が入力しているときはオフ状態となる。した
がって、出力端子を高インピーダンス状態とする場合、
第２のＮチャネルＭＯＳトランジスタへの入力がＬレベ
ル信号である限り、ＰチャネルＭＯＳトランジスタおよ
び第１のＮチャネルＭＯＳトランジスタへの入力は任意
でよい。

【００８２】したがって、制御回路を単純化することが
可能である。請求項１３記載の出力バッファ回路は、第
２のＮチャネルＭＯＳトランジスタはエンハンスメント
型トランジスタであるものの、そのゲート入力は昇圧手
段によって発生する電源電圧以上の信号で駆動される。
したがって、このトランジスタのゲート電位がＨレベル
のとき、このトランジスタでの電圧降下がない。したが
って、出力端子にＨレベルを出力する場合、出力端子に
現れる信号電位の低下が生じない。

【００８３】請求項１４記載の出力バッファ回路では、
請求項１３記載の出力バッファ回路を構成するＰチャネ
ルＭＯＳトランジスタおよび第１、第２のＮチャネルＭ
ＯＳトランジスタの各トランジスタのゲート入力は、外
部からのデータ信号および出力インピーダンス制御信号
を入力とする制御回路により制御される。つまり、出力
バッファが出力端子にデータを出力する場合、出力イン
ピーダンス制御信号により、第２のＮチャネルＭＯＳト
ランジスタのゲートに昇圧されたＨレベルの信号を入力
し、このトランジスタをオン状態にする。このとき、こ
のトランジスタでの電圧降下はなくなる。さらに、Ｐチ
ャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯ
Ｓトランジスタをデータ信号に応じて相補的にオン／オ
フすることにより、出力端子にＨレベルあるいはＬレベ
ルの信号を出力することが可能である。特に、この場合
Ｈレベル信号の電位低下が生じない。

【００８４】また、出力端子を高インピーダンス状態と
する場合、出力インピーダンス制御信号により、第２の
ＮチャネルＭＯＳトランジスタのゲートにＬレベル信号
を入力する。このとき、ＰチャネルＭＯＳトランジスタ
および第１のＮチャネルＭＯＳトランジスタの状態にか
かわりなく、出力端子を高インピーダンス状態とするこ
とが可能である。しかも、出力端子の電位が電源電位以
上となった場合でも、ＰチャネルＭＯＳトランジスタが
オン状態となるのを防ぎ、ＮチャネルＭＯＳトランジス
タのソースとバックゲートとの間のｐｎ接合は、逆バイ
アスされたままである。

【００８５】

【実施例】図１は、本発明の第１の実施例の出力バッフ
ァ回路の構成を示す図である。これは、図１７の従来例
のうち出力バッファ回路５に相当する部分のみを示して
いる。

【００８６】図１７に示された従来の実施例と異なる点
は、ＮチャネルＭＯＳトランジスタ１０を出力端子とＰ
チャネルＭＯＳトランジスタ１との間に挿入し、そのゲ
ートに出力インピーダンス制御信号ＨＺの反転信号ＨＺ
Ｂを印加したことである。

【００８７】なお、ＮチャネルＭＯＳトランジスタ１０
はデプレッション型トランジスタであり、そのしきい値
電圧Ｖ_th10は、出力バッファの電源電位（電源線４の電
位）をＶ_DD1として、 −Ｖ_DD1＜Ｖ_th10＜０…（１）であるとする。

【００８８】トランジスタ１０にＮチャネルＭＯＳトラ
ンジスタを使う理由は、出力端子３に直接接続されるト
ランジスタがＰチャネルＭＯＳトランジスタであること
を避けるためである。つまり、前述のようにＰチャネル
ＭＯＳトランジスタの場合は、ドレインのｐ⁺層とｎウ
ェルとがなすｐｎ接合が、出力端子３の電位がＶ_DD1よ
り大きくなたったときに順バイアスされてしまうからで
ある。

【００８９】ＮチャネルＭＯＳトランジスタ１０が、デ
プレッション型である（Ｖ_th10＜０）理由は、出力バッ
ファ回路５がＨレベルを出力するとき、そのＨレベル電
圧が低下するのを防ぐためである。

【００９０】ＮチャネルＭＯＳトランジスタ１０のしき
い値が、 −Ｖ_DD1＜Ｖ_th10…（１′）を満たさなければならない理由は、出力バッファ回路５
が高インピーダンス状態で、バス１０００の電位が出力
バッファ回路５の電源電位より高い電圧になったとき、
ＮチャネルＭＯＳトランジスタ１０を遮断し、Ｐチャネ
ルＭＯＳトランジスタ１と出力端子３を電気的に分離す
るためである。

【００９１】これは、つまり、ＮチャネルＭＯＳトラン
ジスタ１０のゲート電位をＶ_G10、ソースの電位をＶ
_S10とすると、このトランジスタがオフ状態となるため
には、ＮチャネルＭＯＳトランジスタのしきい値の定義
により、Ｖ_G10−Ｖ_S10＜Ｖ_th10…（２）が成り立つことが必要であることから以下のように説明
される。

【００９２】出力バッファ回路が高インピーダンス状態
となるとき、信号ＨＺＢはＬレベル（＝０Ｖ）なので、
Ｖ_G10＝０である。したがって、Ｖ_S10＝Ｖ_DD1でオフ
状態となるには、 −Ｖ_DD1＜Ｖ_th10 が成り立てばよい。

【００９３】以下、上記理由も含め、その動作を図１、
図２により、より詳しく説明する。なお、制御回路６の
動作は従来例と同様であるので省略する。

【００９４】まず、出力インピーダンス制御信号ＨＺが
Ｌレベルで、データ信号ＤがＬレベルであったとする。
このときには、従来と同様、ＰチャネルＭＯＳトランジ
スタ１はオフし、ＮチャネルＭＯＳトランジスタ２はオ
ンするので、ＮチャネルＭＯＳトランジスタ１０の状態
にかかわらず、出力端子３から得られる信号Ｓ３はＬレ
ベルとなる。

【００９５】次に、信号ＨＺがＬレベルのまま、データ
信号ＤがＨレベルに変わったとする。このとき、Ｐチャ
ネルＭＯＳトランジスタ１はオンし、ＮチャネルＭＯＳ
トランジスタ２はオフする。

【００９６】また、信号ＨＺがＬレベルのままであるか
ら、ＮチャネルＭＯＳトランジスタ１０のゲートに入力
する信号ＨＺＢはＨレベルであり、トランジスタ１０は
オンしている。

【００９７】したがって、出力端子の電位は、トランジ
スタ１０がオフするか、出力電位が電源電位に達するま
で上昇していく。ここで、もしＮチャネルＭＯＳトラン
ジスタ１０がエンハンスメント型であれば、出力電位が
（Ｖ_DD1−Ｖ_th10）に到達したとき、トランジスタ１０
はオフし、それ以上出力電位は上昇しない。

【００９８】しかし、ＮチャネルＭＯＳトランジスタ１
０はデプレッション型であるので、Ｖ_th10は負の値であ
り、上記オフする電位（Ｖ_DD1−Ｖ_th10）はＶ_DD1より
大きな電圧となる。

【００９９】したがって、出力電位が電源電位に到達す
るまでトランジスタ１０はオフせず、出力されるＨレベ
ルは電源電位と等しくなる。

【０１００】次に、出力インピーダンス制御信号ＨＺが
Ｈレベルであったとする。このときには、ＰチャネルＭ
ＯＳトランジスタ１およびＮチャネルＭＯＳトランジス
タ２は従来と同様オフ状態となる。またトランジスタ１
０のゲート電位はＬレベル、すなわち０Ｖである。

【０１０１】このとき、バス１０００の電位が０Ｖであ
ると、デプレッション型ＮチャネルＭＯＳトランジスタ
１０はオン状態になるが、ＰチャネルＭＯＳトランジス
タ１およびＮチャネルＭＯＳトランジスタ２がオフして
いるので、結局、出力端子３は高インピーダンス状態と
なる。

【０１０２】バス１０００の電位が０Ｖから上昇する
と、トランジスタ１０がオンしている間は、Ｐチャネル
ＭＯＳトランジスタ１のドレインの電位も追随して上昇
する。しかし、バスの電位が、−Ｖ_th10まで到達したと
き、ＮチャネルＭＯＳトランジスタ１０はオフする。し
たがってＰチャネルＭＯＳトランジスタ１のドレインの
電位上昇もここで止まる。ところで、−Ｖ_th10は式
（１）より、出力バッファ回路５の電源電圧以下であ
る。したがって、ＰチャネルＭＯＳトランジスタ１のド
レインの電位は、出力バッファ回路５の電源電圧以上に
はならない。

【０１０３】したがって、バス１０００の電位が出力バ
ッファ回路５の電源電位Ｖ_DD1を超えても、従来生じて
いたＰチャネルＭＯＳトランジスタ１のドレインとバッ
クゲート間の順方向バイアスが起こり得ず、Ｐチャネル
ＭＯＳトランジスタ１に関係する部分に大電流が流れる
ことがない。

【０１０４】図３は、ＰチャネルＭＯＳトランジスタ
１、ＮチャネルＭＯＳトランジスタ１０およびＮチャネ
ルＭＯＳトランジスタ２の断面を模式的に示した図であ
る。

【０１０５】図３に示すように出力端子に接続されてい
るのはＮ型半導体領域であり、ここに正の電圧を印加し
ても、順方向バイアスされない。したがって、Ｎチャネ
ルＭＯＳトランジスタのソースからバックゲートに大電
流が流れることもない。

【０１０６】したがって、結局、出力端子３は出力イン
ピーダンス制御信号ＨＺがＨレベルである限り、高イン
ピーダンス状態となり、従来例で生じたような大きなリ
ーク電流は生じない。

【０１０７】図４に、本発明の第２の実施例を示す。図
１の実施例では、出力バッファ回路５のＨレベル出力電
位が電源線４の電位から低下しないが、デプレッション
型ＮチャネルＭＯＳトランジスタが必要である。もし、
Ｈレベル電圧が電源線４の電位よりも低くてもよい場合
は、デプレッション型トランジスタ１０の代わりにエン
ハンスメント型トランジスタを用いることができる。こ
れにより、デプレッション型ＮチャネルＭＯＳトランジ
スタを製造する必要がなくなり、マスク枚数の低減等や
イオン注入工程等の製造工程を削減することができ、プ
ロセスの安定性の向上や経済的効果等の利点がある。

【０１０８】また、以下に説明するように制御回路をよ
り少ないトランジスタ数で構成できるという利点もあ
る。

【０１０９】図４に示した第２実施例が、図１に示した
第１実施例と異なる点は以下の２点である。

【０１１０】１つは、出力端子とＰチャネルＭＯＳトラ
ンジスタ１との間に挿入されているＮチャネルＭＯＳト
ランジスタがエンハンスメント型トランジスタ１１にな
っていることである。

【０１１１】もう１つは、制御回路６の代わりに、制御
回路６１に示す論理回路を用いたことである。

【０１１２】制御回路６１は、ＮＯＲゲート１つとイン
バータ２つとからなる。ＰチャネルＭＯＳトランジスタ
１のゲートに入力する信号は、第１の実施例の制御回路
６ではＮＡＮＤゲートによって生成されていたが、この
第２の実施例の制御回路６１ではインバータによって生
成されているところが異なるところである。一般に、Ｎ
ＡＮＤゲートはトランジスタ４個で構成され、インバー
タはトランジスタ２個で構成されるので、制御回路６１
は、制御回路６よりもトランジスタ数が２個削減されて
いる。

【０１１３】以上、図４および図５に従ってその動作を
説明する。まず、制御回路６１の機能について説明す
る。信号ＤＢは、出力インピーダンス制御信号ＨＺの値
にかかわらず、データ信号Ｄの反転論理である。また、
信号ＨＺＢは、第１の実施例と同様、データ信号Ｄの値
にかかわらず出力インピーダンス制御信号ＨＺの反転論
理である。また、ＮチャネルＭＯＳトランジスタ２の駆
動信号ＤＮは、第１の実施例と同様、信号ＨＺがＬレベ
ルのときはデータ信号Ｄの反転論理となり、信号ＨＺが
Ｈレベルのときは、データ信号Ｄの論理値によらず無条
件にＬレベルとなる。

【０１１４】まず、出力インピーダンス制御信号ＨＺが
Ｌレベルで、データ信号ＤがＬレベルであったとする。
このときには、信号ＤＢはＨレベル、信号ＤＮもＨレベ
ルであるので、ＰチャネルＭＯＳトランジスタ１はオフ
状態となり、ＮチャネルＭＯＳトランジスタ２はオン状
態となる。したがって、トランジスタ１１の状態にかか
わらず、出力端子３から得られる信号Ｓ３はＬレベルと
なる。

【０１１５】次に、出力インピーダンス制御信号ＨＺが
Ｌレベルのままデータ信号ＤがＨレベルに変化した場
合、信号ＤＢおよびＤＮはともにＬレベルとなるので、
ＰチャネルＭＯＳトランジスタ１はオン状態となり、Ｎ
チャネルＭＯＳトランジスタ２はオフ状態となる。ま
た、信号ＨＺがＬレベルのままであるから、トランジス
タ１１のゲートに入力する信号ＨＺＢはＨレベルである
ので、トランジスタ１１はオン状態である。ここで、Ｎ
チャネルＭＯＳトランジスタ１１はエンハンスメント型
であるので、そのしきい値電圧をＶ_th11（正の値）とす
れば、出力端子３の電位が（Ｖ_DD1−Ｖ_th11）に到達し
たとき、トランジスタ１１はオフ状態となり、それ以上
出力電位は上昇しない。

【０１１６】次に、出力インピーダンス制御信号ＨＺが
Ｈレベルであったとする。このときには、ＮチャネルＭ
ＯＳトランジスタ２は、信号ＤＮが信号Ｄの値に関わり
なくＬレベルとなるので、常にオフ状態である。また、
トランジスタ１１のゲート電位、すなわち信号ＨＺＢは
Ｌレベルであり、このトランジスタ１１もオフ状態であ
る。

【０１１７】このとき、バス１０００の電位が０Ｖであ
っても、また、電源電位Ｖ_DD1以上であっても、トラン
ジスタ１１はエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタであるのでオン状態とはならない。

【０１１８】したがって、ＰチャネルＭＯＳトランジス
タ１が、どのような状態であっても、結局出力バッファ
回路の出力は高インピーダンス状態となる。すなわち、
トランジスタ１１によって、ＰチャネルＭＯＳトランジ
スタ１とバス１０００は電気的に分離される。

【０１１９】以上のように、ＰチャネルＭＯＳトランジ
スタ１の駆動信号ＤＢは、出力端子が高インピーダンス
状態となる場合、ＮチャネルＭＯＳトランジスタ１１が
オフ状態である限り任意でよいので、従来例や第１の実
施例のようにＮＡＮＤゲートで生成する必要はなく、イ
ンバータで生成される論理値で十分であることがわか
る。

【０１２０】図６に本発明の第３の実施例を示す。第１
の実施例では、出力バッファ回路のＨレベル出力電位が
電源線４の電位より低下しないが、デプレッション型Ｎ
チャネルＭＯＳトランジスタが必要である。第２の実施
例ではエンハンスメント型ＮチャネルＭＯＳトランジス
タを用いているが、一方、出力バッファ回路のＨレベル
出力電位が電源線４の電位より低下する。

【０１２１】そこで、第３の実施例はエンハンスメント
型トランジスタのみを用い、デプレッション型Ｎチャネ
ルＭＯＳトランジスタ形成工程が必要ない出力バッファ
回路を提供する。

【０１２２】また、以下に説明するように本実施例で
は、出力バッファ回路のＨレベル出力電位が電源線４の
電位より低下するということがない。

【０１２３】図６に示した第３の実施例が、図４に示し
た第２の実施例と異なる点は、ＮチャネルＭＯＳトラン
ジスタ９１、９２、キャパシタ９３、インバータ９４、
９５からなる昇圧回路９９が挿入されていることであ
る。なお、出力端子３とＰチャネルＭＯＳトランジスタ
１との間に挿入されているＮチャネルＭＯＳトランジス
タ１１は、第２の実施例と同じくエンハンスメント型ト
ランジスタである。その他、制御回路等は第２の実施例
と同じである。

【０１２４】以下、その動作を図６および図７により説
明する。まず、出力インピーダンス制御信号がＨレベル
のときは、データ信号Ｄの論理値によらずＤＮはＬレベ
ルであるので、トランジスタ２はオフする。またこのと
き、信号ＨＺＢはＬレベルになり、トランジスタ９１は
オン状態になり、トランジスタ９２はオフ状態になる。
これにより、トランジスタ１１のゲート電位Ｖ_gはＬレ
ベル、つまり０Ｖとなり、トランジスタ１１はオフ状態
になる。

【０１２５】この場合、第２の実施例と同様、バス１０
００の電位が０Ｖであっても、電源電位Ｖ_DD1以上であ
っても、トランジスタ１１はエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタであるので、オン状態とならな
い。したがって、ＰチャネルＭＯＳトランジスタ１がど
のような状態であっても、結局、出力バッファ回路の出
力は、高インピーダンス状態となる。

【０１２６】すなわち、ＮチャネルＭＯＳトランジスタ
１１によって、ＰチャネルＭＯＳトランジスタ１とバス
１０００が電気的に分離される。

【０１２７】次に、出力インピーダンス信号ＨＺがＬレ
ベルへ変化した場合を考える。このとき、トランジスタ
９１はオフ状態へ、トランジスタ９２はオン状態へ変化
し、トランジスタ１１のゲート電位Ｖ_gは上昇し始める
ことになる。

【０１２８】以下では、この場合の昇圧回路９９の動作
について詳しく説明する。図８は、昇圧回路９９のみを
示した回路図であり、図９は、トランジスタ１１のゲー
ト電位Ｖ_gおよびインバータ９４の出力電位Ｖ₉₄の時間
変化を示した図である。

【０１２９】まず、図９において、時刻ｔ₀以前は、ト
ランジスタ９２はオフ状態、トランジスタ９１はオン状
態であって、トランジスタ１１のゲート電位Ｖ_gおよび
インバータ９４の出力Ｖ₉₄はともに０Ｖである。時刻ｔ
₀において、トランジスタ９２がオン状態へ、トランジ
スタ９１がオフ状態へ変化すると、電位Ｖ_gは上昇し始
める。一方、電位Ｖ₉₄は、インバータ２段分の遅延時間
を経過するまでは０Ｖのままである。

【０１３０】トランジスタ９２のしきい値電圧をＶ_th92
とすると、このトランジスタは、電位Ｖ_gがＶ_DD1−Ｖ
_th92になるまでは、オン状態であるが、電位Ｖ_gがそれ
以上になるとオフ状態となる。したがって、キャパシタ
９３に蓄積された電荷は、周囲から電気的に分離された
状態となり、以後キャパシタ９３の対向電極間の電位差
は、一定値Ｖ_H（＝Ｖ_DD1−Ｖ_th92）を保持することに
なる。

【０１３１】時刻ｔ₁において、インバータの出力電位
Ｖ₉₄が、ＬレベルからＨレベルへ変化し始め、時刻ｔ₂
において、Ｖ₉₄＝Ｖ_DD1となって、一定値となる。この
とき、キャパシタ９３の電圧は、一定値Ｖ_Hを保持する
ので、トランジスタ１１のゲート電位Ｖ_gは、Ｖ_DD1＋
Ｖ_Hにまで上昇する。

【０１３２】この一定値Ｖ_Hが、トランジスタ１１のし
きい値Ｖ_th11より大きければ、たとえ出力電位Ｖ₀がＶ
_DD1になっても、トランジスタ１１はオン状態のままで
ある。

【０１３３】一方、インピーダンス制御信号ＨＺがＬレ
ベルのときは、図７より信号ＤＮおよびＤＰはともにデ
ータ信号Ｄの反転論理である。

【０１３４】したがって、データ信号ＤがＬレベルのと
きは、トランジスタ１はオフ状態、トランジスタ２はオ
ン状態となって、出力電位Ｖ₀は０Ｖ、すなわちＬレベ
ルとなる。また、データ信号ＤがＨレベルのときは、ト
ランジスタ２はオフ状態、トランジスタ１はオン状態で
あり、トランジスタ１１も上述のとおりオン状態である
ので、電源線と同じ電位Ｖ_DD1が出力される。すなわ
ち、Ｈレベル出力電位の低下は起こらないことになる。

【０１３５】図１０に、本発明の第４の実施例を示す。
第１の実施例においては、デプレッション型Ｎチャネル
ＭＯＳトランジスタ１０を出力端子３とＰチャネルＭＯ
Ｓトランジスタ１との間にトランジスタ１、２、１０が
直列となるように挿入した。第４の実施例においては、
図１０に示すようにＰチャネルＭＯＳトランジスタ１と
ＮチャネルＭＯＳトランジスタ２のドレイン同士をまず
接続し、その接続点と出力端子３との間にデプレッショ
ン型ＮチャネルＭＯＳトランジスタ１２を挿入してい
る。なお、ＮチャネルＭＯＳトランジスタ１２のしきい
値電圧Ｖ_th12は、第１実施例と同様に出力バッファ回路
の電源電位（電源線４の電位）をＶ_DD1として、 −Ｖ_DD1＜Ｖ_th12＜０…（３）となるように設定されている。

【０１３６】以下動作について説明する。制御回路６お
よびトランジスタ１、２、１２の動作は、第１実施例と
同様であり、図１１にようになる。

【０１３７】また、図１２に示すように出力端子３に接
続されているのはＮ型半導体であり、ここに正の電圧を
印加しても順バイアスされない。したがって、Ｎチャネ
ルＭＯＳトランジスタ１２のソースからバックゲートに
大電流が流れることもない。したがって、結局出力バッ
ファ回路の出力は、出力インピーダンス制御信号ＨＺが
Ｈレベルである限り高インピーダンス状態となり、ま
た、従来例で生じていたような大きなリーク電流も生じ
ない。

【０１３８】図１３に本発明の第５の実施例を示す。第
２の実施例においては、Ｈレベル出力電位が、電源電圧
Ｖ_DD1よりも低くなってもよい場合に、デプレッション
型トランジスタを用いずにすみ、かつ、制御回路のトラ
ンジスタ数を削減できる構成を示した。本実施例では、
さらに第２実施例における制御回路６１中のＮＯＲゲー
トを省略することができる。

【０１３９】以下に、その構成と動作を図１３および図
１４により詳しく説明する。第２の実施例においては、
エンハンスメント型ＮチャネルＭＯＳトランジスタ１１
を出力端子３とＰチャネルＭＯＳトランジスタ１との間
にトランジスタ１、２、１１が直列となるように挿入し
た。第５実施例では、図１３に示すようにＰチャネルＭ
ＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ２
のドレイン同士まず接続し、その接続点と出力端子３と
の間にエンハンスメント型ＮチャネルＭＯＳトランジス
タ１３を挿入している。

【０１４０】さらに、ＮチャネルＭＯＳトランジスタ２
のゲートはＰチャネルＭＯＳトランジスタ１のゲートと
ともに制御回路６２の出力信号ＤＢによって駆動されて
おり、制御回路６２は２つのインバータのみからなる。

【０１４１】以下、その動作を図１３および図１４によ
り説明する。制御回路６２においては、信号ＤＢは出力
インピーダンス制御信号ＨＺの値にかかわらず、データ
信号Ｄの反転論理である。また信号ＨＺＢは第１実施例
と同様データ信号Ｄの値にかかわらず、信号ＨＺの反転
論理である。まず、出力インピーダンス制御信号ＨＺが
Ｌレベルで、データ信号ＤもＬレベルであったとする。
このときには、トランジスタ１３はオン状態となり、出
力端子３には信号Ｄと同一の論理値が出力される。ただ
し、Ｈレベル出力電位は、第２実施例と同様、電源電圧
Ｖ_DD1より低下する。次に、出力インピーダンス制御信
号ＨＺがＨレベルになると、トランジスタ１３はオフ状
態となり、ＰチャネルＭＯＳトランジスタ１およびＮチ
ャネルＭＯＳトランジスタ２はともに出力端子３から電
気的に分離される。

【０１４２】したがって、トランジスタ１および２がい
かなる状態であっても、出力バッファは高インピーダン
ス状態となる。

【０１４３】しかも、出力端子３が接続しているのは、
ＮチャネルＭＯＳトランジスタのソースであるから、バ
ス１０００の電位が電源電位Ｖ_DD1以上となっても、第
２実施例と同様に高インピーダンスが維持される。

【０１４４】図１５は、本実施例の第６の実施例を示す
回路図である。実施例３では、Ｈレベル出力電位の低下
がなく、かつ、デプレッション型トランジスタを用いず
にすむ構成を示した。本実施例では、さらに第２実施例
における制御回路６１のＮＯＲゲートを省略することが
できる。

【０１４５】以下、その構成および動作を図１５および
図１６の真理値表により説明する。第３実施例ではエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１１を出
力端子３とＰチャネルＭＯＳトランジスタとの間に、ト
ランジスタ１、２、１１が直列となるように挿入した。
第６実施例では、図１５に示すように、ＰチャネルＭＯ
Ｓトランジスタ１とＮチャネルＭＯＳトランジスタ２の
ドレイン同士をまず接続し、その接続点と出力端子３と
の間にエンハンスメント型ＮチャネルＭＯＳトランジス
タ１３を挿入している。

【０１４６】さらに、ＮチャネルＭＯＳトランジスタ２
のゲートはＰチャネルＭＯＳトランジスタ１のゲートと
ともに、制御回路６２の出力信号ＤＢによって駆動され
ており、制御回路６２は２つのインバータのみからな
る。出力インピーダンス制御信号ＨＺがＨレベルのと
き、信号ＨＺＢはＬレベルになり、トランジスタ９１は
オン状態、トランジスタ９２はオフ状態になる。これに
より、トランジスタ１３のゲート電位Ｖ_gは０Ｖとな
り、トランジスタ１３はオフ状態となる。

【０１４７】したがって、第３実施例と同様に、バス１
０００の電位が０Ｖであっても、電源電位Ｖ_DD1以上で
あっても、トランジスタ１３はエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタであるので、オン状態とはな
らない。したがって、ＰチャネルＭＯＳトランジスタ１
およびＮチャネルＭＯＳトランジスタ２がどのような状
態であっても、結局、出力バッファは高インピーダンス
状態となる。

【０１４８】次に、出力インピーダンス制御信号ＨＺが
Ｌレベルになったとする。このとき、トランジスタ９１
はオフ状態へ、トランジスタ９２はオン状態へ変化し、
第３実施例と同様トランジスタ１３のゲート電圧Ｖ_gは
電源電圧Ｖ_DD1以上になる。

【０１４９】これにより、たとえ出力電位Ｖ₀がＶ_DD1
になっても、トランジスタ１３はオン状態のままであ
る。

【０１５０】一方、信号ＨＺがＬレベルのとき、信号Ｄ
ＮおよびＤＢはともにデータ信号Ｄの反転論理となる。

【０１５１】したがって、データ信号ＤがＬレベルのと
きはトランジスタ２がオン状態となり、出力端子２は０
Ｖが出力される。また、データ信号ＤがＨレベルのとき
には、トランジスタ１がオン状態となり、しかもトラン
ジスタ１１もオン状態であるので、電源線と同じ電位Ｖ
_DD1が出力される。すなわち、Ｈレベル出力信号の電圧
低下は起こらない。

【０１５２】

【発明の効果】以上の説明のように、本発明の出力バッ
ファ回路は以下のような効果を奏する。

【０１５３】請求項１記載の出力バッファ回路において
は、出力端子はＰチャネルＭＯＳトランジスタのドレイ
ンではなく、第１のＮチャネルＭＯＳトランジスタのド
レインおよび第２のＮチャネルＭＯＳトランジスタのソ
ースの接続点に接続する。したがって、出力端子が高イ
ンピーダンス状態である場合に、出力端子の電位が出力
バッファ回路の電源電位以上になったときに、第２のＮ
チャネルＭＯＳトランジスタがオフとなるようにそのし
きい値を設定しておくことが可能である。

【０１５４】そのために、上記場合に、ＰチャネルＭＯ
Ｓトランジスタがオン状態となることを防ぐことがで
き、かつ、上記ＮチャネルＭＯＳトランジスタのソース
あるいはドレインとバックゲートとの間のｐｎ接合は逆
バイアスされたままである。つまり、バスに接続されて
いる他の集積回路の出力バッファ回路の電源電圧が高い
場合でも、他の集積回路の消費電力が異常に増加した
り、配線が溶融・断線するなどの問題を生じない。

【０１５５】請求項２記載の出力バッファ回路において
は、請求項１記載のＰチャネルＭＯＳトランジスタおよ
び第１、第２のＮチャネルＭＯＳトランジスタおよび出
力端子の接続よりなる回路の各トランジスタのゲート入
力は、外部からのデータ信号および出力インピーダンス
制御信号を入力とする制御回路により制御される。した
がって、上記２つの信号の組合せにより、出力バッファ
回路の出力を第１の論理レベル、第２の論理レベルまた
は高インピーダンス状態のいずれかに設定することが可
能である。かつ、請求項１記載の出力バッファ回路と同
様の効果を奏する。

【０１５６】請求項３記載の出力バッファ回路は、請求
項１記載の出力バッファ回路の構成において、第２のＮ
チャネルＭＯＳトランジスタはデプレッション型トラン
ジスタである。したがって、このトランジスタゲート電
位がＨレベルの場合、出力端子に現れるＨレベル信号電
位の低下が生じない。かつ、請求項１記載の出力バッフ
ァ回路と同様の効果を奏する。

【０１５７】請求項４記載の出力バッファ回路において
は、ＮチャネルＭＯＳトランジスタはエンハンスメント
型ＮチャネルＭＯＳトランジスタのみからなる構成であ
るので、デプレッション型ＮチャネルＭＯＳトランジス
タに必要な製造工程を削減することができる。かつ、請
求項１記載の出力バッファ回路と同様の効果を奏する。

【０１５８】請求項５記載の出力バッファ回路において
は、請求項４記載の出力バッファ回路の構成と同様、第
２のＮチャネルＭＯＳトランジスタがエンハンスメント
型である。このため、このトランジスタのゲートへの入
力がＬレベル信号である限り、出力端子はＰチャネルＭ
ＯＳトランジスタの状態にかかわらず、高インピーダン
ス状態である。したがって、制御回路の構成を単純化で
き、回路を構成するトランジスタ数を削減できる。

【０１５９】請求項６記載の出力バッファ回路は、第２
のＮチャネルＭＯＳトランジスタはエンハンスメント型
トランジスタであるものの、そのゲート入力は昇圧手段
によって発生する電源電圧以上の信号で駆動される。つ
まり、このトランジスタのゲート電位がＨレベルのと
き、このトランジスタでの電圧降下がない。したがっ
て、出力端子にＨレベルを出力する場合、出力端子に現
れるＨレベル信号電位の低下が生じない。

【０１６０】請求項７記載の出力バッファ回路は、請求
項６記載の出力バッファ回路と同様、出力端子に現れる
Ｈレベル信号電位の低下が生じない。しかも、第１のエ
ンハンスメント型ＮチャネルＭＯＳトランジスタをオフ
状態とすることで、ＰチャネルＭＯＳトランジスタの状
態にかかわりなく、出力を高インピーダンス状態とでき
る。したがって、制御回路の構成を単純化でき、回路を
構成するトランジスタ数を削減できる。

【０１６１】請求項８記載の出力バッファ回路において
は、出力端子はＰチャネルＭＯＳトランジスタのドレイ
ンではなく、ＰチャネルＭＯＳトランジスタと第１のＮ
チャネルＭＯＳトランジスタのドレイン同士の接続点に
接続される、第２のＮチャネルＭＯＳトランジスタのソ
ースに接続する。したがって、出力端子が高インピーダ
ンス状態である場合に、出力端子の電位が、出力バッフ
ァ回路の電源電位以上になったときに、第２のＮチャネ
ルＭＯＳトランジスタがオフとなるようにそのしきい値
を設定しておくことが可能である。

【０１６２】そのため、上記の場合にＰチャネルＭＯＳ
トランジスタがオン状態となることを防ぐことができ、
かつ、上記ＮチャネルＭＯＳトランジスタのソースある
いはドレインとバックゲートとの間のｐｎ接合は逆バイ
アスされたままである。つまり、バスに接続されている
他の集積回路の出力バッファ回路の電源電圧が高い場合
でも、他の集積回路の消費電力が異常に増加したり、配
線が溶融断線するなどの問題を生じない。

【０１６３】請求項９記載の出力バッファ回路において
は、請求項８記載のＰチャネルＭＯＳトランジスタおよ
び第１、第２のＮチャネルＭＯＳトランジスタおよび出
力端子の接続よりなる回路の各トランジスタのゲート入
力は、外部からのデータ信号および出力インピーダンス
制御信号を入力とする制御回路により制御される。した
がって、上記２つの信号の組合せにより、出力バッファ
回路の出力を第１の論理レベル、第２の論理レベルまた
は高インピーダンス状態のいずれかに設定することが可
能である。かつ、請求項８記載の出力バッファ回路と同
様の効果を奏する。

【０１６４】請求項１０記載の出力バッファ回路は、請
求項８記載の出力バッファ回路の構成において、第２の
ＮチャネルＭＯＳトランジスタはデプレッション型トラ
ンジスタである。したがって、このトランジスタのゲー
ト電位がＨレベルの場合、出力端子に現れるＨレベル信
号電位の低下が生じない。かつ、請求項８記載の出力バ
ッファ回路と同様の効果を奏する。

【０１６５】請求項１１記載の出力バッファ回路におい
ては、ＮチャネルＭＯＳトランジスタはエンハンスメン
ト型ＮチャネルＭＯＳトランジスタのみからなる構成で
あるので、デプレッション型ＮチャネルＭＯＳトランジ
スタに必要な製造工程を削減することができる。かつ、
請求項８記載の出力バッファ回路と同様の効果を奏す
る。

【０１６６】請求項１２記載の出力バッファ回路におい
ては、請求項１１記載の出力バッファ回路の構成と同
様、第２のＮチャネルＭＯＳトランジスタはエンハンス
メント型である。このため、このトランジスタのゲート
への入力はＬレベル信号である限り、出力端子はＰチャ
ネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳ
トランジスタの状態にかかわらず高インピーダンス状態
である。したがって、制御回路の構成を単純化でき、回
路を構成するトランジスタ数を削減できる。

【０１６７】請求項１３記載の出力バッファ回路は、第
２のＮチャネルＭＯＳトランジスタはエンハンスメント
型トランジスタであるものの、そのゲート入力は昇圧手
段によって発生する電源電圧以上の信号で駆動される。
つまり、このトランジスタのゲート電位がＨレベルのと
き、このトランジスタでの電圧降下がない。したがっ
て、出力端子にＨレベルを出力する場合、出力端子に現
れるＨレベル信号電位の低下が生じない。

【０１６８】請求項１４記載の出力バッファ回路は、請
求項１３記載の出力バッファ回路と同様、出力端子に現
れるＨレベル信号電位の低下が生じない。しかも、第２
のエンハンスメント型を持つＮチャネルＭＯＳトランジ
スタをオフ状態とすることで、ＰチャネルＭＯＳトラン
ジスタおよび第１のＮチャネルＭＯＳトランジスタの状
態に関わりなく、出力を高インピーダンス状態とでき
る。したがって制御回路の構成を単純化でき回路を構成
するトランジスタ数を削減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の出力バッファ回路図
である。

【図２】第１の実施例の動作を示す真理値表の図であ
る。

【図３】第１の実施例の断面図である。

【図４】本発明の第２の実施例の出力バッファ回路図
である。

【図５】第２の実施例の動作を示す真理値表の図であ
る。

【図６】本発明の第３の実施例の出力バッファ回路図
である。

【図７】第３の実施例の動作を示す真理値表の図であ
る。

【図８】第３の実施例における昇圧回路の回路図であ
る。

【図９】昇圧回路の動作の計時変化を示す図である。

【図１０】本発明の第４の実施例の出力バッファ回路
図である。

【図１１】第４の実施例の動作を示す真理値表の図で
ある。

【図１２】第４の実施例の断面図である。

【図１３】本発明の第５の実施例の出力バッファ回路
図である。

【図１４】第５の実施例の動作を示す真理値表の図で
ある。

【図１５】本発明の第６の実施例の出力バッファ回路
図である。

【図１６】第６の実施例の動作を示す真理値表の図で
ある。

【図１７】第１の従来例の出力バッファ回路図であ
る。

【図１８】第１の従来の動作を示す真理値表の図であ
る。

【図１９】第１の従来例の断面図である。

【図２０】第２の従来例の出力バッファ回路図であ
る。

【図２１】第２の従来例の断面図である。

【符号の簡単な説明】

０シリコン基板、１ＰチャネルＭＯＳトランジス
タ、２エンハンスメント型ＮチャネルＭＯＳトランジ
スタ、３出力端子、４電源線、、５出力バッファ
回路、６制御回路、７第１の集積回路、１０デプ
レッション型ＮチャネルＭＯＳトランジスタ、１１エ
ンハンスメント型ＮチャネルＭＯＳトランジスタ、１２
デプレッション型ＮチャネルＭＯＳトランジスタ、１
３エンハンスメント型ＮチャネルＭＯＳトランジス
タ、６１、６２制御回路、９１，９２エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ、９３キャパシ
タ、９４，９５インバータ、９９昇圧回路、１０３
第２の集積回路の出力端子、１０４第２の集積回路
の電源線、１０５第２の出力バッファ回路、１０７第
２の集積回路、２１０プリドライバ回路、２１２Ｐ
チャネルＭＯＳトランジスタ、２１４ＮチャネルＭＯ
Ｓトランジスタ、２１６ＰチャネルＭＯＳトランジス
タ、２１８ＰチャネルＭＯＳトランジスタ、２２０
Ｎウェル、２２２伝送ゲート、２２４ＮチャネルＭ
ＯＳトランジスタ、２２６ＰチャネルＭＯＳトランジ
スタ、２２８第２の回路、２３０スイッチ、２３２
Ｐ型Ｓｉ基板、３２４ゲート酸化膜、６０１ＮＡ
ＮＤゲート、６０２ＮＯＲゲート、６０３インバー
タ、１０００バス。

フロントページの続き (72)発明者中村泰之兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社システムエル・エス・アイ開発研究所内

Claims

【特許請求の範囲】

【請求項１】外部から供給される信号に応じて、第１
の論理レベル、第２の論理レベルまたは高インピーダン
ス状態の信号を出力する出力バッファ回路であって、第１の電源電位と第２の電源電位との間に直列に接続さ
れ、前記外部信号に応じてオン／オフされるＰチャネル
ＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトラ
ンジスタと、前記ＰチャネルＭＯＳトランジスタと前記第１のＮチャ
ネルＭＯＳトランジスタとの間に直列に挿入され、前記
外部信号に応じてオン／オフされる第２のＮチャネルＭ
ＯＳトランジスタと、前記第１および第２のＮチャネルＭＯＳトランジスタの
接続点に接続される出力端子とを備えた、出力バッファ
回路。
【請求項２】第１の論理レベル、第２の論理レベルま
たは高インピーダンス状態の信号を出力する出力バッフ
ァ回路であって、外部からのデータ信号および出力インピーダンス制御信
号を入力とし、前記出力信号の状態を制御する信号を出
力する制御回路と、前記制御回路の出力信号をゲート入力とし、電源電位を
ソース電位とするＰチャネルＭＯＳトランジスタと、前記制御回路の出力信号をゲート入力とし、接地電位を
ソース電位とする第１のＮチャネルＭＯＳトランジスタ
と、前記制御回路の出力信号に応じた信号をゲート入力と
し、ドレインが前記ＰチャネルＭＯＳトランジスタのド
レインと接続され、ソースが前記第１のＮチャネルＭＯ
Ｓトランジスタのドレインと接続される第２のＮチャネ
ルＭＯＳトランジスタと、前記第１のＮチャネルＭＯＳトランジスタのドレインお
よび前記第２のＮチャネルＭＯＳトランジスタのソース
に接続する出力端子とを備えた、出力バッファ回路。
【請求項３】前記第２のＮチャネルＭＯＳトランジス
タは、デプレッション型トランジスタである、請求項１
または２記載の出力バッファ回路。
【請求項４】前記第２のＮチャネルＭＯＳトランジス
タは、エンハンスメント型トランジスタである、請求項
１または２記載の出力バッファ回路。
【請求項５】前記制御回路は、前記外部からのデータ信号を入力とし、出力は前記Ｐチ
ャネルＭＯＳトランジスタのゲートに接続する第１のイ
ンバータと、前記外部からのデータ信号を第１の入力とし、前記出力
インピーダンス制御信号を第２の入力とし、出力は前記
第１のＮチャネルＭＯＳトランジスタのゲートに接続す
る２入力ＮＯＲ回路と、前記出力インピーダンス制御信号を入力とし、前記第２
のＮチャネルＭＯＳトランジスタのゲートに出力が接続
する第２のインバータとを含む、請求項４記載の出力バ
ッファ回路。
【請求項６】前記出力バッファ回路は、電源電圧以上
の信号を発生する昇圧手段をさらに含み、前記第２のＮ
チャネルＭＯＳトランジスタのゲートは、前記昇圧手段
によって発生する信号で駆動される、請求項４記載の出
力バッファ回路。
【請求項７】前記制御回路は、前記外部からのデータ信号を入力とするインバータと、前記インバータからの信号を前記ＰチャネルＭＯＳトラ
ンジスタのゲートに出力する第１の出力と、前記外部からのデータ信号を第１の入力とし、前記出力
インピーダンス制御信号を第２の入力とする２入力ＮＯ
Ｒ回路と、前記２入力ＮＯＲ回路からの信号を前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに出力する第２の出力
と、前記出力インピーダンス制御信号を入力とする論理回路
と、前記論理回路からの信号を前記昇圧手段に出力する第３
の出力とを含み、前記昇圧手段は、前記制御回路の第３の出力信号により、出力する電位を
接地電位、あるいは、電源電位以上に昇圧された電位に
切換える手段を含み、前記第２のＮチャネルＭＯＳトランジスタのゲートに
は、前記昇圧手段の出力が接続している、請求項６記載
の出力バッファ回路。
【請求項８】外部から供給される信号に応じて、第１
の論理レベル、第２の論理レベルまたは高インピーダン
ス状態の信号を出力する出力バッファ回路であって、第１の電源電位と第２の電源電位との間に直列に接続さ
れ、前記外部信号に応じてオン／オフされるＰチャネル
ＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトラ
ンジスタと、出力端子と、前記ＰチャネルＭＯＳトランジスタおよび前記第１のＮ
チャネルＭＯＳトランジスタの接続点と前記出力端子と
の間に直列に接続され、前記外部信号に応じてオン／オ
フされる第２のＮチャネルＭＯＳトランジスタとを備え
た、出力バッファ回路。
【請求項９】第１の論理レベル、第２の論理レベルま
たは高インピーダンス状態の信号を出力する出力バッフ
ァ回路であって、前記外部からのデータ信号および出力インピーダンス制
御信号を入力とし、前記出力信号の状態を制御する信号
を出力する制御回路と、前記制御回路の出力信号をゲート入力とし、電源電位を
ソース電位とするＰチャネルＭＯＳトランジスタと、前記制御回路の出力信号をゲート入力とし、ドレインが
前記ＰチャネルＭＯＳトランジスタのドレインと接続さ
れ、接地電位をソース電位とする第１のＮチャネルＭＯ
Ｓトランジスタと、前記制御回路の出力信号をゲート入力とし、ドレインが
前記ＰチャネルＭＯＳトランジスタのドレインおよび第
１のＮチャネルＭＯＳトランジスタのドレインに接続さ
れる第２のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタのソースに接続す
る出力端子とを備えた、出力バッファ回路。
【請求項１０】前記第１のＮチャネルＭＯＳトランジ
スタは、デプレッション型トランジスタである、請求項
８または９記載の出力バッファ回路。
【請求項１１】前記第２のＮチャネルＭＯＳトランジ
スタは、エンハンスメント型トランジスタである、請求
項８または９記載の出力バッファ回路。
【請求項１２】前記制御回路は、前記外部からのデータ信号を入力とし、出力が前記Ｐチ
ャネルＭＯＳトランジスタのゲートおよび前記第１のＮ
チャネルＭＯＳトランジスタのゲートに接続する第１の
インバータと、前記外部からの出力インピーダンス制御信号を入力と
し、出力が前記第２のＮチャネルＭＯＳトランジスタの
ゲートに接続する第２のインバータとを含む、請求項１
１記載の出力バッファ回路。
【請求項１３】前記出力バッファ回路は、電源電圧以
上の信号を発生する昇圧手段をさらに含み、前記第２のＮチャネルＭＯＳトランジスタのゲートは、
前記昇圧手段によって発生する信号で駆動される、請求
項１１記載の出力バッファ回路。
【請求項１４】前記制御回路は、前記外部からのデータ信号を入力とするインバータと、前記インバータからの信号を前記ＰチャネルＭＯＳトラ
ンジスタのゲートおよび前記第１のＮチャネルＭＯＳト
ランジスタのゲートに出力する第１の出力と、前記外部からの出力インピーダンス制御信号を入力させ
る論理回路と、前記論理回路からの信号を前記昇圧手段に出力する第２
の出力とを含み、前記昇圧手段は、前記制御回路の第２の出力信号により、出力する電位を
接地電位、あるいは、電源電位以上に昇圧した電位に切
換える手段を含み、前記第２のＮチャネルＭＯＳトランジスタのゲートに
は、前記昇圧回路の出力が接続している、請求項１３記
載の出力バッファ回路。