JPH08149172A - Data transmission / reception method and device - Google Patents
Data transmission / reception method and deviceInfo
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- JPH08149172A JPH08149172A JP6290254A JP29025494A JPH08149172A JP H08149172 A JPH08149172 A JP H08149172A JP 6290254 A JP6290254 A JP 6290254A JP 29025494 A JP29025494 A JP 29025494A JP H08149172 A JPH08149172 A JP H08149172A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 同期部の全データ量に占める割合が小さく、
データの伝送効率の高いデータ送受信方法を提供するこ
とを目的とする。
【構成】 送信側では、伝送すべきデータ列に誤り訂正
符号を付加回路１１で付加し、この変換回路１２でデー
タ列をＮビット（Ｎは１以上の整数）の２N 値符号列に
変換し、この２N 値符号列の所定の位置に２N 値符号と
は異なる同期専用符号を少なくとも１つ以上含む長さ１
以上の同期符号列を挿入回路５１で挿入して（２N ＋
１）値符号とし、（２N ＋１）値振幅位相変調を変調器
１７で行って受信側に被変調信号１７１を送信し、受信
側では、受信した被変調信号を２系統の信号に復調し、
復調した２系統の信号が表わす振幅位相平面上での信号
点位置に応じて対応する２N 値符号と同期専用符号とを
識別し、同期専用符号を少なくとも１つ以上含む長さ１
以上の同期符号列を検出・除去し、同期符号列によって
区切られるデータブロック毎に誤り訂正を行って受信デ
ータとして出力する。
(57) [Summary] [Purpose] The ratio of the total amount of data in the synchronization part is small,
An object is to provide a data transmission / reception method with high data transmission efficiency. On the transmitting side, an error correction code is added to a data string to be transmitted by an adding circuit 11, and the converting circuit 12 converts the data string into a 2 N- value code string of N bits (N is an integer of 1 or more). and the length 1 comprising at least one or more different synchronization dedicated sign to the 2 N binary code in place of the 2 N values code sequence
The above synchronizing code sequence is inserted by the inserting circuit 51 (2 N +
1) As a value code, (2 N +1) value amplitude phase modulation is performed by the modulator 17 and the modulated signal 171 is transmitted to the receiving side, and the receiving side demodulates the received modulated signal into two systems of signals. ,
A length 1 that identifies at least one synchronization-dedicated code and a 2 N- value code that corresponds to the signal point position on the amplitude-phase plane represented by the demodulated signals of two systems, and that includes at least one synchronization-dedicated code.
The above sync code string is detected and removed, error correction is performed for each data block delimited by the sync code string, and the received data is output.
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタルデータを送
信および受信するためのデータ送受信方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission / reception method for transmitting and receiving digital data.
【０００２】[0002]
【従来の技術】従来のデータ送信装置およびデータ受信
装置においては、ディジタルデータ列を所定のデータ量
よりなるブロックに分割し、そのブロック単位にインタ
リーブ処理や誤り訂正処理が行われている。2. Description of the Related Art In a conventional data transmitting apparatus and data receiving apparatus, a digital data string is divided into blocks each having a predetermined data amount, and interleave processing and error correction processing are performed for each block.
【０００３】そのため、ブロックの先頭を認識するため
にブロック先頭に既知の同期符号列が付加されている。
この同期符号列はデータ符号の特定パターンで構成され
ている。同期符号列が短いと、伝送系での雑音や同期符
号列に類似したデータパターンによって同期符号列の検
出を誤ってしまう。よって、一般に同期符号列は長いデ
ータ符号列で構成されている。Therefore, in order to recognize the beginning of the block, a known sync code string is added to the beginning of the block.
This synchronization code string is composed of a specific pattern of data codes. If the sync code string is short, the sync code string may be erroneously detected due to noise in the transmission system or a data pattern similar to the sync code string. Therefore, in general, the synchronization code string is composed of a long data code string.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、同期符
号列が長いとデータの伝送効率（有効データ量／全デー
タ量）が低下してしまう。However, if the synchronization code string is long, the data transmission efficiency (effective data amount / total data amount) is reduced.
【０００５】本発明は同期部の全データ量に占める割合
が小さく、データの伝送効率の高いデータ送受信方法を
提供することを目的とする。It is an object of the present invention to provide a data transmission / reception method in which the proportion of the total amount of data in the synchronization part is small and the data transmission efficiency is high.
【０００６】[0006]
【課題を解決するための手段】本発明のデータ送受信方
法は、送信側では、伝送すべきディジタルデータ列に誤
り訂正符号を付加し、このデータ列をＮビット（Ｎは１
以上の整数）の２N 値符号列に変換し、この２N 値符号
列の所定の位置に２N 値符号とは異なる同期専用符号を
少なくとも１つ以上含む長さ１以上の同期符号列を挿入
して（２N ＋１）値符号を作成し、（２N ＋１）値符号
が前記２N 値符号の場合には振幅位相平面上の２N 個の
Ｎビット符号点のうちで符号に応じた符号点に対応づ
け、符号が同期専用符号の場合には前記Ｎビット符号点
とは異なる同期専用符号点に対応づけて（２N ＋１）値
振幅位相変調を行って受信側に送信し、受信側では、送
信側から受信したディジタル振幅位相被変調信号を２系
統の信号に復調し、復調した２系統の信号が表わす振幅
位相平面上での信号点位置に応じて対応する２N 値（Ｎ
は１以上の整数）符号を識別し、前記２系統の信号が表
わす振幅位相平面上での信号点位置に応じて前記２N 値
符号に対応する２N 個の符号点とは異なる点に対応する
同期専用符号を検出し、識別した前記２N 値符号列と検
出した前記同期専用符号とから同期専用符号を少なくと
も１つ以上含む長さ１以上の同期符号列を検出し、検出
した前記同期符号列と識別した前記２N 値符号列に基づ
いて２N値符号列より同期符号列を除去し、この同期符
号列を除去したＮビットの２N 値符号列をデータ列に変
換し、このビット数変換されたデータ列を検出した前記
同期符号列によって区切られるデータブロック毎に誤り
訂正を行なって受信信号として出力することを特徴とす
る。According to the data transmitting / receiving method of the present invention, on the transmitting side, an error correction code is added to a digital data string to be transmitted, and this data string is N bits (N is 1).
2N value code string of the above integer), and a sync code string having a length of 1 or more including at least one sync dedicated code different from the 2 N value code at a predetermined position of this 2 N value code string. insert and creates a (2 N +1) value sign, depending on the sign among the 2 N N bit code point on the amplitude-phase plane in the case of (2 N +1) value code is the 2 N binary code When the code is a synchronization-dedicated code, it is associated with a synchronization-dedicated code point different from the N-bit code point to perform (2 N +1) value amplitude phase modulation, and is transmitted to the receiving side. On the receiving side, the digital amplitude-phase modulated signal received from the transmitting side is demodulated into two systems of signals, and 2 N values (corresponding to 2 N values (corresponding to the signal point positions on the amplitude phase plane represented by the demodulated two systems of signals) ( N
Identifies an integer of 1 or more) codes, corresponding to different from the 2 N number of code points corresponding to the 2 N binary code in accordance with the signal point position on the amplitude-phase plane signal of the two systems represented Detecting a synchronization-dedicated code, and detecting a synchronization code sequence having a length of 1 or more including at least one synchronization-dedicated code from the identified 2 N- value code sequence and the detected synchronization-dedicated code, and detecting the synchronization. the identified code string based on a 2 N value code string to remove the synchronization code sequences from the 2 N values code sequence, to convert the 2 N values code sequence of N bits obtained by removing the synchronization code sequences in the data sequence, the It is characterized in that an error correction is carried out for each data block delimited by the sync code string which has detected the bit string converted data string, and is output as a reception signal.
【０００７】[0007]
【作用】このデータ送受信方法によると、同期符号列に
データ符号とは異なり、かつデータ符号の符号点に対し
て大きな符号点間距離を有する同期専用符号を用いるた
め、短い同期符号列でも検出を誤る確率を十分に低くす
ることができる。According to this data transmission / reception method, the synchronization code string is different from the data code and the synchronization exclusive code having a large inter-code point distance with respect to the code point of the data code is used. The probability of error can be made sufficiently low.
【０００８】[0008]
【実施例】以下、本発明のデータ送受信方法を図１〜図
１３に示す具体的な実施例に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The data transmission / reception method of the present invention will be described below with reference to specific embodiments shown in FIGS.
【０００９】図１〜図４はデータ送信装置の第１の実施
例を示す。第１の実施例のデータ送信装置は図１に示す
ように構成されている。入力端子１０より入力されたデ
ィジタルデータ列１０１は、誤り訂正符号付加回路１１
に入力され、ブロック毎に所定の位置に誤り訂正符号が
付加される。1 to 4 show a first embodiment of a data transmission device. The data transmission device of the first embodiment is configured as shown in FIG. The digital data string 101 input from the input terminal 10 is an error correction code adding circuit 11
The error correction code is added to a predetermined position for each block.
【００１０】誤り訂正符号としては一般的に広く用いら
れているリードソロモン符号を用いる（リードソロモン
符号の詳細は「符号理論（コンピュータ基礎講座１
８）」、宮川洋 岩垂好裕 今井秀樹著、昭晃堂発行、
ｐ２６７−２７１を参照）。Reed-Solomon code, which is generally widely used, is used as the error correction code (for details of Reed-Solomon code, refer to "Code Theory (Computer Basic Course 1
8) ”, Hiroshi Miyagawa Yoshihiro Iwadari, Hideki Imai, published by Shokoido,
pp. 267-271).
【００１１】誤り訂正符号が付加されたデータ列１１１
は、ビット数変換回路１２により３ビットの８値符号列
１２１に変換され、時間軸多重回路１３に入力される。
なお、誤り訂正符号が付加された３ビットの８値符号列
１２１の概略を図２の（ａ）に示す。A data string 111 to which an error correction code is added
Is converted into a 3-bit octal code sequence 121 by the bit number conversion circuit 12 and input to the time-axis multiplexing circuit 13.
An outline of the 3-bit octal code string 121 to which the error correction code is added is shown in FIG.
【００１２】ブロック同期信号発生部１５からはブロッ
クの先頭を示すブロック同期信号１５１が出力されてお
り、この信号のタイミングに合わせてブロック先頭期間
に同期符号列１４１が同期符号列発生部１４で生成され
る。The block sync signal generator 15 outputs a block sync signal 151 indicating the beginning of the block, and the sync code string 141 is generated by the sync code string generator 14 in the block head period in accordance with the timing of this signal. To be done.
【００１３】同期符号列１４１と８値符号列１２１は時
間軸多重回路１３で時間軸多重される。時間軸多重回路
１３から出力される９値の同期部多重信号１３１は、図
２の（ｂ）に示すようにブロックの先頭に同期部、その
後にデータ部、最後に誤り訂正部で構成された信号とな
る。データ部と誤り訂正部は全て３ビットの８値符号よ
りなっており、同期部は同期専用符号と８値符号とより
なっている。The sync code sequence 141 and the octal code sequence 121 are time-axis multiplexed by the time-axis multiplexing circuit 13. As shown in FIG. 2B, the 9-valued synchronization part multiplex signal 131 output from the time axis multiplexing circuit 13 is composed of a synchronization part at the beginning of the block, a data part after that, and an error correction part at the end. Become a signal. The data part and the error correction part are all composed of a 3-bit octal code, and the synchronization part is composed of a synchronization exclusive code and an octal code.
【００１４】なお、同期部は同期専用符号のみで構成し
ても良い。また、時間軸多重回路１３と同期符号列発生
部１４は請求の範囲の同期符号列挿入回路５１を構成し
ている。The synchronizing section may be composed of only the synchronization-dedicated code. Further, the time axis multiplexing circuit 13 and the synchronous code string generator 14 constitute a synchronous code string inserting circuit 51 in the claims.
【００１５】同期部多重信号１３１はマッピング回路１
６に入力される。マッピング回路１６では、入力される
信号が３ビットの８値符号の場合には図３の（ａ）に示
す振幅位相平面（ＩＱ平面）上で円周上に配置された８
点（黒丸）のいづれかに符号値に応じて割り当てられ、
また同期専用符号の場合には図３の（ａ）に示す原点
（白丸）に割り当てられる。そして、割り当てられた点
の位置を表すＩ信号１６１とＱ信号１６２とが出力され
る。The synchronizing part multiplexed signal 131 is used in the mapping circuit 1.
6 is input. In the mapping circuit 16, when the input signal is a 3-bit octal code, the eight signals arranged on the circumference on the amplitude phase plane (IQ plane) shown in FIG.
It is assigned to any of the points (black circles) according to the code value,
Further, in the case of the synchronization exclusive code, it is assigned to the origin (white circle) shown in FIG. Then, the I signal 161 and the Q signal 162 representing the positions of the assigned points are output.
【００１６】例えば、３ビットの８値符号の符号値が０
００の場合、Ｉ信号レベルは０．９２、Ｑ信号レベルは
０．３８となる。また、同期部が図２の（ｂ）に示すよ
うに４つの符号よりなり、最初と最後が同期専用符号、
２番目が３ビット符号００１、３番目が３ビット符号０
１０の場合、ＩＱ平面上での同期部の符号点パターンは
図４に示すようになる。For example, the code value of the 3-bit octal code is 0.
In the case of 00, the I signal level is 0.92 and the Q signal level is 0.38. Further, as shown in (b) of FIG. 2, the synchronization section is composed of four codes, the first and last of which are dedicated synchronization codes,
Second is 3-bit code 001, third is 3-bit code 0
In the case of 10, the code point pattern of the synchronization part on the IQ plane is as shown in FIG.
【００１７】マッピング回路１６から出力されるＩ信号
１６１とＱ信号１６２とは、それぞれディジタル／アナ
ログ変換器（Ｄ／Ａ）、低域通過フィルタ（ＬＰＦ）を
経て、ディジタル振幅位相変調器１７によって直交変調
され、送信用信号としてディジタル振幅位相変調された
被変調信号１７１が出力端子１８より出力される。The I signal 161 and the Q signal 162 output from the mapping circuit 16 pass through a digital / analog converter (D / A) and a low pass filter (LPF), respectively, and are quadratured by a digital amplitude / phase modulator 17. The modulated signal 171 which is modulated and digitally amplitude-phase modulated as a transmission signal is output from the output terminal 18.
【００１８】図５〜図８はデータ受信装置の第１の実施
例を示す。第１の実施例のデータ受信装置は図５に示す
ように構成されている。図１に示したデータ送信装置よ
り送信された被変調信号１７１が伝送系を経て入力端子
１９を介して復調器２０に入力される。5 to 8 show a first embodiment of the data receiving device. The data receiving device of the first embodiment is configured as shown in FIG. The modulated signal 171 transmitted from the data transmitting apparatus shown in FIG. 1 is input to the demodulator 20 via the input terminal 19 via the transmission system.
【００１９】復調器２０では、Ｉ信号２０１とＱ信号２
０２とに復調される。復調においては被変調信号１７１
よりキャリアを再生するが、キャリア再生にはフィード
バック制御型ＰＬＬを用いる（詳細は「情報通信におけ
るディジタル信号処理」、村野和雄 海上重之著、昭晃
堂発行、ｐ８１−８６を参照）。In the demodulator 20, the I signal 201 and the Q signal 2
02 and demodulated. In demodulation, the modulated signal 171
The carrier is reproduced more, but a feedback control type PLL is used for the carrier reproduction (for details, see "Digital Signal Processing in Information Communication", Kazuo Murano, Shigeyuki Kagami, Shokoido, p81-86).
【００２０】また、被変調信号１７１は、クロック再生
回路２１にも入力され再生クロック２１１が出力され
る。クロック再生には、非線形な操作を用いた自己同期
法を用いる（詳細は「情報通信におけるディジタル信号
処理」、村野和雄 海上重之著、昭晃堂発行、ｐ８７−
９０を参照）。The modulated signal 171 is also input to the clock reproduction circuit 21 and the reproduction clock 211 is output. A self-synchronization method using a non-linear operation is used for clock recovery (for details, see "Digital Signal Processing in Information and Communication", Kazuo Murano, Shigeyuki Kagami, published by Shokoido, p87-
90).
【００２１】復調器２０からのＩ信号２０１とＱ信号２
０２とは、それぞれＬＰＦと再生クロック２１１に同期
したタイミングでディジタル信号に変換するアナログ／
ディジタル変換器（Ａ／Ｄ）とを経て、符号識別回路２
２と同期専用符号検出回路２３とに入力される。I signal 201 and Q signal 2 from the demodulator 20
02 is an analog / analog that converts into a digital signal at a timing synchronized with the LPF and the reproduction clock 211, respectively.
The code identification circuit 2 through the digital converter (A / D)
2 and the sync-dedicated code detection circuit 23.
【００２２】符号識別回路２２では、Ｉ信号とＱ信号と
が表す信号点の位置に応じて３ビットの８値符号に復号
する。具体的には、ＩＱ平面上を図６の（ａ）に示すよ
うに点線で区切った８つの領域に分けて信号点がどの領
域に存在するかで対応する３ビットデータに復号する。
再生信号点が×印の場合には３ビットデータ０００に復
号される。この符号識別回路２２はＩ信号とＱ信号との
組合せをアドレス入力とし対応する３ビットデータを出
力とする読み出し専用メモリ（ＲＯＭ）で構成できる。The code identifying circuit 22 decodes into a 3-bit octal code according to the position of the signal point represented by the I signal and the Q signal. Specifically, the IQ plane is divided into eight areas divided by dotted lines as shown in FIG. 6A, and decoding is performed into corresponding 3-bit data depending on which area the signal point exists.
When the reproduction signal point is marked with X, it is decoded into 3-bit data 000. The code identifying circuit 22 can be composed of a read-only memory (ROM) which inputs a combination of the I signal and the Q signal as an address input and outputs corresponding 3-bit data.
【００２３】同期専用符号検出回路２３では、Ｉ信号と
Ｑ信号とが表す信号点の位置によって同期専用符号を検
出する。ＩＱ平面上で図７の（ａ）に示すように斜線で
示すような同期専用符号点である原点を中心とした円内
に信号点が存在すれば同期専用符号と検出される。同期
専用符号検出回路２３はＩ信号とＱ信号との組合せをア
ドレス入力とし同期専用符号か否かを表す１ビット信号
を出力とするＲＯＭで構成できる。The sync-dedicated code detection circuit 23 detects the sync-dedicated code based on the positions of the signal points represented by the I and Q signals. On the IQ plane, if a signal point exists within a circle centered on the origin, which is a code point dedicated to synchronization as indicated by a diagonal line as shown in FIG. 7A, it is detected as a code dedicated to synchronization. The sync-dedicated code detection circuit 23 can be constituted by a ROM which inputs a combination of the I signal and the Q signal as an address input and outputs a 1-bit signal indicating whether or not the code is a sync dedicated code.
【００２４】符号識別回路２２からの３ビットデータ２
２１と同期専用符号検出回路２３からの同期専用符号検
出信号２３１は同期符号列検出回路２４に入力され、特
定の符号パターンである同期符号列が検出され、同期符
号列期間信号２４１が出力される。3-bit data 2 from the code identification circuit 22
21 and the sync dedicated code detection signal 231 from the sync dedicated code detection circuit 23 are input to the sync code string detection circuit 24, the sync code string which is a specific code pattern is detected, and the sync code string period signal 241 is output. .
【００２５】一例として、同期符号列が同期専用符号と
３ビットの８値符号００１と８値符号０１０と同期専用
符号との４符号の並びよりなる場合について、同期符号
列検出の概略を図８に示す。As an example, FIG. 8 shows an outline of the synchronization code string detection in the case where the synchronization code string is composed of four codes of the synchronization exclusive code, the 3-bit octal code 001, the octal code 010, and the synchronization exclusive code. Shown in.
【００２６】符号識別回路２２からの３ビットデータ２
２１は同期符号列除去回路２５に入力され、同期符号列
検出信号２４１が示す同期部の符号列が除去される。同
期符号列除去回路２５からの３ビットデータ２５１はビ
ット数変換回路２６に入力され、所定のビット数のデー
タ列２６１に変換される。3-bit data 2 from the code identification circuit 22
21 is input to the synchronization code string removal circuit 25, and the code string of the synchronization part indicated by the synchronization code string detection signal 241 is removed. The 3-bit data 251 from the synchronous code string removing circuit 25 is input to the bit number converting circuit 26 and converted into a data string 261 having a predetermined bit number.
【００２７】データ列２６１は誤り訂正回路２７に入力
され、同期符号列検出信号２４１により分割されるブロ
ック単位で誤り訂正され、訂正後のディジタルデータ列
２７１が出力端子２８より出力される。The data string 261 is input to the error correction circuit 27, and is error-corrected in block units divided by the sync code string detection signal 241, and the corrected digital data string 271 is output from the output terminal 28.
【００２８】以上のように構成した第１の実施例では、
誤り訂正処理を行う単位であるブロックの先頭を示す同
期部の符号として、データ符号とは異なり、かつデータ
符号の符号点に対して大きな符号点間距離を有する同期
専用符号を用いることで、短い同期符号列でも非常に低
い誤り確率で同期部の検出ができるため、高い伝送効率
が実現できる。In the first embodiment constructed as described above,
By using a synchronization-dedicated code, which is different from the data code and has a large code point distance with respect to the code point of the data code, as a code of the synchronization unit indicating the head of the block which is a unit for performing the error correction processing, Even in the case of the synchronization code string, the synchronization part can be detected with a very low error probability, and thus high transmission efficiency can be realized.
【００２９】なお、ここではデータ符号を３ビットと
し、３ビットを振幅位相平面上の原点を中心とする円周
上の８点に割り振って振幅位相変調する８相振幅位相変
調（８ＰＳＫ）としたが、データ符号を２ビットとし、
２ビットを振幅位相平面上の原点を中心とする円周上の
４点に割り振って振幅位相変調する４相振幅位相変調
（ＱＰＳＫ）としても良い。この場合の２ビットの４値
符号点と同期専用符号点との配置図を図３の（ｂ）に、
符号識別回路２２での２ビットを識別するための４領域
を示す概略図を図６の（ｂ）に、同期専用符号検出回路
２３での同期専用符号検出領域を図７の（ｂ）に示す。In this case, the data code is 3 bits, and 3 bits are assigned to 8 points on the circumference centered on the origin on the amplitude phase plane to perform 8 phase amplitude phase modulation (8PSK) for amplitude phase modulation. But the data code is 2 bits,
Two-bit may be assigned to four points on the circumference of the circle centered on the origin on the amplitude phase plane, and four-phase amplitude phase modulation (QPSK) may be performed to perform amplitude phase modulation. FIG. 3 (b) is a layout diagram of the 2-bit 4-level code point and the synchronization-dedicated code point in this case.
A schematic diagram showing four areas for identifying 2 bits in the code identifying circuit 22 is shown in (b) of FIG. 6, and a sync dedicated code detecting area in the sync dedicated code detecting circuit 23 is shown in (b) of FIG. .
【００３０】また、データ符号を４ビットとし、４ビッ
トを振幅位相平面上の原点を中心とする円周上の１６点
に割り振って振幅位相変調する１６相振幅位相変調（１
６ＰＳＫ）としても良い。この場合の４ビットの１６値
符号点と同期専用符号点との配置図を図３の（ｃ）に、
符号識別回路２２での４ビットを識別するための１６領
域を示す概略図を図６の（ｃ）に、同期専用符号検出回
路２３での同期専用符号検出領域を図７の（ｃ）に示
す。Further, the data code is set to 4 bits, and 4 bits are allocated to 16 points on the circumference centered on the origin on the amplitude phase plane to perform amplitude phase modulation. 16 phase amplitude phase modulation (1
6PSK). In this case, a layout diagram of 4-bit 16-value code points and synchronization-only code points is shown in FIG.
A schematic diagram showing 16 areas for identifying 4 bits in the code identification circuit 22 is shown in FIG. 6C, and a synchronization dedicated code detection area in the synchronization dedicated code detection circuit 23 is shown in FIG. 7C. .
【００３１】また、同期部が２つの同期専用符号を含む
４つの符号よりなる場合について説明したが、同期専用
符号を１つ以上含む長さ１以上の同期部であれば同様の
効果が得られる。Further, the case where the synchronization section is composed of four codes including two synchronization-dedicated codes has been described, but the same effect can be obtained as long as the synchronization section includes one or more synchronization-dedicated codes and has a length of 1 or more. .
【００３２】図９〜図１３は第２の実施例を示す。第２
の実施例のデータ送信装置は図９に示すように構成され
ている。入力端子２９より入力されたディジタルデータ
列２９１は、誤り訂正符号付加回路３０に入力され、ブ
ロック毎に所定の位置に誤り訂正符号が付加される。誤
り訂正符号としては一般的に広く用いられているリード
ソロモン符号を用いる。9 to 13 show a second embodiment. Second
The data transmission device of this embodiment is configured as shown in FIG. The digital data string 291 input from the input terminal 29 is input to the error correction code addition circuit 30 and the error correction code is added to a predetermined position for each block. A Reed-Solomon code, which is generally widely used, is used as the error correction code.
【００３３】誤り訂正符号が付加されたデータ列３０１
はインタリーブ回路３１に入力され、ブロック毎にデー
タの順番を所定の規則で並べかえるインタリーブ処理が
なされる。A data string 301 to which an error correction code is added
Is input to the interleave circuit 31 and subjected to interleave processing for rearranging the data order of each block according to a predetermined rule.
【００３４】インタリーブされたデータ列３１１は、ビ
ット数変換回路３２により２ビットの４値符号列３２１
に変換され、畳み込み符号化回路３３に入力される。畳
み込み符号化器３３は、図１０の（ａ）に示すように遅
延器Ｔと加算器＋で構成され、２ビットの４値符号を３
ビットの８値符号に畳み込み符号化する。The interleaved data string 311 is converted into a 2-bit 4-value code string 321 by the bit number conversion circuit 32.
And is input to the convolutional coding circuit 33. The convolutional encoder 33 is composed of a delay device T and an adder + as shown in FIG.
Convolutionally code into an 8-bit code of bits.
【００３５】畳み込み符号化された３ビットの８値符号
列３３１は、時間軸多重回路３４に入力される。ブロッ
ク同期信号発生部３６からはブロックの先頭を示すブロ
ック同期信号３６１が出力されており、この信号のタイ
ミングに合わせてブロック先頭期間に同期符号列３５１
が同期符号列発生部３５で生成される。The convolutionally coded 3-bit octal code string 331 is input to the time base multiplexing circuit 34. A block sync signal 361 indicating the head of the block is output from the block sync signal generator 36, and the sync code string 351 is generated in the block head period in accordance with the timing of this signal.
Is generated by the synchronization code string generation unit 35.
【００３６】同期符号列３５１と３ビットの８値符号列
３３１は時間軸多重回路３４で時間軸多重され、同期部
多重信号３４１が出力される。同期部多重信号３４１に
おいて、データ部と誤り訂正部は全て３ビットの８値符
号よりなっており、同期部は同期専用符号と８値符号と
よりなっている。なお、同期部は同期専用符号のみで構
成しても良い。The sync code sequence 351 and the 3-bit octal code sequence 331 are time-axis multiplexed by the time-axis multiplexing circuit 34, and the synchronization section multiple signal 341 is output. In the synchronization part multiplexed signal 341, the data part and the error correction part are all made up of 3-bit octal code, and the synchronization part is made up of synchronization exclusive code and octal code. The synchronization unit may be composed of only the synchronization-dedicated code.
【００３７】同期部多重信号３４１はマッピング回路３
７に入力される。マッピング回路３７では、入力される
信号が３ビットの８値符号の場合には図３の（ａ）に示
すＩＱ平面上で円周上に配置された８点（黒丸）のいづ
れかに符号値に応じて割り当てられ、また同期専用符号
の場合には図３の（ａ）に示す原点（白丸）に割り当て
られる。そして、割り当てられた点の位置を表すＩ信号
３７１とＱ信号３７２とが出力される。The synchronization section multiplexed signal 341 is applied to the mapping circuit 3
7 is input. In the mapping circuit 37, in the case where the input signal is a 3-bit octal code, the code value is converted into any of the eight points (black circles) arranged on the circumference on the IQ plane shown in FIG. In the case of the synchronization-dedicated code, it is assigned to the origin (white circle) shown in FIG. Then, the I signal 371 and the Q signal 372 representing the positions of the assigned points are output.
【００３８】マッピング回路３７から出力されるＩ信号
３７１とＱ信号３７２とは、それぞれＤ／Ａ変換器、Ｌ
ＰＦを経て、ディジタル振幅位相変調器３８によって直
交変調され、送信用信号としてディジタル振幅位相変調
された被変調信号３８１が出力端子３９より出力され
る。The I signal 371 and the Q signal 372 output from the mapping circuit 37 are a D / A converter and an L signal, respectively.
After passing through the PF, the modulated signal 381 that is quadrature-modulated by the digital amplitude phase modulator 38 and is digital amplitude phase modulated as a transmission signal is output from the output terminal 39.
【００３９】図１１〜図１３はデータ受信装置の第２の
実施例を示す。第２の実施例のデータ受信装置は図１１
に示すように構成されている。図９に示したデータ送信
装置より送信された被変調信号３８１が伝送系を経て入
力端子４０を介して復調器４１に入力される。11 to 13 show a second embodiment of the data receiving apparatus. The data receiving apparatus of the second embodiment is shown in FIG.
It is configured as shown in FIG. The modulated signal 381 transmitted from the data transmission device shown in FIG. 9 is input to the demodulator 41 via the input terminal 40 via the transmission system.
【００４０】被変調信号３８１は復調器４１でＩ信号４
１１とＱ信号４１２とに復調される。また、被変調信号
４０１はクロック再生回路４２にも入力され再生クロッ
ク４２１が出力される。The modulated signal 381 is input to the I signal 4 by the demodulator 41.
11 and Q signal 412. The modulated signal 401 is also input to the clock reproduction circuit 42 and the reproduction clock 421 is output.
【００４１】復調器４１からのＩ信号４１１とＱ信号４
１２とは、それぞれＬＰＦと再生クロック４２１に同期
したタイミングでディジタル信号に変換するＡ／Ｄ変換
器とを経て、同期部除去回路４５と信号符号／同期専用
符号識別回路４３とに入力される。I signal 411 and Q signal 4 from the demodulator 41
Reference numeral 12 is input to the synchronizing section removing circuit 45 and the signal code / synchronization dedicated code identifying circuit 43 through the LPF and the A / D converter which converts the digital signal at a timing synchronized with the reproduction clock 421, respectively.
【００４２】信号符号／同期専用符号識別回路４３で
は、入力されるＩ信号とＱ信号とが表す信号点位置に応
じて３ビットの８値符号と同期専用符号との９種類の符
号の内どの符号に対応するかを識別する。具体的には、
ＩＱ平面上を図１２の（ａ）に示すように点線で区切っ
た９つの領域に分けて信号点がどの領域に存在するかで
対応する８値符号あるいは同期専用符号を識別する。再
生信号点が×印の場合には３ビットの８値符号００１と
識別される。In the signal code / synchronization dedicated code identification circuit 43, which of 9 types of codes, a 3-bit octal code and a synchronization dedicated code, is selected according to the signal point position represented by the input I signal and Q signal. Identify whether it corresponds to the code. In particular,
The IQ plane is divided into nine areas divided by dotted lines as shown in FIG. 12A, and the corresponding 8-value code or synchronization-only code is identified depending on in which area the signal point exists. When the reproduction signal point is indicated by x, it is identified as a 3-bit octal code 001.
【００４３】この信号符号／同期専用符号識別回路４３
は、Ｉ信号とＱ信号との組合せをアドレス入力とし対応
する識別結果を出力とするＲＯＭで構成できる。信号符
号／同期専用符号識別回路４３からの符号識別信号４３
１は、同期符号列検出回路４４に入力され、特定の符号
パターンである同期符号列が検出され、同期符号列期間
信号４４１が出力される。This signal code / synchronization dedicated code identification circuit 43
Can be constituted by a ROM which inputs the address of the combination of the I signal and the Q signal and outputs the corresponding identification result. Code identification signal 43 from the signal code / synchronization dedicated code identification circuit 43
1 is input to the synchronous code string detection circuit 44, a synchronous code string that is a specific code pattern is detected, and a synchronous code string period signal 441 is output.
【００４４】一例として、同期符号列が同期専用符号と
３ビットの８値符号００１と８値符号０１０と同期専用
符号との４符号の並びよりなる場合について、同期符号
列検出の概略を図１３に示す。As an example, FIG. 13 shows an outline of sync code string detection in the case where the sync code string is composed of a sync exclusive code, a 4-bit sequence of a 3-bit octal code 001, an octal code 010 and a sync exclusive code. Shown in.
【００４５】同期部除去回路４５では、入力されるＩ信
号とＱ信号より同期符号列期間信号４４１が表す同期符
号列期間の信号が除去される。そして、同期部除去回路
４５から出力されるＩ信号４５１とＱ信号４５２とは最
尤復号器４６に入力され、データ送信装置での畳み込み
符号化処理の規則性を利用してＩ信号４５１とＱ信号４
５２とが表す信号点の時系列の確からしさを判定するこ
とで、２ビットデータ列４６１に最尤復号される（最尤
復号の詳細は「符号理論（コンピュータ基礎講座１
８）」、宮川洋 岩垂好裕 今井秀樹著、昭晃堂発行、
ｐ３６８−３７１を参照）。The synchronizing section removing circuit 45 removes the signal of the synchronizing code string period represented by the synchronizing code string period signal 441 from the input I signal and Q signal. Then, the I signal 451 and the Q signal 452 output from the synchronization section removal circuit 45 are input to the maximum likelihood decoder 46, and the I signal 451 and the Q signal 451 and the Q signal 452 are output by utilizing the regularity of the convolutional encoding process in the data transmission device. Signal 4
The maximum likelihood decoding is performed on the 2-bit data string 461 by determining the time-series accuracy of the signal points represented by 52 and (for details of the maximum likelihood decoding, refer to "Code Theory (Computer Basic Course 1
8) ”, Hiroshi Miyagawa Yoshihiro Iwadari, Hideki Imai, published by Shokoido,
p368-371).
【００４６】最尤復号器４６からの２ビットデータ列４
６１は、ビット数変換回路４７に入力され、所定のビッ
ト数のデータ列４７１に変換される。データ列４７１は
デインタリーブ回路４８に入力され、送信装置でのイン
タリーブ処理と逆のデインタリーブ処理がなされる。こ
れは、最尤復号で生じるバースト誤りをブロック内でラ
ンダムな位置にばらまくための処理である。2-bit data string 4 from the maximum likelihood decoder 46
The data 61 is input to the bit number conversion circuit 47 and converted into a data string 471 having a predetermined number of bits. The data string 471 is input to the deinterleave circuit 48, and is subjected to deinterleave processing that is the reverse of the interleave processing in the transmitting device. This is a process for scattering burst errors occurring in maximum likelihood decoding at random positions within a block.
【００４７】デインタリーブ回路４８からのデータ列４
８１は誤り訂正回路４９に入力され、同期符号列検出信
号４４１により分割されるブロック単位で誤り訂正さ
れ、訂正後のディジタルデータ列４９１が出力端子５０
より出力される。Data string 4 from the deinterleave circuit 48
81 is input to the error correction circuit 49 and is error-corrected in block units divided by the sync code string detection signal 441, and the corrected digital data string 491 is output to the output terminal 50.
Will be output.
【００４８】このように第２の実施例では、インタリー
ブ処理および誤り訂正処理を行う単位であるブロックの
先頭を示す同期部の符号として、データ符号とは異な
り、かつデータ符号の符号点に対して大きな符号点間距
離を有する同期専用符号を用いることで、短い同期符号
列でも非常に低い誤り確率で同期部の検出ができるた
め、高い伝送効率が実現できる。As described above, in the second embodiment, as the code of the synchronization part indicating the beginning of the block which is the unit for performing the interleave processing and the error correction processing, different from the data code, and with respect to the code point of the data code. By using the synchronization-dedicated code having a large distance between code points, it is possible to detect a synchronization part with a very low error probability even with a short synchronization code sequence, and thus high transmission efficiency can be realized.
【００４９】なお、ここでは２ビットを３ビットに畳み
込み符号化し、３ビットを振幅位相平面上の原点を中心
とする円周上の８点に割り振って振幅位相変調する８相
振幅位相変調（８ＰＳＫ）としたが、１ビットを２ビッ
トに畳み込み符号化し、２ビットを振幅位相平面上の原
点を中心とする円周上の４点に割り振って振幅位相変調
する４相振幅位相変調（ＱＰＳＫ）としても良い。Here, 8-bit amplitude phase modulation (8PSK) in which 2 bits are convolutionally coded into 3 bits and 3 bits are allocated to 8 points on the circumference centered on the origin on the amplitude phase plane to perform amplitude phase modulation ), 1 bit is convolutionally coded into 2 bits, and 2 bits are assigned to 4 points on the circumference centered on the origin on the amplitude phase plane to perform amplitude phase modulation (QPSK). Is also good.
【００５０】この場合の畳み込み符号化回路３３の構成
を図１０の（ｂ）に、２ビットの４値符号点と同期専用
符号点との配置図を図３の（ｂ）に、信号符号／同期専
用符号識別回路４３での符号を識別するための５領域を
示す概略図を図１２の（ｂ）に示す。The configuration of the convolutional coding circuit 33 in this case is shown in FIG. 10 (b), and the layout of the 2-bit quaternary code points and the synchronization-dedicated code points is shown in FIG. 3 (b). FIG. 12B is a schematic diagram showing five areas for identifying the code in the synchronization dedicated code identification circuit 43.
【００５１】また、３ビットを４ビットに畳み込み符号
化し、４ビットを振幅位相平面上の原点を中心とする円
周上の１６点に割り振って振幅位相変調する１６相振幅
位相変調（１６ＰＳＫ）としても良い。この場合の畳み
込み符号化回路３３の構成を図１０の（ｃ）に、４ビッ
トの１６値符号点と同期専用符号点との配置図を図３の
（ｃ）に、信号符号／同期専用符号識別回路４３での符
号を識別するための１７領域を示す概略図を図１２の
（ｃ）に示す。Further, as 16-phase amplitude / phase modulation (16PSK), 3 bits are convolutionally coded into 4 bits, and 4 bits are allocated to 16 points on the circumference centered on the origin on the amplitude / phase plane to perform amplitude / phase modulation. Is also good. The configuration of the convolutional encoding circuit 33 in this case is shown in (c) of FIG. 10, and a layout diagram of 4-bit 16-value code points and synchronization-dedicated code points is shown in (c) of FIG. FIG. 12C shows a schematic diagram showing 17 regions for identifying the code in the identification circuit 43.
【００５２】[0052]
【発明の効果】以上のように本発明のデータ送受信方法
によると、インタリーブ処理や誤り訂正処理を行うブロ
ックの先頭を示す同期部の符号としてデータ符号とは異
なり、かつデータ符号の符号点に対して大きな符号点間
距離を有する同期専用符号を用いるため、短い同期符号
列でも非常に低い誤り確率で同期部の検出ができ、高い
伝送効率が実現できる。As described above, according to the data transmission / reception method of the present invention, the code of the synchronization section indicating the beginning of the block for performing the interleave processing and the error correction processing is different from the data code and is different from the code point of the data code. Since a synchronization-dedicated code having a large distance between code points is used, a synchronization part can be detected with a very low error probability even with a short synchronization code string, and high transmission efficiency can be realized.
【図１】本発明のデータ送受信方法に基づくデータ送信
装置の第１の実施例の構成図FIG. 1 is a configuration diagram of a first embodiment of a data transmission device based on a data transmission / reception method of the present invention.
【図２】データ送信装置の第１の実施例の誤り訂正符号
と同期符号との付加の様子を示す概略図FIG. 2 is a schematic diagram showing how an error correction code and a synchronization code are added in the first embodiment of the data transmission device.
【図３】データ送信装置の第１の実施例のマッピング回
路において、符号（Ｎビットの２N 値符号と同期専用符
号）に対応する符号点位置を示す信号点配置図FIG. 3 is a signal point arrangement diagram showing code point positions corresponding to codes (N-bit 2 N value code and synchronization dedicated code) in the mapping circuit of the first example of the data transmission device.
【図４】データ送信装置の第１の実施例において、同期
専用符号と３ビットの８値符号とよりなる同期符号列の
符号点パターンを示す概略図FIG. 4 is a schematic diagram showing a code point pattern of a sync code string composed of a sync dedicated code and a 3-bit octal code in the first embodiment of the data transmission apparatus.
【図５】本発明のデータ送受信方法に基づくデータ受信
装置の第１の実施例の構成図FIG. 5 is a configuration diagram of a first embodiment of a data receiving device based on the data transmitting / receiving method of the present invention.
【図６】データ受信装置の第１の実施例の符号識別回路
において、Ｎビットの２N 値符号を識別するための信号
点領域を示す概略図FIG. 6 is a schematic diagram showing a signal point region for identifying an N-bit 2 N value code in the code identification circuit of the first embodiment of the data receiving apparatus.
【図７】データ受信装置の第１の実施例の同期専用符号
検出回路において、同期専用符号と検出される信号点領
域を示す概略図FIG. 7 is a schematic diagram showing a signal point region detected as a synchronization-dedicated code in the synchronization-dedicated code detection circuit of the first embodiment of the data receiving apparatus.
【図８】データ受信装置の第１の実施例において、同期
符号列期間が検出される様子を示した概略図FIG. 8 is a schematic diagram showing how the sync code sequence period is detected in the first embodiment of the data receiving apparatus.
【図９】本発明のデータ送受信方法に基づくデータ送信
装置の第２の実施例の構成図FIG. 9 is a configuration diagram of a second embodiment of a data transmission device based on the data transmission / reception method of the present invention.
【図１０】データ送信装置の第２の実施例の畳み込み符
号化回路の構成図FIG. 10 is a configuration diagram of a convolutional encoding circuit according to a second embodiment of the data transmission device.
【図１１】本発明のデータ送受信方法に基づくデータ受
信装置の第２の実施例の構成図FIG. 11 is a configuration diagram of a second embodiment of a data receiving apparatus based on the data transmitting / receiving method of the present invention.
【図１２】データ受信装置の第２の実施例の信号符号／
同期専用符号識別回路において、符号を識別するための
信号点領域を示す概略図FIG. 12 is a signal code / code of the second embodiment of the data receiving apparatus.
Schematic diagram showing a signal point region for identifying a code in a synchronization dedicated code identification circuit
【図１３】データ受信装置の第２の実施例において、同
期符号列期間が検出される様子を示した概略図FIG. 13 is a schematic diagram showing how the sync code sequence period is detected in the second embodiment of the data receiving apparatus.
１１，３０ 誤り訂正符号付加回路 １２，２６，３２，４７ ビット数変換回路 １３，３４ 時間軸多重回路 １４，３５ 同期符号列発生部 １５，３６ ブロック同期信号発生部 １６，３７ マッピング回路 １７，３８ ディジタル振幅位相変調器 ２０，４１ 復調器 ２１，４２ クロック再生回路 ２２ 符号識別回路 ２３ 同期専用符号検出回路 ２４ 同期符号列検出回路 ２５，４４ 同期符号列除去回路 ２７，４９ 誤り訂正回路 ４３ 信号符号／同期専用符号識別回路 ４５ 同期部除去回路 ４６ 最尤復号器 ４８ デインタリーブ回路 ５１ 同期符号列挿入回路 11, 30 Error correction code addition circuit 12, 26, 32, 47 Bit number conversion circuit 13, 34 Time axis multiplexing circuit 14, 35 Synchronous code string generation unit 15, 36 Block synchronous signal generation unit 16, 37 Mapping circuit 17, 38 Digital amplitude / phase modulator 20,41 Demodulator 21,42 Clock recovery circuit 22 Code identification circuit 23 Sync dedicated code detection circuit 24 Sync code string detection circuit 25,44 Sync code string removal circuit 27,49 Error correction circuit 43 Signal code / Dedicated code identifying circuit 45 Synchronous section removing circuit 46 Maximum likelihood decoder 48 Deinterleave circuit 51 Synchronous code string insertion circuit
Claims (17)
タ列に誤り訂正符号を付加し、このデータ列をＮビット
（Ｎは１以上の整数）の２N 値符号列に変換し、この２
N 値符号列の所定の位置に２N 値符号とは異なる同期専
用符号を少なくとも１つ以上含む長さ１以上の同期符号
列を挿入して（２N ＋１）値符号を作成し、（２N ＋
１）値符号が前記２N 値符号の場合には振幅位相平面上
の２N 個のＮビット符号点のうちで符号に応じた符号点
に対応づけ、符号が同期専用符号の場合には前記Ｎビッ
ト符号点とは異なる同期専用符号点に対応づけて（２N
＋１）値振幅位相変調を行って受信側に送信し、受信側
では、送信側から受信したディジタル振幅位相被変調信
号を２系統の信号に復調し、復調した２系統の信号が表
わす振幅位相平面上での信号点位置に応じて対応する２
N 値（Ｎは１以上の整数）符号を識別し、前記２系統の
信号が表わす振幅位相平面上での信号点位置に応じて前
記２N 値符号に対応する２N 個の符号点とは異なる点に
対応する同期専用符号を検出し、識別した前記２N 値符
号列と検出した前記同期専用符号とから同期専用符号を
少なくとも１つ以上含む長さ１以上の同期符号列を検出
し、検出した前記同期符号列と識別した前記２N 値符号
列に基づいて２N 値符号列より同期符号列を除去し、こ
の同期符号列を除去したＮビットの２N 値符号列をデー
タ列に変換し、このビット数変換されたデータ列を検出
した前記同期符号列によって区切られるデータブロック
毎に誤り訂正を行なって受信信号として出力するデータ
送受信方法。1. On the transmitting side, an error correction code is added to a digital data string to be transmitted, this data string is converted into a 2 N- value code string of N bits (N is an integer of 1 or more), and this 2
A (2 N +1) value code is created by inserting a sync code string having a length of 1 or more, which includes at least one sync-dedicated code different from the 2 N- value code, at a predetermined position of the N- value code string, N +
1) When the value code is the 2 N value code, it is associated with the code point corresponding to the code among the 2 N N-bit code points on the amplitude phase plane, and when the code is the synchronization-only code, Corresponding to a synchronization-dedicated code point different from the N-bit code point (2 N
+1) value Amplitude / phase modulation is performed and transmitted to the receiving side, and the receiving side demodulates the digital amplitude / phase modulated signal received from the transmitting side into two systems of signals, and the amplitude / phase plane represented by the demodulated two systems of signals. 2 corresponding to the signal point position above
N values (N is a positive integer) to identify the code, the a 2 N number of code points corresponding to the 2 N binary code in accordance with the signal point position on the amplitude-phase plane signals of two systems represent the A sync dedicated code corresponding to a different point is detected, and a sync code string having a length of 1 or more including at least one sync dedicated code is detected from the identified 2 N value code string and the detected sync dedicated code, removing the synchronization code sequences from the 2 N values code sequence based on the identified and detected the synchronization code sequence the 2 N values code sequence, a 2 N value code sequence of N bits obtained by removing the synchronization code sequence in the data string A data transmission / reception method of converting and converting the number of bits of the data string, performing error correction for each data block delimited by the detected sync code string, and outputting as a reception signal.
正符号を付加する誤り訂正符号付加回路と、前記誤り訂
正符号付加回路からのデータ列をＮビット（Ｎは１以上
の整数）の２N 値符号列に変換するビット数変換回路
と、前記ビット数変換回路からの２N 値符号列の所定の
位置に２N 値符号とは異なる同期専用符号を少なくとも
１つ以上含む長さ１以上の同期符号列を挿入し、（２N
＋１）値符号を出力する同期符号列挿入回路と、前記同
期符号列挿入回路からの（２N ＋１）値符号が前記２N
値符号の場合には振幅位相平面上の２N 個のＮビット符
号点のうちで符号に応じた符号点に対応づけ、符号が同
期専用符号の場合には前記Ｎビット符号点とは異なる同
期専用符号点に対応づけて（２N ＋１）値振幅位相変調
を行い、被変調信号を送信信号として出力するディジタ
ル振幅位相変調器とよりなることを特徴とするデータ送
信装置。2. An N-bit (N is an integer of 1 or more) 2 N value of an error correction code addition circuit for inputting a digital data sequence and adding an error correction code, and a data sequence from the error correction code addition circuit. a bit number conversion circuit for converting the code sequence, 2 N value code string place in 2 N binary code different from the synchronization dedicated code at least one or more lengths of one or more synchronization including's from the bit number converting circuit Insert the code string and (2 N
A synchronous code string insertion circuit that outputs a +1) value code, and a (2 N +1) value code from the synchronous code string insertion circuit is 2 N
In the case of a value code, it is associated with a code point corresponding to the code among 2 N N-bit code points on the amplitude phase plane, and when the code is a synchronization-only code, a synchronization different from the N-bit code point A data transmission device comprising a digital amplitude phase modulator which performs (2 N +1) value amplitude phase modulation in association with a dedicated code point and outputs a modulated signal as a transmission signal.
し、２系統の信号に復調する復調器と、前記復調器から
の２系統の信号が表わす振幅位相平面上での信号点位置
に応じて対応する２N 値（Ｎは１以上の整数）符号を識
別する符号識別回路と、前記復調器からの２系統の信号
が表わす振幅位相平面上での信号点位置に応じて前記２
N 値符号に対応する２N 個の符号点とは異なる点に対応
する同期専用符号を検出する同期専用符号検出回路と、
前記符号識別回路からの２N 値符号列と前記同期専用符
号検出回路からの同期専用符号検出信号とを入力とし、
同期専用符号を少なくとも１つ以上含む長さ１以上の同
期符号列を検出する同期符号列検出回路と、前記同期符
号列検出回路からの同期符号列検出信号と前記符号識別
回路からの２N 値符号列とを入力とし、２N 値符号列よ
り同期符号列を除去する同期符号列除去回路と、前記同
期符号列除去回路からのＮビットの２N 値符号列をデー
タ列に変換するビット数変換回路と、前記ビット数変換
回路からのデータ列を入力とし前記同期符号列検出信号
によって区切られるデータブロック毎に誤り訂正を行な
い、ディジタルデータ列を出力する誤り訂正回路とより
なることを特徴とするデータ受信装置。3. A demodulator that receives a digital amplitude-phase modulated signal as an input and demodulates into two systems of signals, and corresponds to a signal point position on an amplitude phase plane represented by the two systems of signals from the demodulator. 2 N value (N is an integer greater than or equal to 1) code identifying circuit for identifying the code, and the 2 depending on the signal point position on the amplitude phase plane represented by the two systems of signals from the demodulator.
And sync-only code detection circuit for detecting a synchronization dedicated code corresponding to points different from the 2 N number of code points corresponding to the N value sign,
The 2 N- valued code sequence from the code identification circuit and the synchronization-dedicated code detection signal from the synchronization-dedicated code detection circuit are input,
A synchronous code string detection circuit for detecting a synchronous code string having a length of 1 or more including at least one synchronous exclusive code, a synchronous code string detection signal from the synchronous code string detection circuit, and a 2 N value from the code identifying circuit. as input and code string, and a synchronization code sequence removal circuit that removes a synchronization code sequence from the 2 N values code sequence, the number of bits to convert the 2 N values code sequence of N bits from the synchronization code sequence removal circuit data sequence A conversion circuit and an error correction circuit that receives a data string from the bit number conversion circuit as an input, performs error correction for each data block delimited by the synchronous code string detection signal, and outputs a digital data string. Data receiving device.
トの８値符号列に変換し、ディジタル振幅位相変調器で
は、８値符号を振幅位相平面上の原点を中心とする円周
上に配置した８個の符号点のうちで符号に応じた符号点
に対応づけ、同期専用符号を原点に対応づけて９値振幅
位相変調を行うことを特徴とする請求項２記載のデータ
送信装置。4. A bit number conversion circuit converts a data string into a 3-bit octal code string, and a digital amplitude / phase modulator arranges the octal code on a circle centered on the origin on the amplitude / phase plane. 3. The data transmitting apparatus according to claim 2, wherein 9-level amplitude phase modulation is performed by associating a code point corresponding to a code among the 8 code points and a code dedicated to synchronization with an origin.
の信号が表わす信号点に対し原点を中心とする円周上に
配置された８個の符号点のうちで最も近い符号点に対応
する８値符号を識別し、同期専用符号検出回路では、復
調器からの２系統の信号が表わす信号点が原点を含む所
定の領域に存在する場合に同期専用符号と検出されるこ
とを特徴とする請求項３記載のデータ受信装置。5. The code identification circuit corresponds to the code point closest to the signal point represented by the two systems of signals from the demodulator, out of the eight code points arranged on the circumference centered on the origin. The sync-dedicated code detection circuit identifies the 8-level code to be detected as a sync-dedicated code when the signal points represented by the two systems of signals from the demodulator are present in a predetermined area including the origin. The data receiving device according to claim 3.
トの１６値符号列に変換し、ディジタル振幅位相変調器
では、１６値符号を振幅位相平面上の原点を中心とする
円周上に配置した１６個の符号点のうちで符号に応じた
符号点に対応づけ、同期専用符号を原点に対応づけて１
７値振幅位相変調を行うことを特徴とする請求項２記載
のデータ送信装置。6. A bit number conversion circuit converts a data string into a 4-bit 16-value code string, and a digital amplitude / phase modulator arranges the 16-value code on a circle centered on the origin on the amplitude / phase plane. The code point corresponding to the code is associated with the 16 code points, and the synchronization-dedicated code is associated with the origin.
The data transmitting apparatus according to claim 2, wherein the seven-value amplitude phase modulation is performed.
の信号が表わす信号点に対し原点を中心とする円周上に
配置された１６個の符号点のうちで最も近い符号点に対
応する１６値符号を識別し、同期専用符号検出回路で
は、復調器からの２系統の信号が表わす信号点が原点を
含む所定の領域に存在する場合に同期専用符号と検出さ
れることを特徴とする請求項３記載のデータ受信装置。7. The code identification circuit corresponds to the closest code point among 16 code points arranged on the circumference centered on the origin with respect to the signal point represented by the two systems of signals from the demodulator. The 16-value code to be detected is identified, and the synchronization-dedicated code detection circuit detects the signal as a synchronization-dedicated code when the signal points represented by the two systems of signals from the demodulator are present in a predetermined area including the origin. The data receiving device according to claim 3.
トの４値符号列に変換し、ディジタル振幅位相変調器で
は、４値符号を振幅位相平面上の原点を中心とする円周
上に配置した４個の符号点のうちで符号に応じた符号点
に対応づけ、同期専用符号を原点に対応づけて５値振幅
位相変調を行うことを特徴とする請求項２記載のデータ
送信装置。8. A bit number conversion circuit converts a data string into a 2-bit quaternary code string, and a digital amplitude phase modulator arranges the quaternary code on a circle centered on the origin on the amplitude phase plane. 3. The data transmitting apparatus according to claim 2, wherein the five-value amplitude phase modulation is performed by associating a code point corresponding to a code among the four code points and a code dedicated to synchronization with an origin.
の信号が表わす信号点に対し原点を中心とする円周上に
配置された４個の符号点のうちで最も近い符号点に対応
する４値符号を識別し、同期専用符号検出回路では、復
調器からの２系統の信号が表わす信号点が原点を含む所
定の領域に存在する場合に同期専用符号と検出されるこ
とを特徴とする請求項３記載のデータ受信装置。9. The code identifying circuit corresponds to the closest code point among four code points arranged on a circle centered on the origin with respect to the signal point represented by the two systems of signals from the demodulator. The four-level code to be detected is identified, and the synchronization-dedicated code detection circuit detects the signal as a synchronization-dedicated code when the signal points represented by the two signals from the demodulator are present in a predetermined area including the origin. The data receiving device according to claim 3.
訂正符号を付加する誤り訂正符号付加回路と、前記誤り
訂正符号付加回路からのデータ列をＮビット（Ｎは１以
上の整数）の２N 値符号列に変換するビット数変換回路
と、前記ビット数変換回路からの２N 値符号列をＭビッ
ト（ＭはＮより大きい整数）の２M 値符号列に畳み込み
符号化する畳み込み符号化器と、前記畳み込み符号化器
からの２M 値符号列の所定の位置に２M 値符号とは異な
る同期専用符号を少なくとも１つ以上含む長さ１以上の
同期符号列を挿入する同期符号列挿入回路と、前記同期
符号列挿入回路からの符号が前記２M 値符号の場合には
振幅位相平面上の２M 個の符号点のうちで符号に応じた
符号点に対応づけ、符号が同期専用符号の場合には前記
２M 値符号点とは異なる同期専用符号点に対応づけて
（２M ＋１）値振幅位相変調を行い、被変調信号を送信
信号として出力するディジタル振幅位相変調器とよりな
ることを特徴とするデータ送信装置。10. An N-bit (N is an integer of 1 or more) 2 N value of an error correction code addition circuit for inputting a digital data sequence and adding an error correction code, and a data sequence from the error correction code addition circuit. a bit number conversion circuit for converting the code sequence, 2 N value code string M bits from said bit number conversion circuit (M is greater than N integer) convolutional encoder convolutional encoding to 2 M value code string the convolution 2 M value code string of synchronization code sequences inserted circuit for inserting one or more synchronization code sequence length containing at least one or more different synchronization dedicated codes and 2 M binary code in place from the encoder And, when the code from the synchronous code string insertion circuit is the 2 M value code, it is associated with a code point corresponding to the code among 2 M code points on the amplitude phase plane, and the code is a synchronization-dedicated code. different from the 2 M values code point in the case of Period only in association with the code point (2 M +1) value after amplitude phase modulation, the data transmission apparatus according to claim more becomes possible with digital amplitude and phase modulator for outputting as a transmission signal modulated signal.
値符号列をＭビット（ＭはＮより大きい整数）の２M 値
符号列に畳み込み符号化した後に振幅位相変調されたデ
ィジタル振幅位相被変調信号を入力とし、２系統の信号
に復調する復調器と、前記復調器からの２系統の信号が
表わす振幅位相平面上での信号点位置に応じて前記２M
値符号に対応する２M 個の符号点とは異なる点に対応す
る同期専用符号を少なくとも１つ以上含む長さ１以上の
同期符号列を検出する同期符号列検出回路と、前記同期
符号列検出回路からの同期符号列検出信号と前記復調器
から２系統の信号列とを入力とし、２系統の信号列より
同期符号列に対応する信号部分を除去する同期部除去回
路と、前記同期部除去回路からの２系統の信号列を入力
とし、前記ディジタル振幅位相被変調信号の生成時に用
いられた畳み込み符号化則に基づいて最尤復号を行う最
尤復号器と、前記最尤復号器からのＮビットの２N 値符
号列をデータ列に変換するビット数変換回路と、前記ビ
ット数変換回路からのデータ列を入力とし前記同期符号
列検出信号によって区切られるデータブロック毎に誤り
訂正を行ない、ディジタルデータ列を出力する誤り訂正
回路とよりなることを特徴とするデータ受信装置。11. N bits (N is an integer of 1 or more) of 2 N
A demodulator for convolutionally coding a value code string into a 2 M value code string of M bits (M is an integer larger than N) and then inputting the amplitude-phase modulated digital amplitude-phase modulated signal to demodulate into two systems of signals And 2 M according to the position of the signal point on the amplitude / phase plane represented by the two systems of signals from the demodulator.
A synchronous code string detection circuit for detecting a synchronous code string having a length of 1 or more including at least one synchronous dedicated code corresponding to a point different from the 2 M code points corresponding to the value code, and the synchronous code string detection A synchronization part removal circuit for receiving a sync code string detection signal from a circuit and two-system signal strings from the demodulator and removing a signal part corresponding to the sync code string from the two-system signal strings, and the sync part removal circuit. A maximum likelihood decoder that receives two series of signal sequences from the circuit and performs maximum likelihood decoding based on the convolutional coding rule used when the digital amplitude phase modulated signal is generated, and a maximum likelihood decoder A bit number conversion circuit for converting an N-bit 2 N- valued code string into a data string; error correction is performed for each data block delimited by the sync code string detection signal with the data string from the bit number conversion circuit as an input; Di A data receiving device comprising an error correction circuit that outputs a digital data string.
ットの４値符号列に変換し、畳み込み符号化器では４値
符号列を３ビットの８値符号列に畳み込み符号化し、デ
ィジタル振幅位相変調器では、８値符号を振幅位相平面
上の原点を中心とする円周上に配置した８個の符号点の
うちで符号に応じた符号点に対応づけ、同期専用符号を
原点に対応づけて９値振幅位相変調を行うことを特徴と
する請求項１０記載のデータ送信装置。12. A bit number conversion circuit converts a data sequence into a 2-bit 4-level code sequence, and a convolutional encoder convolutionally encodes the 4-level code sequence into a 3-bit 8-level code sequence for digital amplitude phase modulation. In the instrument, the eight-valued code is associated with the code point corresponding to the code among the eight code points arranged on the circumference centered on the origin on the amplitude phase plane, and the synchronization-dedicated code is associated with the origin. The data transmission device according to claim 10, wherein the data transmission device performs nine-value amplitude phase modulation.
信号は２ビットの４値符号列を３ビットの８値符号列に
畳み込み符号化した後に振幅位相変調されたものであ
り、同期符号列検出回路では、復調器からの２系統の信
号が表わす信号点が原点を含む所定の領域に存在する場
合に同期専用符号と検出し、最尤復号器では、復調器か
らの２系統の信号が表わす信号点と原点を中心とする円
周上に配置された８個の符号点との距離に基づいて２ビ
ットの４値符号に最尤復号することを特徴とする請求項
１１記載のデータ受信装置。13. The received digital amplitude / phase modulated signal is amplitude / phase modulated after convolutionally coding a 2-bit 4-level code sequence into a 3-bit 8-level code sequence, and a synchronous code sequence detection circuit. Then, when the signal points represented by the signals of the two systems from the demodulator exist in a predetermined area including the origin, the code is detected as a synchronization-dedicated code, and the maximum likelihood decoder detects the signals represented by the signals of the two systems from the demodulator. The data receiving apparatus according to claim 11, wherein maximum likelihood decoding is performed into a 2-bit 4-value code based on a distance between a point and eight code points arranged on a circumference centered on the origin.
ットの８値符号列に変換し、畳み込み符号化器では８値
符号列を４ビットの１６値符号列に畳み込み符号化し、
ディジタル振幅位相変調器では、１６値符号を振幅位相
平面上の原点を中心とする円周上に配置した１６個の符
号点のうちで符号に応じた符号点に対応づけ、同期専用
符号を原点に対応づけて１７値振幅位相変調を行うこと
を特徴とする請求項１０記載のデータ送信装置。14. A bit number conversion circuit converts a data string into a 3-bit octal code string, and a convolutional encoder convolutionally codes the 8-value code string into a 4-bit 16-value code string,
In the digital amplitude phase modulator, the 16-value code is associated with the code point corresponding to the code among the 16 code points arranged on the circumference centered on the origin on the amplitude phase plane, and the synchronization exclusive code is used as the origin. 11. The data transmitting apparatus according to claim 10, wherein the 17-value amplitude phase modulation is performed in association with the.
信号は３ビットの８値符号列を４ビットの１６値符号列
に畳み込み符号化した後に振幅位相変調されたものであ
り、同期符号列検出回路では、復調器からの２系統の信
号が表わす信号点が原点を含む所定の領域に存在する場
合に同期専用符号と検出し、最尤復号器では、復調器か
らの２系統の信号が表わす信号点と原点を中心とする円
周上に配置された１６個の符号点との距離に基づいて３
ビットの８値符号に最尤復号することを特徴とする請求
項１１記載のデータ受信装置。15. The received digital amplitude / phase modulated signal is amplitude / phase modulated after convolutionally coding a 3-bit octal code string into a 4-bit 16-value code string, and a synchronous code string detection circuit. Then, when the signal points represented by the signals of the two systems from the demodulator exist in a predetermined area including the origin, the code is detected as a synchronization-dedicated code, and the maximum likelihood decoder detects the signals represented by the signals of the two systems from the demodulator. 3 based on the distance between the point and 16 code points arranged on the circumference centered on the origin
The data receiving device according to claim 11, wherein maximum likelihood decoding is performed into an 8-bit code of bits.
ットの２値符号列に変換し、畳み込み符号化器では２値
符号列を２ビットの４値符号列に畳み込み符号化し、デ
ィジタル振幅位相変調器では、４値符号を振幅位相平面
上の原点を中心とする円周上に配置した４個の符号点の
うちで符号に応じた符号点に対応づけ、同期専用符号を
原点に対応づけて５値振幅位相変調を行うことを特徴と
する請求項１０記載のデータ送信装置。16. A bit number conversion circuit converts a data sequence into a 1-bit binary code sequence, a convolutional encoder convolutionally encodes the binary code sequence into a 2-bit 4-level code sequence, and digital amplitude phase modulation. In the instrument, the quaternary code is associated with the code point corresponding to the code among the four code points arranged on the circumference centered on the origin on the amplitude phase plane, and the synchronization-dedicated code is associated with the origin. 11. The data transmission device according to claim 10, wherein the 5-value amplitude phase modulation is performed.
信号は１ビットの２値符号列を２ビットの４値符号列に
畳み込み符号化した後に振幅位相変調されたものであ
り、同期符号列検出回路では、復調器からの２系統の信
号が表わす信号点が原点を含む所定の領域に存在する場
合に同期専用符号と検出し、最尤復号器では、復調器か
らの２系統の信号が表わす信号点と原点を中心とする円
周上に配置された４個の符号点との距離に基づいて１ビ
ットの２値符号に最尤復号することを特徴とする請求項
１１記載のデータ受信装置。17. A received digital amplitude / phase modulated signal is one obtained by convolutionally encoding a 1-bit binary code string into a 2-bit 4-value code string and then amplitude / phase-modulating the signal, and a synchronous code string detecting circuit. Then, when the signal points represented by the signals of the two systems from the demodulator exist in a predetermined area including the origin, the code is detected as a synchronization-dedicated code, and the maximum likelihood decoder detects the signals represented by the signals of the two systems from the demodulator. 12. The data receiving apparatus according to claim 11, wherein the maximum likelihood decoding is performed into a 1-bit binary code based on the distance between the point and four code points arranged on the circumference centered on the origin.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290254A JPH08149172A (en) | 1994-11-25 | 1994-11-25 | Data transmission / reception method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290254A JPH08149172A (en) | 1994-11-25 | 1994-11-25 | Data transmission / reception method and device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149172A true JPH08149172A (en) | 1996-06-07 |
Family
ID=17753759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290254A Pending JPH08149172A (en) | 1994-11-25 | 1994-11-25 | Data transmission / reception method and device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149172A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013236322A (en) * | 2012-05-10 | 2013-11-21 | Nippon Hoso Kyokai <Nhk> | Transmitter, receiver and program |
-
1994
- 1994-11-25 JP JP6290254A patent/JPH08149172A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013236322A (en) * | 2012-05-10 | 2013-11-21 | Nippon Hoso Kyokai <Nhk> | Transmitter, receiver and program |
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