JPH08153890A - 発光サイリスタおよび自己走査型発光装置 - Google Patents

Abstract

(57)【要約】 【課題】 カソードとゲート間に十分な耐圧が確保さ
れ、しかもゲートと半導体層の接触抵抗が小さく、さら
には光の外部取り出し効率の良い発光サイリスタを得る
こと、さらに、この発光サイリスタを用いた発光素子ア
レイや発光装置を得ることを目的とする。 【解決手段】 Ｎ形半導体基板１上に、Ｎ形層２４，Ｐ
形層２３，Ｎ形層２２，Ｐ形層２１がこの順に積層して
ある。Ｎ形層２２では、半導体基板１とは反対側の不純
物濃度を高く、半導体基板１側の不純物濃度を低く設定
する。またＰ形層２３についても、半導体基板１とは反
対側の不純物濃度を低く、半導体基板１側の不純物濃度
を高く設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発光サイリスタの
特性向上に関するものであり、特にその低消費電力化お
よび高速化を可能ならしめるものである。また、本発明
は、外部への光の取り出し効率の向上を図るものであ
る。さらには、この発光サイリスタを用いた自己走査型
発光装置に関する。

【０００２】

【従来の技術】まず、発光サイリスタについて述べる。
図１に、従来の発光サイリスタの断面構造概略図を示
す。図１において、１はＮ形のＧａＡｓ基板であり、こ
の基板上にそれぞれ異なる導電形のＧａＡｓ層またはＡ
ｌＧａＡｓ層が、例えばＮ形層２４，Ｐ形層２３，Ｎ形
層２２，Ｐ形層２１の順に積層されている。この従来例
では、ＧａＡｓ基板１の導電形としてＮ形とした場合を
示しており、層２４，２２はＮ形の半導体、層２３，２
１はＰ形の半導体である。図１では、３端子発光サイリ
スタが示されており、３個の電極すなわちアノード電極
４０，ゲート電極４１，カソード電極４７が設けられて
いる。

【０００３】一方、よく知られた２端子サイリスタで
は、アノードとカソード間の電気的特性としてＳ字形の
負性抵抗特性が得られる。これに対し、３端子発光サイ
リスタは、ゲートに注入する電流によってブロック電圧
を変化させることができ、スイッチとして機能すること
が知られている。

【０００４】この２端子や３端子発光サイリスタの特性
や機能については、笠原らの文献（笠原他、電子情報通
信学会研究会資料、ＯＱＥ８７−１６０）、および楠田
らの文献（Ｙ．Ｋｕｓｕｄａ ｅｔ ａｌ．， Ｊａｐ
ａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ Ｖｏｌ．３１ （１９９２） ｐ．１２
８０−１２８６）に示されている。

【０００５】ところで、図１においては、Ｎ形層２２の
不純物濃度を１０¹⁷ｃｍ^-3と設定した場合を示してお
り、Ｎ形層２２以外の層の不純物濃度は高く設定されて
いる。Ｐ形層２３の不純物は１０¹⁸ｃｍ^-3と設定されて
おり、Ｐ形層２１とＮ形層２４の不純物は１０¹⁹ｃｍ^-3
と設定されている。ここで、Ｎ形層２２の不純物濃度を
低く設定している理由は、ゲート電極４１とカソード電
極４７との間の耐圧を高くするためである。

【０００６】一方、Ｐ形層２３の不純物濃度をＮ形層２
４の不純物濃度より低く設定している理由は、Ｎ形層２
２をコレクタ、Ｐ形層２３をベース、Ｎ形層２４をエミ
ッタと見なした場合の、ＮＰＮトランジスタのエミッタ
注入効率を高くとり、ＮＰＮトランジスタの電流増幅率
を高くするためである。

【０００７】また、アノード電極４０は通常ＡｕＺｎが
用いられており、ゲート電極４１とカソード電極４７に
はＡｕＧｅＮｉが用いられている。（Ｙ．Ｋｕｓｕｄａ
ｅｔ ａｌ．，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３１
（１９９２） ｐ．１２８０−１２８６）。

【０００８】さて本発明者らは、上記に述べた従来の発
光サイリスタをアレイ状に配列し、これらの発光サイリ
スタアレイ間に、適当な相互作用をもたせることによっ
て、発光点の自己走査機能が実現できることを既に出願
し、光プリンタ用光源として実装上簡便となること、発
光素子の配列ピッチが細かくできること、コンパクトな
自己走査型発光装置を作製できること等を示した。

【０００９】以下、出願毎にその内容を記述する。

【００１０】特開平１−２３８９６２号公報には、しき
い電圧もしくはしきい電流を外部からの光もしくは電気
的に制御可能な発光サイリスタを多数配列することによ
って、自己走査機能を付与した発光装置およびその駆動
方法について開示している。この発光装置では、ある発
光サイリスタのターンオン電圧または電流が、別の発光
サイリスタのオン状態の影響を受けるように構成されて
いるので、発光の自己走査機能を持つことができる。

【００１１】特開平２−１４５８４号公報には、しきい
電圧もしくはしきい電流を電気的に制御可能な発光サイ
リスタを多数配列し、近傍の発光サイリスタを互いに、
電圧もしくは電流の一方向性を持つ電気素子で接続する
ことによって、２相の転送クロックによって自己走査を
可能にした発光装置が開示されている。

【００１２】特開平２−９２６５０号公報には、しきい
電圧もしくはしきい電流を電気的に制御可能な積層半導
体型発光サイリスタを多数配列し、少なくとも２つの発
光サイリスタを互いに、発光サイリスタのバイアス電圧
が印加される第１導電形半導体に接する第２導電形半導
体の制御電極間を抵抗素子を用いて接続することによっ
て、オン状態の転送（自己走査）の引き金を形成するこ
とのできる発光装置が開示されている。

【００１３】特開平２−９２６５１号公報には、そのし
きい電圧もしくはしきい電流を電気的に制御可能な積層
半導体型発光サイリスタを多数配列し、少なくとも２つ
の発光サイリスタを互いに接続する電気的手段が、発光
サイリスタとカレントミラー回路を構成するトランジス
タである発光装置が開示されている。この発光装置は、
２相の転送クロックによる自己走査を可能にし、かつ転
送クロックパルス幅を広くとることを可能としている。

【００１４】特開平２−２０８０６７号公報には、しき
い電圧もしくはしきい電流を電気的に制御可能な積層半
導体型発光サイリスタを多数配列し、少なくとも２つの
発光サイリスタを互いに電気的手段で接続した光走査装
置であって、各々の発光サイリスタに各発光サイリスタ
から発した光の出射方向を制御できる光偏向素子を設け
た光走査装置が開示されている。この装置において、光
偏向子の分解点数をｎ倍にすると、発光サイリスタの数
を増加させることなく、精細度をｎ倍にすることが可能
である。

【００１５】特開平２−２１２１７０号公報には、しき
い電圧もしくはしきい電流を電気的に制御可能な発光サ
イリスタを多数配列し、少なくとも２つの発光サイリス
タを互いに電気的手段で接続した発光素子アレイを複数
の発光サイリスタのブロックに分け、その１つのブロッ
ク内の全部の発光サイリスタに同一の転送パルス信号を
印加できるようにした自己走査型発光装置が開示されて
いる。この発光装置での画像の書き込みは、ブロック内
の各発光サイリスタに同時に行っている。したがって、
移動する発光点が複数となるため、書き込みに必要な電
流がその分小さくなり、長寿命化を図ることができる。

【００１６】特開平２−２６３６６８号公報には、しき
い電圧もしくはしきい電流を外部からの光もしくは電気
的に制御可能な発光サイリスタをスイッチ素子として多
数配列した自己走査スイッチ素子アレイと、しきい電圧
もしくはしきい電流を電気的に制御可能な発光サイリス
タを多数配列した発光素子アレイとからなり、発光素子
アレイの各発光サイリスタに発光のための電流を印加す
る配線を設けた自己走査型発光装置が開示されている。
この自己走査型発光装置では、スイッチ素子と発光素子
と分離させてあるので、それぞれの機能を明確に分離で
きる特徴を持っている。

【００１７】特開平３−２５６３７２号公報には、しき
い電圧もしくはしきい電流を電気的に制御可能な発光サ
イリスタを多数配列し、少なくとも２つの発光サイリス
タを互いに電気的手段で接続した発光素子アレイにおい
て、この電気的手段に降下電圧が電流の方向に依存され
ず一定である結合素子を用いた自己走査型発光装置が開
示されている。この発光装置では、発光サイリスタのゲ
ート電位分布をゲート電流に依存することなく形成する
ことが可能である。したがって、発光素子アレイに他の
電気的素子を接続しても、確実な転送動作を実現するこ
とができる。

【００１８】特開平４−２３３６７号公報には、スイッ
チング動作のためのしきい電圧もしくはしきい電流を電
気的に制御可能な発光サイリスタをスイッチ素子として
多数配列した自己走査スイッチ素子アレイと、発光動作
のためのしきい電圧もしくはしきい電流を電気的に制御
可能な発光サイリスタを多数配列されており、各発光サ
イリスタに発光のための電流を印加する配線を設けた発
光素子アレイとからなり、スイッチ素子アレイのオン／
オフ状態が発光素子アレイに書き込まれ、かつ書き込ま
れたオン／オフ状態の情報が所望の時間だけ保持される
自己走査型発光装置が開示されている。この自己走査型
発光装置では、スイッチ素子アレイにより生じるバイア
ス光を遮蔽することができ、画像情報の品位の低下を防
ぐことが可能となっている。

【００１９】特開平４−１３０８１７号公報には、各ス
イッチ素子のターンオン電圧またはターンオン電流が隣
接する他のスイッチ素子のオン状態によって影響を受け
る複数のスイッチ素子を配列し、転送クロックパルスが
スイッチ素子の「点弧」，「保持」，「消弧」の３つの
状態に対応する３つの電圧状態から構成されるスイッチ
素子アレイの駆動方法が開示されている。この方法によ
り、オン状態の転送を安定に制御することができるの
で、スイッチ素子の集積度を向上することができる。

【００２０】特開平４−２４７６７１号公報には、相互
作用素子としてトランジスタを用いた発光素子アレイに
おいて、このトランジスタの負荷抵抗を互いに直列に接
続された２つの抵抗から構成し、これら２つの抵抗の接
続点を接続先の発光サイリスタの制御電極に接続した自
己走査型発光装置が開示されている。転送動作が安定な
トランジスタ結合式発光装置においても、クロックライ
ンの本数を低減することができ、２相のクロック転送を
行うことができる。

【００２１】特開平４−２９６５７９号公報には、しき
い電圧もしくはしきい電流を制御するためのゲート電極
と、外部電圧もしくは外部電流が印加されるアノード電
極とを有する発光サイリスタを多数個配列し、隣接する
発光サイリスタのゲート電極間を電気的手段にて接続し
た自己走査型発光装置を、光プリンタの書き込み光源等
に応用する際の画像の表示方法が開示されている。この
方法は、例えば１次元に配列された発光素子アレイにお
いて、各発光サイリスタに割当てられた発光時間を同一
とするのでなく、印字等のドットに相当し発光が必要な
発光サイリスタの割当発光時間を長くとり、発光を必要
としない発光サイリスタの割当時間を短くするように駆
動する方法である。この方法により、発光サイリスタの
発光時間を長くとることができ、その分、各発光サイリ
スタに流れる電流を少なく抑えることができる。これに
より発光サイリスタの寿命を長くすることが可能とな
る。

【００２２】特開平５−８４９７１号公報には、しきい
電圧もしくはしきい電流を制御するためのゲート電極
と、外部電圧もしくは外部電流が印加されるアノード電
極とを有する発光サイリスタを多数個配列し、隣接する
発光サイリスタのゲート電極間を電気的手段にて接続し
た自己走査型発光装置を、光プリンタの書き込み光源等
に応用する際の画像の表示方法が開示されている。この
方法は、例えば１次元に配列された発光素子アレイにお
いて、光プリンタの印字用の発光が同時に１素子でな
く、クロックパルスの本数と同じ数の発光サイリスタが
点灯し、かつこれらの発光サイリスタは隣接する発光サ
イリスタであるように構成されたもので、従来の１素子
のみの発光に比較し、同時に発光する素子数が増加する
ため、その分発光強度を減ずる、すなわち電流を低減す
ることができ、発光サイリスタの信頼性を高めることが
できる。

【００２３】以上のうちから、特開平２−１４５８４号
公報に開示したダイオードによる電位結合を用いた、２
相クロック駆動により自己走査が可能な発光装置を図２
に示す。φ₁ ，φ₂ はともに、ハイレベル時間とローレ
ベル時間との比（デューティ比）がほぼ１：１である転
送用クロックパルスであり、Ｖ_GKは電源（通常＋５ボル
ト）である。Ｔ（１）〜Ｔ（５）は、発光素子として用
いられる発光サイリスタ、Ｄ₁ 〜Ｄ₅ は発光サイリスタ
のゲート電極間を接続する電位結合用ダイオード、Ｒ_L
はゲート電極の負荷でありゲート電極への電流を制限し
ている。

【００２４】つづいて、動作を簡単に説明する。まず、
転送用クロックパルスφ₂ の電圧がハイレベルで、発光
サイリスタＴ（２）がオン状態（発光状態）であるとす
る。このとき、ゲート電極Ｇ₂ （Ｔ（２）のゲート）の
電位は、Ｖ_GKの＋５ボルトからほぼ０ボルトにまで低下
する。この電位低下の影響は、ダイオードＤ₂ を介して
Ｔ（３）のゲート電極Ｇ₃ に伝えられ、そのゲート電極
Ｇ₃ の電位を約１ボルト（ダイオードＤ₂ の順方向立上
り電圧（拡散電位に等しい））に設定する。

【００２５】しかし、Ｔ（１）に接続されたダイオード
Ｄ₁ は逆バイアス状態であるため、Ｔ（１）のゲート電
極Ｇ₁ への電位の接続は行われず、ゲート電極Ｇ₁ の電
位は＋５ボルトのままである。発光サイリスタのオン電
位は、ゲート電極電位＋ＰＮ接合の拡散電位（約１ボル
ト）で近似されるので、次の転送用クロックパルスφ₂
のハイレベル電圧を、約２ボルト以上（Ｔ（３）をオン
させるのに必要な電圧）で、かつ約４ボルト（発光サイ
リスタＴ（５）をオンさせるのに必要な電圧）以下に設
定しておけば、発光サイリスタＴ（３）のみがオンし、
これ以外の発光サイリスタは、オフのままとすることが
できる。したがって、２本のクロックパルスによって、
発光状態が転送されることになる。

【００２６】図３は、図２に示した自己走査型発光装置
を、同一半導体基板上に形成した場合を例示したもので
ある。Ｎ形のＧａＡｓ基板１上に、ＧａＡｓのＰＮＰＮ
構造（Ｐ形半導体層２１，２３、Ｎ形半導体層２２，２
４）を形成し、フォトエッチング等の手法により、図３
の構造を形成する。

【００２７】この自己走査型発光装置の基本素子として
は、発光サイリスタを用いているが、この発光素子アレ
イの転送機能の速度向上のためには、発光サイリスタの
スイッチング速度の向上が要求される。

【００２８】

【発明が解決しようとする課題】従来例に述べた発光サ
イリスタには、以下に述べる問題点があった。 スイッチング速度が遅い。

【００２９】発光サイリスタのターンオン時間ｔ_ONは、
Ｐ形層２１から正孔が注入され、Ｎ形層２２を通ってＰ
形層２３に到達する時間をｔ₁ とし、Ｎ形層２４から電
子が注入され、Ｐ形層２３を通ってＮ形層２２に到達す
る時間ｔ₂ とすると、 ｔ_ON＝（ｔ₁ ｔ₂ ）^1/2 であることが知られている。（Ｓ．Ｍ．Ｓｚｅ著：Ｐｈ
ｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅ
ｖｉｃｅｓ ２ｎｄ Ｅｄｉｔｉｏｎ，ＪｏｈｎＷｉｌ
ｅｙ ＆ Ｓｏｎｓ，１９８１，ｐ２１４）。

【００３０】ところで、このｔ₁ ，ｔ₂ は、それぞれＮ
形層２２，Ｐ形層２３の少数キャリアの拡散時間である
から、高速化をするためには、Ｎ形層２２とＰ形層２３
の厚さを薄くすればよいことになる。しかしそうする
と、発光サイリスタ素子の耐圧が低くなるという問題が
発生する。つまり、スイッチング速度と耐圧とが、トレ
ードオフの関係となっていることがわかる。 ゲート電極４１とＮ形層２２との接触抵抗が大きい。

【００３１】発光サイリスタの耐圧（特にカソードとゲ
ート間の耐圧：カソード電極４７とゲート電極４１の
間）を大きくとろうとすると、Ｎ形層２２の不純物濃度
を低く抑える必要があることを従来例にて述べた。

【００３２】例えば、従来例で示したように、Ｎ形層２
２の不純物濃度を１０¹⁷ｃｍ^-3に設定した場合では、Ｎ
形層２２とＰ形層２３の逆方向ブレークダウン電圧は、
約１５ボルトであることが知られている。（Ｓ．Ｍ．Ｓ
ｚｅ著：Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｄｅｖｉｃｅｓ ２ｎｄ Ｅｄｉｔｉｏｎ，Ｊ
ｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９８１，ｐ１０
１，Ｆｉｇ．２６）。

【００３３】この関係からカソード・ゲート間の耐圧を
求めると、これはベースオープンのコレクタとエミッタ
間の耐圧に等しいので、前記ブレークダウン電圧をこの
トランジスタの電流増幅率のｎ乗根（ｎ＝３〜６）で割
ったものになることが示されている。（Ａ．Ｓ．Ｇｒｏ
ｖｅ，Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ
ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９６７，
ｐ２３３）。

【００３４】本発明者らが、実験的に求めたｎの値は約
６であったので、この数値を用い、かつ電流増幅率が５
０の場合を想定すると、カソード・ゲート間の耐圧は
７．８ボルトとなる。この値は、５ボルト電圧動作を考
えると、耐圧として余裕があるとはいえない。

【００３５】さて、上記計算で用いたＮ形層２２の不純
物濃度１０¹⁷ｃｍ^-3では、ゲート電極４１との接触抵抗
がかなり大きく、かつ十分なオーミック接触が得られな
いという問題が発生していた。また発光波長を短くする
ため、従来例にて示したＧａＡｓに対して、Ｇａの一部
をＡｌに置換したＡｌＧａＡｓを用いることが一般的に
行われている。しかしこの場合、接触抵抗はさらに大き
くなることが知られている。

【００３６】この接触抵抗が大きくなると、自己走査型
発光装置の等価回路（図２に示す）に寄生的に抵抗が加
わることになり、本来考えられていた理想的な動作から
ずれてしまい、良好な転送機能を実現できないという問
題があった。

【００３７】これを解決するには、Ｎ形層２２の濃度を
高くすることが必要であるが、この場合、発光サイリス
タの耐圧が下がってしまい、所定の電圧での動作が保証
できないという問題があった。特に、従来例で示した自
己走査型発光装置の場合では、電源電圧の値が定められ
ており、これがある程度以上でなければならないことか
ら、発光サイリスタにおける耐圧の確保は必須である。 外部への光の取り出し効率が悪い。

【００３８】従来の発光サイリスタは、カソードから電
子を注入し、アノードから正孔を注入する。そしてゲー
ト層内でこれらが再結合し、ゲート層のバンドギャップ
に従った波長の光が取り出される。そして、カソード
層，アノード層はゲート層よりもバンドギャップを広く
取っているので、発生した光を吸収することはない。

【００３９】しかし、発光サイリスタはゲート層の膜厚
が厚いため、表面に近い部分で発光した場合は吸収無く
外部に取り出されるが、基板側深くで発光した光はゲー
ト層自身に吸収され、外部に取り出される量が少なくな
ってしまうという問題があった。

【００４０】特にＰ形基板を用いた発光サイリスタで
は、拡散長の短い正孔の注入が基板側から行われる。従
って、ゲート層内部の再結合発光が基板側に偏る。そこ
で発光した光が外部に取り出される際に、ゲート層内部
を通って行かねばならず、そこで光吸収が起こる。この
吸収により、光が減じ、外部への光取り出し効率が悪化
する。このためＮ型基板を用いた場合に比べて、外部へ
の光の取り出し効率が悪いという問題があった。

【００４１】そこで本発明の目的は、Ｎ形基板の場合に
はカソードとゲートとの間に、Ｐ形基板の場合には、ア
ノードとゲートとの間に十分な耐圧が確保され、しかも
ゲートと半導体層の接触抵抗が小さく、スイッチング速
度の速い発光サイリスタを提供することにある。

【００４２】本発明の他の目的は、外部への光の取り出
し効率が大きい、すなわち発光出力を向上させた発光サ
イリスタを提供することにある。

【００４３】本発明のさらに他の目的は、このような発
光素子アレイを用いた自己走査型発光装置を提供するこ
とにある。

【００４４】

【課題を解決するための手段】本発明における発光サイ
リスタは、第１導電形半導体基板上に、第１導電形半導
体層を介して／介さずに、第２導電形半導体層，第１導
電形半導体層，第２導電形半導体層がこの順に積層さ
れ、かつ前記積層された半導体層内部で生ずる光が外部
に取り出されるように構成されている発光サイリスタで
ある。

【００４５】第１導電形をＮ形、第２導電形をＰ形とし
た場合、例えば図４において、発光サイリスタのゲート
層であるＮ形層２２やＰ形層２３の不純物濃度に勾配を
設けることによって、ゲート層内部に電界を発生させ、
注入された少数キャリアを電界によって押し出すこと
で、ゲート層内部での少数キャリア滞在時間ｔ₁ ，ｔ₂
を短くし、そのスイッチング時間を短縮し、高速化を図
っている。

【００４６】またさらに本発明の発光サイリスタは、Ｎ
形層２２の半導体基板とは反対側の不純物濃度を高く、
半導体基板側の不純物濃度を低く設定し、低い不純物濃
度領域で発光サイリスタの耐圧を保持しながら、高い不
純物濃度領域でゲート電極４１との良好なオーミック接
触を実現するものである。上記それぞれの不純物濃度
は、連続的に変化していてもよいし、段階的に変化して
いてもよい。

【００４７】また、上述の内部電界の形成は、Ｎ形層２
２やＰ形層２３を構成する半導体層のバンドギャップに
勾配を設けることでも可能である。例えば、半導体層に
ＡｌＧａＡｓを用い、ＡｌＧａＡｓのＡｌ組成に勾配を
設けることで、半導体層のバンドギャップに勾配を設け
ることができる。このＡｌ組成の勾配は、連続的に変化
していてもよいし、段階的に変化していてもよい。この
ような構成とすることでも、発光サイリスタの高速化が
可能である。

【００４８】さらには、上述の内部電界の形成は、Ｎ形
層２２やＰ形層２３を構成する半導体層の不純物濃度と
バンドギャップに、それぞれ勾配を設けてもよい。

【００４９】一方、発光サイリスタの外部への光取り出
し効率を大きくするには、発光サイリスタのゲート層２
２，２３を、発光するゲート層とそれ以外のゲート層に
分割し、発光するゲート層のバンドギャップに対し、そ
れ以外のゲート層のバンドギャップを大きくとる。この
構造によって、発光ゲート層の厚さを薄くすることがで
き、発光場所自身での吸収を小さくすることができる。
また、発光しないゲート層のバンドギャップは広いので
光を吸収することが無く、外部への光の取り出り効率を
大きくすることができる。

【００５０】以上の説明では、第１導電形半導体として
Ｎ形半導体、第２導電形半導体としてＰ形半導体の場合
について説明したが、本発明はこの場合に限られるもの
ではなく、第１導電形半導体としてＰ形半導体、第２導
電形半導体としてＮ形半導体の場合についても成立す
る。

【００５１】さらに本発明では、第１導電形を有する半
導体基板上に、第１導電形半導体層を介して／介さず
に、第２導電形半導体層，第１導電形半導体層，第２導
電形半導体層がこの順に積層されている。この第１導電
形半導体層を介する理由は、以下のとおりである。一般
に、半導体基板表面に直接ＰＮ（あるいはＮＰ）接合を
形成すると、その形成した半導体層の結晶性の悪さか
ら、デバイスとしての特性が劣化する傾向があるためで
ある。つまり、基板表面に結晶層をエピタキシャル成長
する場合、基板表面近傍層の結晶性が、結晶層がある一
定以上に成長した後の結晶性と比べて、悪くなっている
ためである。このため、半導体基板と同一の半導体層を
一旦形成してから、ＰＮ（あるいはＮＰ）接合を形成す
ると、上述した問題は解決できるからである。したがっ
て、この第１導電形半導体層を介することが好ましい。

【００５２】

【発明の実施の形態】

【実施例１】本発明の発光サイリスタの基本構成の一実
施例を図４に示す。図４では、Ｎ形半導体基板１上に、
Ｎ形層２４，Ｐ形層２３，Ｎ形層２２，Ｐ形層２１がこ
の順に積層してある。本実施例は、図１の従来例に比べ
て、ゲート層であるＮ形層２２とＰ形層２３に不純物濃
度分布を設けたことが特徴である。

【００５３】つまりＮ形層２２では、半導体基板１とは
反対側の不純物濃度を、例えば１０¹⁸ｃｍ^-3程度あるい
はそれ以上とし、半導体基板１側の不純物濃度を、例え
ば１０¹⁷ｃｍ^-3程度あるいはそれ以下としている。また
Ｐ形層２３についても、半導体基板１とは反対側の不純
物濃度を低く（図４の例では、３×１０¹⁷ｃｍ^-3）、半
導体基板１側の不純物濃度を高く（図４の例では、３×
１０¹⁸ｃｍ^-3）設定している。

【００５４】アノード電極４０はＡｕＺｎを用い、ゲー
ト電極４１とカソード電極４７にはＡｕＧｅＮｉを用い
る。

【００５５】本実施例では、ゲート層であるＮ形層２２
とＰ形層２３の中に内部電界が形成され、これによって
内部に注入されたキャリアが加速されるので、ゲート層
中の滞在時間ｔ₁ ，ｔ₂ が小さくなる。シリコントラン
ジスタの例では、この内部電界によって、滞在時間が１
／２〜１／３になることが知られている。（Ａ．Ｓ．Ｇ
ｒｏｖｅ，Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏ
ｇｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃ
ｅｓ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９６
７，ｐ２２４−２２６）。したがって、発光サイリスタ
のスイッチング速度を、２〜３倍程度にまで高速化する
ことが可能となる。

【００５６】また、発光サイリスタの耐圧特性は、Ｎ形
層２２の低い不純物濃度で定まるので、特に劣化は生じ
ない。また、Ｎ形層２２の半導体基板１とは反対側の不
純物濃度が高くなっているので、ゲート電極４１との接
触抵抗を小さく抑えることが可能となる。したがって、
耐圧の確保とゲート電極との接触抵抗の低減というメリ
ットを有しながら、スイッチング速度の２〜３倍の高速
化を実現することが可能となる。

【００５７】本実施例では、Ｎ形層２２とＰ形層２３の
両方について、不純物濃度勾配を形成した場合を例示し
たが、必ずしも両方の層でこの勾配を設ける必要はな
く、いずれか一方だけであっても高速化を行うことがで
きる。しかしながら、ゲート電極４１との接触抵抗の改
良を考えれば、Ｎ形層２２には勾配を設けることが好ま
しい。

【００５８】また本実施例では、Ｎ形半導体基板上に順
次ＮＰＮＰ形の各半導体層を積層したが、Ｐ形半導体基
板上に順次ＰＮＰＮ形の各半導体層を積層した場合で
も、そのゲート層となるＮ形層とＰ形層の両方にまたは
いずれか一方に、不純物勾配が形成されていれば同様の
結果が得られる。

【００５９】またさらに本実施例では、Ｎ形半導体基板
上に順次ＮＰＮＰ形の各半導体層を計４層積層した場合
であったが、６層や８層のように偶数層積層された場合
でも、そのゲート層となるＮ形層とＰ形層の両方にまた
はいずれか一方に、不純物濃度勾配が形成されていれば
同様の結果が得られる。

【００６０】

【実施例２】本発明の発光サイリスタの他の実施例の基
本構成を図５に示す。この図５では、図１の従来例のゲ
ート層のＮ形層２２をＮ形層２２ａ，Ｎ形層２２ｂの２
層に分割し、Ｎ形層２２ｂの不純物濃度を低濃度に、Ｎ
形層２２ａの不純物濃度を高濃度としたものである。電
極は、実施例１と同様に、アノード電極４０にＡｕＺｎ
を用い、ゲート電極４１とカソード電極４７にＡｕＧｅ
Ｎｉを用いる。

【００６１】本実施例の構造は、図４に示した構造に比
べ、内部電界の形成は局部的であるので、高速化の効果
は小さいと考えられる。しかし、図４に示した構造を、
通常のエピタキシャル製造技術により高精度に再現性よ
く形成するためには、かなり高度な制御技術が要求され
るのに対し、図５に示した構造では通常の制御で可能で
あるという利点がある。

【００６２】通常、ＡｌＧａＡｓ系材料でこの構造を形
成するには、ＭＢＥ（分子ビームエピタキシー）法およ
びＭＯＶＰＥ（有機分子気相エピタキシー）法が一般的
である。図４に示した濃度勾配を形成するには、不純物
濃度を成長中に高精度で制御する必要があり、かなり面
倒な作業が必要となる。図５の構造では、濃度の異なる
層を積層して設けるのみであるので、特に面倒な制御を
必要としない。

【００６３】図５の構成であっても、Ｎ形層２２ａ，Ｎ
形層２２ｂの境界で内部電界が形成され、そこでキャリ
アの加速が行われるので、高速化の機能は発揮される。
また耐圧は、Ｎ形層２２ｂの低濃度により確保されるの
で、耐圧低下を生じることはない。ゲート電極４１との
オーミック接触は、Ｎ形層２２ａが高濃度であるので、
問題なく確保される。

【００６４】

【実施例３】本発明の発光サイリスタの具体的構成の一
実施例を図６に示す。図６は、図５の構造に保護膜，電
極を設けた例を示したものである。３０は、発光サイリ
スタの保護用絶縁膜である。この実施例の特徴は、アノ
ード電極４０とゲート電極４１の金属材料を同じとした
ことである。

【００６５】図４，図５の実施例および図１の従来例で
は、アノード電極４０はＡｕＺｎであり、ゲート電極４
１にはＡｕＧｅＮｉである場合を例示している。特にゲ
ート電極４１のＡｕＧｅＮｉは、Ｎ形半導体とのオーミ
ック接触を取り易い金属であるため例示したものであ
る。しかし、実施例２に示したように、Ｎ形層２２ａの
濃度を１０¹⁸ｃｍ^-3以上に設定することが可能であるた
め、ゲート電極４１の材料をＡｕＧｅＮｉ系材料に限定
する必要はない。

【００６６】例えば、アノード電極４０と同じＡｕＺｎ
系材料であっても、オーミック接触を取ることが可能と
なる。このことから、ゲート電極４１とアノード電極４
０の材料の共通化を図ることができ、発光サイリスタ製
造工程の簡略化を行うことができる。

【００６７】

【実施例４】本発明の発光サイリスタのさらに他の実施
例の基本構成を図７および図８に示す。図７の発光サイ
リスタは、実施例１とは異なり、不純物濃度の勾配を設
けるのでなく、ＡｌＧａＡｓのＡｌ組成の勾配を設け、
バンドギャップに勾配を設けることによって、内部電界
を形成するようにしたものである。

【００６８】一般に、Ａｌ_x Ｇａ_1-x Ａｓ系材料では、
Ａｌ組成量を大きくすればバンドギャップが大きくなる
ことが知られている。図７では、Ｐ形層２１，Ｎ形層２
４層のＡｌ組成比ｘを０．３とし、Ｎ形層２２，Ｐ形層
２３のＡｌ組成比を変化させた例を示している。

【００６９】図７に例示された構成のバンド図を図８に
示す。図８（ａ）では、簡単のためにＰＮＰＮ構造を一
次元的に示している。Ｊ１，Ｊ２，Ｊ３はＰＮ接合を示
す。図８の（ｂ）がバンド図であるが、ゲート層のＮ形
層２２に相当する部分のバンドの下側（価電子帯Ｅ_V ）
が、図の右側に向かって上がっており、注入された正孔
（図中、ｈで示す）がＰ形層２３層側に向かって加速さ
れることを示す。

【００７０】一方、ゲート層のＰ形層２３に相当する部
分のバンドの上側（伝導帯Ｅ_C ）が図の左側に向かって
下がっており、注入された電子（図中、ｅで示す）がＮ
形層２２側に向かって加速されることを示す。

【００７１】このように、ゲート層である半導体層にバ
ンドギャップ勾配をつけても、同様に内部電界が形成さ
れるので、発光サイリスタのスイッチング速度の向上を
果たすことができる。ただし、この構造を用いた場合、
ゲート電極４１との接触点のＡｌ組成比が高くなるため
に、オーミック接触という点では不利となる。これを防
止するためには、実施例１にて述べたように濃度勾配を
つける方法と兼用した方が好ましい。

【００７２】本実施例では、ＡｌＧａＡｓ系材料を中心
に例示したが、この材料に限られず、ＩｎＧａＡｓＰ
系，ＧａＰ系，ＺｎＳｅ系等の半導体材料であっても、
本発明は成立する。

【００７３】

【実施例５】外部への光の取り出し効率の大きい発光サ
イリスタの基本構成である一実施例を図９に示す。基板
はＮ形半導体であるものとする。ゲート層２２，２３内
部での光吸収を防止するため、ゲート層を発光部と非発
光部に分割し、発光部のゲート層のバンドギャップは発
光波長で定め、それ以外の非発光部のゲート層のバンド
ギャップは発生した光が吸収しないようにバンドギャッ
プを拡げるようにする。

【００７４】具体的には基板１側のゲート層２３が発光
部に相当し、上側のゲート層２２を非発光部とする。ゲ
ート層２３の厚さは０．２μｍ、ゲート層２２の厚さは
１μｍである。

【００７５】化合物半導体材料として、Ａｌ_x Ｇａ_1-x
Ａｓを用いるものとする。バンドギャップＥｇ（ｅＶ）
は、Ａｌの組成比ｘにより変化する。ｘが０＜ｘ＜０．
４５のとき、 Ｅｇ＝１．４２４＋１．２４７ｘ で表される。発光部であるゲート層２３により発生され
る光の波長が７８０ｎｍである場合、バンドギャップは
１．５８ｅＶであり、このときのＡｌ組成比はｘ＝０．
１３である。発光部でないゲート層２２のＡｌ組成比は
ｘ＝０．２とする。このときのバンドギャップは、１．
６７ｅＶである。また、アノード層２１およびカソード
層２４のＡｌ組成比はｘ＝０．３とする。このときのバ
ンドギャップは、１．７９ｅＶである。

【００７６】この場合のバンド図を図１０に示す。
（ａ）はサイリスタのＰＮＰＮ構造、（ｂ）はバンド図
である。非発光部のゲート層２２のバンドギャップは発
光部のゲート層２３のバンドギャップより広いので、Ｐ
形ゲート層２３で発生した光は、Ｎ形ゲート層２２で光
吸収されないので、光の取り出し効率が増大する。

【００７７】以上の実施例は、Ｎ形半導体基板の発光サ
イリスタを例としたが、Ｐ型半導体基板を用いた発光サ
イリスタの場合により効果が顕著である。なぜなら、Ｐ
型半導体から注入される正孔は拡散長が短いため、注入
された場所で再結合して発光し、その光はゲート層で吸
収される量が増えることになるが、本実施例の構造を用
いれば、この吸収がなくなり、発光量が増大するからで
ある。

【００７８】

【実施例６】実施例５の構成では、基板側から注入され
た電子がＰ形ゲート層２３を通ってＮ形ゲート層２２に
到達しなければならないが、ゲート層２２のバンドギャ
ップが広いので、電子のＮ形層２２への到達率が悪くな
り、Ｐ形ゲート層２３内部で再結合してしまう。すなわ
ち、Ｐ形ゲート層２３とＮ形ゲート層２２との間のバン
ドギャップに電子が跳ね返される。これは、内部の等価
トランジスタの電流増幅率が悪くなることに相当し、発
光光量は高いが、サイリスタの電気的特性が悪化するこ
とを意味する。これを防止するため、図１１に示すよう
に、上のゲート層２２を２２ａ，２２ｂの２つに分割
し、その下側の層２２ｂを基板側ゲート層２３と同じバ
ンドギャップにする。これによって電子が跳ね返される
現象が緩和され、サイリスタ特性の悪化を防ぐことがで
きる。

【００７９】図１２に、この実施例のバンド図を示す。
層２２ｂのバンドギャップは、ゲート層２３のバンドギ
ャップ（Ｅｇ＝１．５８ｅＶ）に等しい。

【００８０】本実施例においても、基板がＰ形半導体で
ある場合に、効果が顕著であることは前述したとおりで
ある。

【００８１】

【実施例７】実施例６におけるゲート層を２分割にする
考え方はゲート層２２のみでなく、ゲート層２３にも適
用できる。すなわち、図１３に示すように、ゲート層２
３を２３ａ，２３ｂに２分割し、上側層２３ａのバンド
ギャップを発光層２２ｂのそれと合わせ、下側層２３ｂ
のバンドギャップを広くとる。これによって発光部分は
層２３ａと層２２ｂとなり、発光部分の厚さを小さくす
ることができる。

【００８２】本実施例においても、基板がＰ形半導体で
ある場合に、効果が顕著であることは前述したとおりで
ある。

【００８３】

【実施例８】本実施例は、本発明者らが特開平１−２３
８９６２号公報にて開示した自己走査型発光装置であっ
て、本発明の発光サイリスタを適用できる例の１つであ
る。

【００８４】まず、本実施例の発光装置の原理を説明す
るための等価回路図を図１４に示す。これは発光しきい
電圧，電流が外部から制御できる発光サイリスタとし
て、上述した本発明による三端子の発光サイリスタを用
いた場合を表している。

【００８５】発光サイリスタＴ（−２）〜Ｔ（＋２）
は、一列に並べられた構成となっている。各単体発光サ
イリスタのアノード電極に３本の転送クロックライン
（φ₁ ，φ₂ ，φ₃ ）がそれぞれ３素子ごとに（繰り返
されるように）接続される。一般に発光サリスタは、光
を感じてそのターンオン電圧が低下する特性を持つ。発
光サイリスタをその発光が互いの素子に入射するよう構
成すると、発光サイリスタに距離的に近い素子、または
光がよくあたるよう配置された素子は、そのターンオン
電圧が下がることになる。

【００８６】図１４の等価回路図の動作について説明す
る。今、転送クロックラインφ₃ にハイレベルパルス電
圧が加わっており、発光サイリスタＴ（０）がオン状態
になっているとする。発光サイリスタＴ（０）からの発
光は隣接する発光サイリスタＴ（−１），Ｔ（＋１）に
入射し、これらのターンオン電圧を引き下げる。発光サ
イリスタＴ（−２），Ｔ（＋２）は、発光サイリスタＴ
（―１），Ｔ（＋１）に比べ、遠方にあるため入射光は
弱く、ターンオン電圧はそれほど低下しない。

【００８７】この状態で、次にクロックラインφ₁ にハ
イレベルパルス電圧を印加する。発光サイリスタＴ（＋
１）のターンオン電圧は、発光サイリスタＴ（−２）の
ターンオン電圧に比べ、光の影響で低下しているため、
発光サイリスタＴ（＋１）のオン電圧と発光サイリスタ
Ｔ（−２）のオン電圧の間の電圧に、転送クロックのハ
イレベル電圧を設定すると、発光サイリスタＴ（＋１）
のみオンし、発光サイリスタＴ（―２）はオンしないよ
うにすることができる。

【００８８】よって、発光サイリスタＴ（＋１），Ｔ
（０）が同時にオンする状況が生まれる。そして、クロ
ックラインφ₃ をローレベル電圧に落とすと、発光サイ
リスタＴ（０）はオフとなり、発光サイリスタＴ（＋
１）のみオンすることになる。よってオン状態の転送が
行われることになる。

【００８９】上に述べたような原理から、転送クロック
φ₁ ，φ₂ ，φ₃ のハイレベル電圧を順番に互いに少し
ずつ重なるように設定すれば、発光サイリスタのオン状
態は順次転送されていく。すなわち、発光点が順次転送
され、自己走査型発光装置を実現することができる。

【００９０】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。

【００９１】本実施例の発光装置の構造概念図を図１５
に示す。接地されたＮ形ＧａＡｓ基板１上にＰ形半導体
層２３，Ｎ形半導体層２２，Ｐ形半導体層２１の各層を
形成する。そして、ホトリソグラフィおよびエッチング
等により、各単体発光サイリスタＴ（−２）〜Ｔ（＋
１）に分離する。アノード電極４０はＰ形半導体層２１
とオーミック接触をしており、絶縁層３０は素子と配線
との短絡を防ぎ、同時に特性劣化を防ぐための保護膜と
して作用する。ここで、絶縁層３０には、発光サイリス
タの発光波長の光が通るような材質を用いている。

【００９２】Ｐ形半導体層２１はこのサイリスタのアノ
ードであり、Ｎ形ＧａＡｓ基板１はカソードである。各
単体発光サイリスタのアノード電極４０に、３本の転送
クロックライン（φ₁ ，φ₂ ，φ₃ ）が、それぞれ３素
子おきに接続される。

【００９３】発光サイリスタのターンオン電圧が、素子
に入射する光量に依存して変化することは一般に知られ
ている。したがって、オン発光サイリスタの光の一部が
隣接する発光サイリスタに入射するよう構成されていれ
ば、オン発光サイリスタに近い発光サイリスタのオン電
圧は、光がない場合に比べ低下することになる。

【００９４】図１５の構造では、絶縁層３０が発光波長
に対し透明な膜で形成されているため、光は容易に隣接
する素子に入りそのターンオン電圧を低下させることが
できる。

【００９５】

【実施例９】本実施例の自己走査型発光装置は、相互作
用の媒介として電位を利用するものである。すなわち上
述の実施例８は、光による結合を用いた場合であった
が、本実施例は電位による結合を用いたものである。

【００９６】その具体的な例として、図１６に本実施例
の自己走査型発光装置の等価回路図を示す。この発光装
置の特徴は実施例８、すなわち図１４の回路に抵抗ネッ
トワークが加わった構成となっている。

【００９７】発光素子として、本発明による発光サイリ
スタＴ（−２）〜Ｔ（＋２）を用い、発光サイリスタＴ
（−２）〜Ｔ（＋２）には、各々ゲート電極Ｇ_-2〜Ｇ₊₂
が設けられている。各々のゲート電極には、負荷抵抗Ｒ
_L を介して電源電圧Ｖ_GKが印加される。また、各々のゲ
ート電極Ｇ_-2〜Ｇ₊₂は、相互作用を作るために抵抗Ｒ_I
を介して電気的に接続されている。また、各単体発光サ
イリスタのアノード電極に、３本の転送クロックライン
（φ₁ ，φ₂ ，φ₃ ）が、それぞれ３素子おきに（繰り
返されるように）接続される。

【００９８】動作を説明すると、まず転送クロックφ₃
がハイレベルとなり、発光サイリスタＴ（０）がオンし
ているとする。このとき３端子サイリスタの特性から、
ゲート電極Ｇ₀ は零ボルト近くまで引き下げられる。電
源電圧Ｖ_GKを仮に５ボルトとすると、負荷抵抗Ｒ_L ，相
互作用抵抗Ｒ_I のネットワークから各発光サイリスタの
ゲート電圧が決まる。そして、発光サイリスタＴ（０）
に近い素子のゲート電圧が最も低下し、以降順にＴ
（０）から離れるにしたがいゲート電圧は上昇してい
く。これは次のように表せる。

【００９９】 Ｖ_G0＜Ｖ_G1＝Ｖ_G-1 ＜Ｖ_G2＝Ｖ_G-2 （１） これらの電圧の差は、負荷抵抗Ｒ_L ，相互作用抵抗Ｒ_I
の値を適当に選択することにより設定することができ
る。

【０１００】３端子サイリスタのアノード側のターンオ
ン電圧Ｖ_ONは、ゲート電圧よりＰＮ接合の拡散電位Ｖ
_dif だけ高い電圧となることが知られている。

【０１０１】Ｖ_ON≒Ｖ_G ＋Ｖ_dif （２） したがって、アノードにかける電圧をこのターンオン電
圧Ｖ_ONより高く設定すれば、その発光サイリスタはオン
することになる。

【０１０２】さてこの発光サイリスタＴ（０）がオンし
ている状態で、次の転送クロックパルスφ₁ にハイレベ
ル電圧Ｖ_H を印加する。このクロックパルスφ₁ は発光
サイリスタＴ（＋１）とＴ（―２）に同時に加わるが、
ハイレベル電圧Ｖ_H の値を次の範囲に設定すると、発光
サイリスタＴ（＋１）のみをオンさせることができる。

【０１０３】 Ｖ_G-2 ＋Ｖ_dif ＞Ｖ_H ＞Ｖ_G+1 ＋Ｖ_dif （３） これで発光サイリスタＴ（０），Ｔ（＋１）が同時にオ
ンしていることになる。そしてクロックパルスφ₃ のハ
イレベル電圧を切ると、発光サイリスタＴ（０）がオフ
となりオン状態の転送ができたことになる。

【０１０４】このように、本実施例では抵抗ネットワー
クで各発光サイリスタのゲート電極間を結ぶことによ
り、発光サイリスタに転送機能をもたせることが可能と
なる。

【０１０５】上に述べたような原理から、転送クロック
φ₁ ，φ₂ ，φ₃ のハイレベル電圧を順番に互いに少し
ずつ重なるように設定すれば、発光サイリスタのオン状
態は順次転送されていく。すなわち、発光点が順次転送
され、自己走査型発光装置を実現することができる。

【０１０６】次に、本実施例の発光装置を集積化して作
製する場合の構成について説明する。

【０１０７】本実施例の発光装置の構成概略図を図１７
に示す。接地されたＮ形ＧａＡｓ基板１上にＮ形半導体
層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形半
導体層２１の各層を形成する。そしてホトリソグラフィ
およびエッチング等により、各単体発光サイリスタＴ
（−１）〜Ｔ（＋１）に分離する。分離溝を５０で示
す。アノード電極４０はＰ形半導体層２１とオーミック
接触を有し、ゲート電極４１はＮ形半導体層２２とオー
ミック接触を有する。

【０１０８】絶縁層３０は素子と配線との短絡を防ぎ、
同時に特性劣化を防ぐための保護膜でもある。Ｎ形Ｇａ
Ａｓ基板１は、このサイリスタのカソードである。各単
体発光サイリスタのアノード電極４０に３本の転送クロ
ックライン（φ₁ ，φ₂ ，φ₃ ）がそれぞれ３素子おき
に接続される。またゲート電極４１には、負荷抵抗Ｒ
_L ，相互作用抵抗Ｒ_I による抵抗ネットワークが接続さ
れる。

【０１０９】ここで、実施例８で述べたような光結合が
発生すると、本実施例の発光素子アレイ転送動作が影響
されることが考えられるため、ゲート電極４１の一部を
発光サイリスタ間の分離溝５０のなかに入れ、光結合を
防止する構造としている。

【０１１０】

【実施例１０】本実施例は実施例９の自己走査型発光装
置の現実的な構造を示したものである。図１８に本実施
例の発光装置の平面図を、図１９および図２０に図１８
のＸ−Ｘ′，Ｙ−Ｙ′ラインの断面図を各々示す。

【０１１１】各発光サイリスタＴ（−１）〜Ｔ（＋
１），発光サイリスタの分離溝５０、フィールド６０等
は前記実施例と同様である。Ｎ形半導体層による抵抗６
３は、各々のゲート電極間を結ぶ抵抗ネットワークを形
成している。また、抵抗６３は、光吸収ブロック６２に
よって、発光サイリスタからの光が入らないようになっ
ている。本実施例では光障壁としてフィールドの一部を
用いているが、別の物質を用いてもよいし、また形状も
別の形状としてもよい。

【０１１２】発光サイリスタの上部電極は、取り出し用
コンタクトホールＣ₁ を通して、アノード電極４０で取
り出される。電極４０と転送クロックラインφ₁ ，φ
₂ ，φ₃ との接続はスルーホールＣ₂ を用いて行なわれ
る。クロックラインφ₁ は発光サイリスタＴ（−２）お
よびＴ（＋１）に接続され、クロックラインφ₂ は発光
サイリスタＴ（−１）に、クロックラインφ₃ は発光サ
イリスタＴ（０）に接続される。抵抗６３は、コンタク
トホールＣ₃ を用いて電源ライン４３にて外部に取り出
される。

【０１１３】図１９に図１８のＸ−Ｘ′ラインの断面図
を示す。これは発光素子アレイの配列方向に切ったライ
ンであり、各発光サイリスタが並んでいる様子がわか
る。５０は発光サイリスタの分離溝、３０は発光サイリ
スタと電極４０，４１との短絡防止用絶縁膜であり、電
極４０と転送クロックラインとの短絡防止用層間絶縁膜
３１等は前記の実施例と同様である。これらの絶縁膜３
０，３１は、光が外部ヘ漏れ出さないように光を通さな
い絶縁膜であることが好ましい。この場合、先に述べた
ように光結合による転送動作への影響をなくすため、分
離溝中にゲート電極を入れて光を遮るよう構成すること
は有効である。

【０１１４】図２０に図１８のＹ−Ｙ′ラインの断面図
を示す。これは発光素子アレイの配列方向に垂直に切っ
たラインであり、配線，電極の接続状況がわかる。発光
サイリスタの上部電極との取り出し用コンタクトホール
Ｃ₁ を絶緑膜３０に設け、アノード電極４０にて外部に
取り出す。そしてフィールド６０上にて、転送クロック
ラインφ₃ とスルーホールＣ₂ を通じて接続される。

【０１１５】また抵抗ネットワークのための抵抗とし
て、本実施例ではＮ形半導体層２２が用いられる。これ
は別の層であってももちろんよいし、また半導体層を用
いず、スパッタ等により別の種類の膜を形成してもよ
い。また、ゲート電極４１は発光サイリスタからの光が
抵抗６３の抵抗値に影響を与えないようにするため、分
離溝５０の中に入るように工夫されている。

【０１１６】

【実施例１１】本実施例は、本発明者らが特開平２−９
２６５０号公報にて開示した自己走査型発光装置であっ
て、本発明の発光サイリスタを適用できる例の１つであ
る。本実施例では、さらに抵抗接続の例について述べ
る。本実施例の発光装置の原理を説明するための等価回
路図を図２１に示す。

【０１１７】これは発光しきい電圧，電流が外部から制
御できる発光サイリスタとして、本発明による３端子の
発光サイリスタを用いた場合を表している。発光サイリ
スタＴ（−２）〜Ｔ（＋２）は一列に並べられた構成と
なっている。各発光サイリスタはトランジス夕Ｔｒ₁ ，
Ｔｒ₂ の組合せとして表わされる。トランジスタＴｒ₁
はＰＮＰトランジスタであり、トランジスタＴｒ₂ はＮ
ＰＮトランジスタである。発光サイリスタ間の相互接続
用抵抗Ｒ_I はＮＰＮトランジスＴｒ₂ のベース間に接続
される。各単体発光サイリスタのアノード電極に、３本
の転送クロックライン（φ₁ ，φ₂ ，φ₃ ）が順次繰り
返して１本ずつ接続される。クロックラインには、クロ
ックラインの電流制限用抵抗Ｒ_e が設けられる。

【０１１８】動作を説明する。まず転送クロックφ₃ が
ハイレベルとなり、発光サイリスタＴ（０）がオンして
いるとする。この時、ＮＰＮトランジスタＴｒ₂ （０）
のベースは、発光サイリスタＴ（０）のオン電流を流せ
る電位に設定されている。この電位が相互接続接抗Ｒ_I
を通じて、隣接する発光サイリスタＴ（−１），Ｔ
（１）のＮＰＮトランジスタＴｒ₂ （−１），Ｔｒ₂
（１）のベースに伝達され、これらのベース電流が流れ
る。ただし転送クロックラインφ₁ ，φ₂ がローレベル
である限り、発光サイリスタＴ（−１），Ｔ（１）はオ
フ状態のままである。

【０１１９】さて、この相互接続抵抗Ｒ_I が小さけれ
ば、ＮＰＮトランジス夕Ｔｒ₂ （−１），Ｔｒ₂ （１）
は、発光サイリスタＴ（０）のオン電流と同じ電流を流
す能力を持っている。しかし相互接続抵抗Ｒ_I が大きけ
れば、ＮＰＮトランジスタＴｒ₂ （−１），Ｔｒ₂
（１）のベース電流が相互接続抵抗Ｒ_I により制限さ
れ、ＮＰＮトランジスタＴｒ₂ （−１），Ｔｒ₂ （１）
の電流駆動能力は低下する。ＮＰＮトランジスタＴｒ₂
（−１），Ｔｒ₂ （１）よりさらに遠方に位置するＮＰ
ＮトランジスタＴｒ₂ （−２），Ｔｒ₂ （２）のベース
電流はさらに小さくなり、これらの電流駆動能力はもっ
と低下することになる。

【０１２０】このＮＰＮトランジスタＴｒ₂ のベース電
流量、すなわち電流駆動能力が大きくなると、発光サイ
リスタのターンオン電圧が低下することが知られてい
る。図２２にその様子を示す。横軸がアノード電圧（Ｐ
ＮＰトランジスタＴｒ₁ のエミッタ電圧）であり、縦軸
がアノード電流である。ここで、ターンオン電圧Ｖ_S は
外部から全く影響のない場合のターンオン電圧であり、
ターンオン電圧Ｖ_S （１）は発光サイリスタＴ（１）
の、ターンオン電圧Ｖ_S （−２）は発光サイリスタＴ
（−２）のターンオン電圧を表わす。オン状態を維持す
るために必要な最小電圧はホールド電圧Ｖ_h と呼ばれ
る。オンしている発光サイリスタＴ（０）に最も近い発
光サイリスタＴ（−１），Ｔ（１）は上に述べた理由で
ターンオン電圧が低下し、ターンオン電圧Ｖ_S （１）に
なる。次に近い発光サイリスタＴ（−２），Ｔ（２）は
ベース電流の影響が小さくターンオン電圧Ｖ_S （−２）
となる。

【０１２１】さて、図２１において、クロックパルスφ
₃ の次のクロックパルスφ₁ は発光サイリスタＴ（１）
,Ｔ（−２）に印加される。これらのターンオン電圧は
上に述べた理由からそれぞれターンオン電圧Ｖ_S （１）
,Ｖ_S （−２）の値となっているため、クロックパルス
のハイレベル電圧をターンオン電圧Ｖ_S （１） ,Ｖ
_S（−２）の間に設定しておくと発光サイリスタＴ
（１）のみをオンさせることができる。これから各クロ
ックパルスφ₁ ，φ₂ ，φ₃ をそのハイレベルが互いに
重なりあうように設定しておくと、オン状態発光サイリ
スタが順次転送されていくことになる。これから自己走
査可能な発光装置を実現することができる。

【０１２２】以上より、本実施例では発光サイリスタ間
を接続する抵抗が１つで済むことから、簡単な構造で自
己走査型発光装置が構成できることがわかる。

【０１２３】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。本実施
例の要点は電気的結合を行なうための相互接続用抵抗
を、発光サイリスタの一部を利用して設けることによ
り、発光サイリスタと同じ工程で、抵抗素子まで形成す
ることのできる構造にある。

【０１２４】本実施例の自己走査型発光装置の構造断面
概念図を図２３に示す。接地されたＮ形ＧｓＡｓ基板１
上にＮ形半導体層２４，Ｐ形半導体層２３，Ｎ形半導体
層２２，Ｐ形半導体層２１の各層を形成する。そしてホ
トリノソグラフィおよびエッチング等により各単体発光
サイリスタＴ（−２）〜Ｔ（２）に分離する（分離溝５
０）。

【０１２５】Ｎ形ＧａＡｓ基板１は、このサイリスタの
カソードとして働き接地される。各単体発光サイリスタ
のアノードとなるＰ形半導体層２１には、転送クロック
ラインφ₁ ，φ₂ ，φ₃ がそれぞれ２素子おきに接続さ
れる。この構成における特徴は、サイリスタを構成する
Ｐ形半導体層２３が各素子を通して接続されていること
である。このＰ形半導体層２３の内部抵抗が図２１に示
した相互接続抵抗Ｒ_Iとなる。

【０１２６】図２４に構造平面概念図を示す。これは図
２３の発光素子アレイを上から見た図となっている。各
発光サイリスタＴ（−２）〜Ｔ（２）において、内側の
四角形はＰ形半導体層２１を示し、そのまわりの部分は
Ｐ形半導体層２３を示している。この構造において、Ｐ
形半導体層２３には切込み５５が形成されている。これ
は相互接続抵抗Ｒ_I の値を変化させるためのもので、切
込み５５を大きく取れば相互接続抵抗Ｒ_I は大きくな
る。したがって、本実施例は接続抵抗Ｒ_I を自由に変化
させ、最適化させることができ、転送動作をより安定化
させることが可能となる。

【０１２７】以上より、本実施例の自己走査型発光装置
では、ゲート電極を設ける必要がなく、かつ発光サイリ
スタ間を相互接続する抵抗が１つで済み、さらには相互
接続抵抗Ｒ_I を発光サイリスタを構成する半導体層にて
形成できる。これより簡単な構造の自己走査型発光装置
が実現できる。

【０１２８】

【実施例１２】本実施例は実施例１１の自己走査型発光
装置のより現実的な構造を示したものある。図２５に本
実施例の平面図を、図２６に図２５のＸ−Ｘ′ラインの
断面図を示す。

【０１２９】図２６に示すように、発光サイリスタは、
Ｎ形ＧａＡｓ基板１上にＮ形ＧａＡｓ層２４ｂ，Ｎ形Ａ
ｌＧａＡｓ層２４ａ，Ｐ形ＧａＡｓ層２３，Ｎ形ＧａＡ
ｓ層２２，Ｐ形ＡｌＧａＡｓ層２１ｂ，Ｐ形ＧａＡｓ層
２１ｂの各層が形成されている。そしてホトリソグラフ
ィおよびエッチング等により、各単体発光サイリスタに
分離される（分離溝５０）。

【０１３０】また分離溝５５は、接続用抵抗Ｒ_I の値を
変化させるための切込みである。図２６の断面図では示
していないが、接続用抵抗Ｒ_I はＰ形半導体層２３（こ
の例ではＧａＡｓ層）を用いている。絶縁層３０は、ア
ノード電極４０と各半導体層との電気的分離を行なって
いる。この絶縁層３０の材質としては、発光サイリスタ
間の光分離という意味で、発光サイリスタからの光が通
過しないような物質を用いることが望ましい。

【０１３１】または、この絶縁層３０を複数の層からな
る多層膜とし、絶縁機能と光分離機能を持たせてもよ
い。ただし、光分離機能を持たせた場合、光が外に取り
出せるように窓部を別に設けておく必要がある。層間絶
縁層３１はアノード電極４０とクロックラインとの絶縁
分離を行なう。

【０１３２】図２５に示すように、転送クロックライン
φ₁ ，φ₂ ，φ₃ は、スルーホールＣ₂ を通して下にあ
るアノード電極４０に接続される。このアノード電極４
０は、コンタクトホールＣ₁ を通して各発光サイリスタ
のＰ形半導体層２１ａに接続される。各発光サイリスタ
Ｔ（−２）〜Ｔ（２）において、四角形のＰ形半導体層
２１ａの外側に描かれているのは、Ｐ形半導体層２３で
ある。

【０１３３】

【実施例１３】本実施例は、本発明者らが特開平２−１
４５８４号公報にて開示した自己走査型発光装置であっ
て、上述した発光サイリスタを適用できる例の１つであ
る。

【０１３４】本実施例では、電気的接続の方法としてダ
イオードを用いた例について述べる。本実施例の自己走
査型発光装置の原理を説明するための等価回路図を図２
７に示す。これは発光しきい電圧，電流が外部から制御
できる発光サイリスタとして、本発明による３端子の発
光サイリスタを用いた場合を表している。発光サイリス
タＴ（−２）〜Ｔ（＋２）は、一列に並べられた構成と
なっている。Ｇ_-2〜Ｇ₊₂は、発光サイリスタＴ（−２）
〜Ｔ（＋２）のそれぞれのゲート電極を表す。Ｒ_L はゲ
ート電極の負荷抵抗を表し、Ｄ_-2〜Ｄ₊₂は電気的相互作
用を行うダイオードを表す。またＶ_GKは電源電圧を表
す。各単体発光サイリスタのアノード電極に、２本の転
送クロックライン（φ₁ ，φ₂ ）がそれぞれ１素子おき
に接続される。

【０１３５】動作を説明する。まず転送クロックφ₂ が
ハイレベルとなり、発光サイリスタＴ（０）がオンして
いるとする。このとき３端子サイリスタの特性からゲー
ト電極Ｇ₀ は零ボルト近くまで引き下げられる。電源電
圧Ｖ_GKを仮に５ボルトとすると、抵抗Ｒ_L ，ダイオード
Ｄ_-2〜Ｄ₊₂のネットワークから各発光サイリスタのゲー
ト電圧が決まる。そして発光サイリスタＴ（０）に近い
素子のゲート電圧が最も低下し、以降順にＴ（０）から
離れるにしたがいゲート電圧は上昇していく。

【０１３６】しかしながら、ダイオード特性の一方向
性，非対称性から、電圧を下げる効果は、Ｔ（０）の右
方向にしか働かない。すなわちゲート電極Ｇ₁ はＧ₀ に
対し、ダイオードの順方向立上がり電圧Ｖ_dif （ＰＮ接
合の拡散電位に等しい）だけ高い電圧に設定され、ゲー
ト電極Ｇ₂ はＧ₁ に対し、さらにダイオードの順方向立
上がり電圧Ｖ_dif だけ高い電圧に設定される。一方、Ｔ
（０）の左側のゲート電極Ｇ_-1はダイオードＤ_-1が逆バ
イアスになっているため電流が流れず、したがって電源
電圧Ｖ_GKと同電位となる。

【０１３７】次の転送クロックパルスφ₁ は、最近接の
発光サイリスタＴ（１），Ｔ（−１）、そしてＴ（３）
およびＴ（−３）等に印加されるが、これらのなかで、
最もターンオン電圧の最も低い素子はＴ（１）であり、
Ｔ（１）のターンオン電圧は約Ｇ₁ のゲート電圧＋Ｖ
_dif であるが、これはＶ_dif の約２倍である。次にター
ン電圧の低い素子はＴ（３）であり、Ｖ_dif の約４倍で
ある。Ｔ（−１）とＴ（−３）のオン電圧は、約Ｖ_GK＋
Ｖ_dif となる。

【０１３８】以上から、転送クロックパルスのハイレベ
ル電圧をＶ_dif の約２倍からＶ_difの約４倍の間に設定
しておけば、発光サイリスタＴ（１）のみをオンさせる
ことができ、転送動作を行うことができる。

【０１３９】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。

【０１４０】本実施例の発光装置の構造概念図を図２８
に示す。接地されたＮ形ＧａＡｓ基板１上に、Ｎ形半導
体層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形
半導体層２１の各層を形成する。そしてホトリソグラフ
ィおよびエッチング等により、各単体発光サイリスタＴ
（−２）〜Ｔ（＋１）に分離する。分離溝を５０で示
す。アノード電極４０はＰ形半導体層２１とオーミック
接触しており、ゲート電極４１はＮ形半導体層２２とオ
ーミック接触している。絶縁層３０は素子と配線との短
絡を防ぎ、同時に特性劣化を防ぐための保護膜として作
用する。ここで、絶縁層３０には、発光サイリスタの発
光波長の光が通らないような材質を用いている。

【０１４１】Ｎ形ＧａＡｓ基板１はカソードとして働
く。各単体発光サイリスタのアノード電極４０に、２本
の転送クロックライン（φ₁ ，φ₂ ）が、それぞれ１素
子おきに接続される。

【０１４２】転送クロックφ₁ ，φ₂ のハイレベル電圧
を交互に互いに少しずつ重なるように設定すれば、発光
サイリスタのオン状態は順次転送されていく。すなわ
ち、発光点が順次転送され、ダイオードによる電位結合
を用いた集積化された自己走査型発光装置を実現するこ
とができる。

【０１４３】

【実施例１４】本実施例は実施例１３の自己走査型発光
装置の現実的な構造を示したものである。図２９に本実
施例の発光装置の平面図を、図３０に図２９のＹ−Ｙ′
ラインの断面図を示す。

【０１４４】各発光サイリスタのゲートにつながる負荷
抵抗Ｒ_L を６３で示し、発光サイリスタを構成する半導
体層を流用している。ダイオードＤ_-2〜Ｄ₊₁は、Ｔ（−
２）〜Ｔ（＋１）につながり、そのアノード側はゲート
電極４１を介して、次の発光サイリスタのゲート電極お
よび負荷抵抗６３に接続される。

【０１４５】発光サイリスタの上部電極は、取り出し用
コンタクトホールＣ₁ を通して、アノード電極４０で取
り出される。アノード電極４０と転送クロックラインφ
₁ ，φ₂ との接続は、スルーホールＣ₂ を用いて行なわ
れる。電源ライン４２は、電源電圧Ｖ_GKおよび負荷抵抗
Ｒ_L に接続される。また電源ラインはゲート電極４１と
同時に形成される。ここでゲート電極４１は、発光サイ
リスタがその発光により互いに影響することを防ぐ遮光
層も兼ねている。

【０１４６】図３０に示すように、発光サイリスタは、
Ｎ形ＧａＡｓ基板１上に、Ｎ形半導体層２４，Ｐ形半導
体層２３，Ｎ形半導体層２２，Ｐ形半導体層２１の各層
が形成されている。そしてホトリソグラフィおよびエッ
チング等により、各単体発光サイリスタに分離される。
また分離溝５１は、発光サイリスタと結合用ダイオード
とを分離するための溝である。

【０１４７】負荷抵抗Ｒ_L （６３）は、発光サイリスタ
のＮ形ＧａＡｓ層２２を用いている。またこれは別の層
を用いてもよい。例えば、Ｐ形半導体層２３を用いる、
あるいはスパッタ法等による別の抵抗を設けてこれを用
いてもよい。

【０１４８】

【実施例１５】本実施例は、本発明者らが特開平２−９
２６５１号公報にて開示した自己走査型発光装置であっ
て、本発明の発光サイリスタを適用できる例の１つであ
る。

【０１４９】本実施例の自己走査型発光装置の原理を説
明するための等価回路図を図３１に示す。これは発光し
きい電圧，電流が外部から制御できる発光サイリスタと
して、本発明による３端子の発光サイリスタを用いた場
合を表している。各発光サイリスタは、トランジス夕Ｔ
ｒ₁ ，Ｔｒ₂ の組合せとして表わされる。トランジスタ
Ｔｒ₁ はＰＮＰトランジスタであり、トランジスタＴｒ
₂ はＮＰＮトランジスタである。また、トランジスタＴ
ｒ₃ が設けられ、トランジスタＴｒ₃ のベースは、ＮＰ
ＮトランジスＴｒ₂ のベースに接続され、ＮＰＮトラン
ジスＴｒ₂ と組合わさってカレントミラー回路を構成し
ている。発光サイリスタＴ（−１）〜Ｔ（１）は一列に
並べられ、かつ発光サイリスタ間がカレントミラー回路
によって接続された構成となっている。

【０１５０】発光サイリスタＴ（−１）〜Ｔ（＋１）
は、それぞれのゲート電極Ｇ_-1〜Ｇ₊₁を有し、これらゲ
ート電極は、負荷抵抗Ｒ_L を有する。ゲート電極には、
負荷抵抗Ｒ_L を経て電源電圧Ｖ_GKが印加される。各単体
発光サイリスタのアノード電極（Ｔｒ₁ のエミッタ）
に、２本の転送クロックライン（φ₁ ，φ₂ ）がそれぞ
れ１素子おきに接続される。クロックラインには、クロ
ックラインの電流制限用抵抗Ｒ_e が設けられる。

【０１５１】動作を説明する。まず、転送クロックφ₂
がハイレベルとなり、発光サイリスタＴ（０）がオンし
ているとする。このとき、３端子サイリスタの特性から
ゲート電極Ｇ₀ は零ボルト近くまで引き下げられる。電
源電圧Ｖ_GKを５ボルトとすると、ゲート電極Ｇ₀ に負荷
抵抗Ｒ_L で制限された電流が流れ込む。またエミッタ
（アノード）には、抵抗Ｒ_e で制限された電流が流れ込
む。

【０１５２】さて、トランジス夕Ｔｒ₂ とＴｒ₃ は、カ
レントミラー回路になっているため、トランジスタＴｒ
₃ にはＴｒ₂ に比例した電流駆動能力が備わっている。
この電流駆動能力からトランジスタＴｒ₃ のコレクタに
接続される負荷抵抗Ｒ_L を介して電流を引き込み、隣の
発光サイリスタＴ（１）のゲート電極Ｇ₁ の電位を引き
下げる。トランジスタＴｒ₃ の駆動能力を適当に調整す
ることにより、ゲート電極Ｇ₁ の電位をほぼ零まで下げ
ることができる。

【０１５３】発光サイリスタＴ（１）のオン電圧は、ゲ
ート電極Ｇ₁ の電位よりＰＮ接合の拡散電位Ｖ_dif だけ
高い電圧となるため、転送クロックパルスφ₁ の電圧
が、拡散電位Ｖ_dif 以上であればオン状態を発光サイリ
スタＴ（１）に伝達することができる。

【０１５４】さて、このように発光サイリスタＴ（１）
のターンオン電圧は下がることになるが、反対側に位置
する発光サイリスタＴ（−１）のターンオン電圧は変化
しない。これはゲートＧ₀ がほぼ零まで下がったとして
も、発光サイリスタＴ（−１）のオン電圧を決めるゲー
ト電極Ｇ_-1の電圧に影響を与えないからである。したが
って、転送クロックφ₁ ，φ₂ のハイレベル電圧を交互
に互いに少しずつ重なるように設定すれば、発光サイリ
スタのオン状態は順次転送されていく。すなわち、発光
点が順次転送され、光結合による集積化された自己走査
型発光装置を実現することができる。

【０１５５】以上のことから、このカレントミラー回路
を用いた発光装置は、Ｖ_dif からＶ_GK＋Ｖ_dif までの転
送クロックパルス電圧によって動作し、動作電圧幅とし
てＶ_GKという広い幅で動作させることができる。

【０１５６】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。

【０１５７】本実施例の発光装置の構造概念図を図３２
に示す。接地されたＮ形ＧａＡｓ基板１上に、Ｎ形半導
体層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形
半導体層２１の各層が形成される。そして、ホトリソグ
ラフィおよびエッチング等により、各単体発光サイリス
タＴ（−１）〜Ｔ（＋１）に分離される。分離溝を５０
で示す。アノード電極４０はＰ形半導体層２１とオーミ
ック接触しており、ゲート電極４１はＮ形半導体層２２
とオーミック接触している。絶縁層３０は素子と配線と
の短絡を防ぎ、同時に特性劣化を防ぐための保護膜とし
て作用する。

【０１５８】図中、破線で囲った部分がトランジスタＴ
ｒ₃ であり、ゲート電極４１に接続される。トランジス
タＴｒ₃ は、コレクタ２２，ベース２３，エミッタ２４
を有する。トランジスタＴｒ₁ は、コレクタ２３，ベー
ス２２，エミッタ２１を有する。トランジスタＴｒ₂
は、コレクタ２２，ベース２３，エミッタ２４を有す
る。

【０１５９】トランジスタＴｒ₂ のベースは、トランジ
スタＴｒ₃ のベースと電気的に接続されている。またこ
れらのトランジスタのコレクタは分離されている。ゲー
ト電極４１は負荷抵抗Ｒ_L を介して電源Ｖ_GKに接続さ
れ、基板１は接地されている。また基板１は、トランジ
スタＴｒ₂ ，Ｔｒ₃ のエミッタとなっている。

【０１６０】

【実施例１６】本実施例は実施例１５の自己走査型発光
装置の現実的な構造を示したものである。図３３に本実
施例の発光装置の平面図を、図３４および図３５に図３
３のＸ−Ｘ′，Ｙ−Ｙ′ラインの断面図を各々示す。

【０１６１】図３４および図３５に示すように、発光サ
イリスタは、Ｎ形ＧａＡｓ基板１上に、Ｎ形半導体層２
４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形半導体
層２１の各層を順次積層し形成する。そして、ホトリソ
グラフィおよびエッチング等により、各単体発光サイリ
スタに分離する（分離溝５０）。また、分離溝５１は、
発光サイリスタＴ（０）とカレントミラー用トランジス
タＴｒ₃ とを分離するための溝である。

【０１６２】各発光サイリスタのゲートにつながる負荷
抵抗Ｒ_L を６３で示す。この負荷抵抗は、発光サイリス
タを構成するＮ形ＧａＡｓ層２２を流用している。カレ
ントミラー用トランジス夕Ｔｒ₃ （−１）〜Ｔｒ₃
（１）のコレクタは、取り出し用コンタクトホールＣ₁
を通って、ゲート電極４１に接続される。発光サイリス
タのアノード電極４０と転送クロックラインφ₁ ，φ₂
とは、スルーホールＣ₁ ，Ｃ₂ を用いて接続されてい
る。電源ライン４２は電源電圧Ｖ_GKに接続され、負荷抵
抗６３に接続される。また電源ライン４２は、ゲート電
極４１と同時に形成される。ここで、ゲート電極４１
は、発光サイリスタＴ（−２）〜Ｔ（＋１）がその発光
によりお互いに影響し合うことを防ぐための遮光層をも
兼ねている。

【０１６３】なお、本実施例では、負荷抵抗６３として
発光サイリスタのＮ形ＧａＡｓ層２２を用いたが、別の
層を用いてもよい。例えば、Ｐ形半導体層２３を用い
る、あるいはスパッタ法等による別の抵抗を設け、これ
を用いてもよい。

【０１６４】

【実施例１７】本実施例は、本発明者らが特開平２−２
６３６６８号公報にて開示した自己走査型発光装置であ
って、スイッチ素子および発光素子に本発明の発光サイ
リスタを適用できる例の１つである。

【０１６５】本実施例の発光装置の原理を説明するため
の等価回路図を図３６に示す。この発光装置は、スイッ
チ素子Ｔ（−１）〜Ｔ（２）、書き込み用発光素子Ｌ
（−１）〜Ｌ（２）からなる。スイッチ素子部分の構成
は、ダイオード接続を用いた例を示している。スイッチ
素子のゲート電極Ｇ_-1〜Ｇ₁ は、書き込み用発光素子の
ゲートにも接続される。書き込み用発光素子のアノード
には、書き込み信号Ｓ_inが加えられている。

【０１６６】以下に、この自己走査型発光装置の動作を
説明する。スイッチ素子回路の簡略化した構成断面図を
図３７に示す。いま、スイッチ素子Ｔ（０）がオン状態
にあるとすると、ゲート電極Ｇ₀ の電圧は、Ｖ_GK（ここ
では５ボルトと想定する）より低下し、ほぼ零ボルトと
なる。したがって、書き込み信号Ｓ_inの電圧が、ＰＮ接
合の拡散電位（約１ボルト）以上であれば、発光素子Ｌ
（０）を発光状態とすることができる。

【０１６７】これに対し、ゲート電極Ｇ_-1は約５ボルト
であり、ゲート電極Ｇ₁ は約１ボルトとなる。したがっ
て、発光素子Ｌ（−１）の書き込み電圧は約６ボルト、
発光素子Ｌ（１）の書き込み電圧は約２ボルトとなる。
これから、発光素子Ｌ（０）のみに書き込める書き込み
信号Ｓ_inの電圧は、約１〜２ボルトの範囲となる。発光
素子Ｌ（０）がオン、すなわち発光状態に入ると、書き
込み信号Ｓ_inラインの電圧は約１ボルトに固定されてし
まうので、他の発光素子が選択されてしまう、というエ
ラーは防ぐことができる。

【０１６８】発光強度は書き込み信号Ｓ_inに流す電流量
で決められ、任意の強度にて画像書き込みが可能とな
る。また、発光状態を次の素子に転送するためには、書
き込み信号Ｓ_inラインの電圧を一度零ボルトまでおと
し、発光している素子をいったんオフにしておく必要が
ある。

【０１６９】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。図３８
は本実施例の発光装置の概略を示す平面図、図３９は図
３８のＸ−Ｘ′ラインの断面図である。

【０１７０】まず、Ｎ形ＧａＡｓ基板１上に、Ｎ形Ｇａ
Ａｓ層２４ｂ，Ｎ形ＡｌＧａＡｓ層２４ａ，Ｐ形ＧａＡ
ｓ層２３，Ｎ形ＧａＡｓ層２２，Ｐ形ＡｌＧａＡｓ層２
１ｂ，およびＰ形ＧａＡｓ層２１ａを順次積層する。

【０１７１】積層された半導体層は、分離溝５０により
各発光素子に分離される。また、各発光素子ＴのＰ形Ｇ
ａＡｓ層２１ａおよびＰ形ＡｌＧａＡｓ層２１ｂは、３
つの島状にＮ形ＧａＡｓ層２２上に残留するよう、ゲー
ト電極および一方向性結合素子作製のために一部削除さ
れる。前記３つの島は、１つの大きな島と連続する２つ
の小さな島とされ、２つの小さな島は、発光素子アレイ
の長手方向に、島，島，谷、島，島，谷、島，島，谷
と、繰り返すように配置される。ここで、島，島，谷は
１つの発光素子に対応し、谷とは露出したＮ形ＧａＡｓ
層２２部分を示す。

【０１７２】次に基板上全体に絶縁被膜３０を被覆す
る。そして、絶縁被膜３０の、前記削除処理されたＮ形
ＧａＡｓ層２２上および３箇所のＰ形ＧａＡｓ層２１ａ
上の位置に、接続用コンタクトホールＣ₁ を開ける。

【０１７３】次に、絶縁被膜３０上に、各発光素子のＮ
形ＧａＡｓ層２２と隣接する発光素子のＰ形ＧａＡｓ層
２１ａとを、コンタクトホールＣ₁ を用いて接続するＴ
字型の電源電極およびゲート電極結合用金属薄膜配線４
５と、発光素子の大きな島状Ｐ形ＧａＡｓ層２１ａへ、
コンタクトホールＣ₁ を介してクロックパルスを伝える
金属薄膜配線４０と、発光素子の残りの島状Ｐ形ＧａＡ
ｓ層２１ａへ、コンタクトホールＣ₁ を介して駆動電圧
を伝える金属薄膜配線４２とをそれぞれ設ける。

【０１７４】次に、金属薄膜配線４５上の一部に、ゲー
ト電極と電源電極間の負荷抵抗Ｒ_Lとして使用する燐を
ドープした非晶質シリコン１６３を、約１μｍの厚さで
被覆する。非晶質シリコン１６３は、各発光素子に対し
て１つずつになるよう分離される。

【０１７５】次に、基板上全体に絶縁被膜３１を被覆す
る。そして、絶縁被膜３１の、非晶質シリコン１６３，
金属薄膜配線４２、および金属薄膜配線４４の上の位置
に、接続用コンタクトホールＣ₂ を開ける。

【０１７６】次に、絶縁被膜３１上に、コンタクトホー
ルＣ₂ を介して金属薄膜配線４４（発光素子のアノード
電極）へクロックパルスを伝える書き込み信号ラインＳ
_in、コンタクトホールＣ₂ を介して金属薄膜配線４３
（非晶質シリコン１６３を介してスイッチ素子のゲート
電極に接続される）へ電源電圧を伝える電源ライン４
１、コンタクトホールＣ₂ を介して金属薄膜配線４０
（スイッチ素子のアノード電極）へクロックパルスを伝
えるクロックラインφ₁ ，φ₂ をそれぞれ設けた。

【０１７７】ここで、クロックライン結合用金属薄膜配
線４０上に設ける片側のコンタクトホールＣ₂ の位置
は、各スイッチ素子のアノード電極が、クロックライン
φ₁ ，φ₂ のいずれか１本に、長さ方向に向かってφ
₁ ，φ₂ の順番で繰り返しすように調整される。

【０１７８】上記実施例の構造では、スイッチ素子，結
合用ダイオード，書き込み用発光素子の全てをＰ形Ｇａ
Ａｓ層２１ａおよびＰ形ＡｌＧａＡｓ層２１ｂのパター
ンニングのみで形成でき、構造が複雑化しているわりに
は、製造工程は複雑化していない。

【０１７９】本実施例では、しきい電圧もしくはしきい
電流が外部から制御可能な制御電極の結合方式として、
ダイオード結合方式を用いているが、この結合方式に限
らず、抵抗ネットワークによる方式、カレントミラー回
路による接続方式などの方法であってもよい。

【０１８０】また、本実施例においては、抵抗１６３と
して非晶質シリコンを用いているが、同様の抵抗率の物
質であれば、任意の物質が使用できる。また、抵抗の構
造も上記構造に限らず、発光素子作成のために積層した
一部の層を抵抗層として流用する等、任意の構造を使用
できる。またスパッタ法等による抵抗膜を用いてもよ
い。

【０１８１】

【実施例１８】本実施例は、複数の発光素子を同時に発
光できるようにした自己走査型発光装置であり、スイッ
チ素子および発光素子に本発明の発光サイリスタを適用
できる。この発光装置の等価回路図を、図４０に示す。

【０１８２】図３６の回路と異なるのは、発光素子を３
つずつのブロックとし、１ブロック内の発光素子は１つ
のスイッチ素子によって制御し、かつ１ブロック内の発
光素子にそれぞれ別々の書き込み信号ラインＳ_in１，Ｓ
_in２，Ｓ_in３を接続して、発光素子の発光を制御した点
である。図中、発光素子Ｌ₁ （−１），Ｌ₂ （−１），
Ｌ₃ （−１）、発光素子Ｌ₁ （０），Ｌ₂ （０），Ｌ₃
（０）、発光素子Ｌ₁（−１），Ｌ₂ （−１），Ｌ₃
（−１）等が、ブロック化された発光素子を示してい
る。

【０１８３】動作は図３６の回路と同じで、１素子ずつ
Ｓ_inによって発光が書き込まれていたものが、同時に複
数書き込まれ発光し、それがブロックごとに転送するよ
うになったものである。

【０１８４】次に、本実施例の自己走査型発光装置を集
積化して作製する場合の構成について説明する。図４１
は本実施例の発光装置の平面図である。

【０１８５】まず、実施例１７と同様に、Ｎ形ＧａＡｓ
基板１上に、Ｎ形ＧａＡｓ層２４ｂ，Ｎ形ＡｌＧａＡｓ
層２４ａ，Ｐ形ＧａＡｓ層２３，Ｎ形ＧａＡｓ層２２，
Ｐ形ＡｌＧａＡｓ層２１ｂ，およびＰ形ＧａＡｓ層２１
ａを順次積層する。

【０１８６】積層された半導体層は、分離溝５０により
各発光素子に分離される。また、各発光素子のＰ形Ｇａ
Ａｓ層２１ａおよびＰ形ＡｌＧａＡｓ層２１ｂは、５つ
の島状にＮ形ＧａＡｓ層２２上に残留する様、ゲート電
極および一方向性結合素子作製のために一部削除され
る。これら５つの島は、２つの小さな島と連続する３つ
の比較的大きな島とされ、３つの比較的大きな島は、発
光素子アレイの長手方向に、並ぶように配置される。２
つの小さな島は、発光素子アレイの長手方向に、島，
島，谷、島，島，谷、島，島，谷と繰り返すように配置
される。ここで、１つの比較的大きな島は１つのスイッ
チ素子に対応し、島，島，谷は３つの発光素子に結合さ
れた１つのスイッチ素子に対応し、谷とは露出したＮ形
ＧａＡｓ層２２のゲート電極部分を示す。

【０１８７】次に、基板上全体に絶縁被膜３０を被覆す
る。そして、絶縁被膜３０の、前記削除処理されたＮ形
ＧａＡｓ層２２上および５箇所のＰ形ＧａＡｓ層２１ａ
上の位置に、接続用コンタクトホールＣ₁ を開ける。

【０１８８】次に、絶縁被膜３０上に、各スイッチ素子
のＮ形ＧａＡｓ層２２と隣接するスイッチ素子のＰ形Ｇ
ａＡｓ層２１ａとをコンタクトホールＣ₁ を用いて接続
し、かつの電源電極およびゲート電極結合用Ｔ字型金属
薄膜配線４５、発光素子の３つの大きな島状Ｐ形ＧａＡ
ｓ層２１ａへコンタクトホールＣ₁ を介してクロックパ
ルスを伝える金属薄膜配線４０、発光素子の残りの島状
Ｐ形ＧａＡｓ層２１ａへコンタクトホールＣ₁ を介して
駆動電圧を伝える金属薄膜配線４２とを、それぞれ設け
る。

【０１８９】次に、金属薄膜配線４５上の一部に、ゲー
ト電極−電源電極間の負荷抵抗Ｒ_Lとして使用する燐を
ドープした非晶質シリコン１６３を約１μｍの厚さで被
覆する。非晶質シリコン１６３は、各発光素子に対して
１つずつになるよう分離される。

【０１９０】次に、基板上全体に絶縁被膜３１を被覆す
る。そして、絶縁被膜３１の、非晶質シリコン１６３、
金属薄膜配線４２、および金属薄膜配線４４の上の位置
に接続用コンタクトホールＣ₂ を開ける。

【０１９１】次に、絶縁被膜３１上に、コンタクトホー
ルＣ₂ を介して金属薄膜配線４４（発光素子のアノード
電極）へクロックパルスを伝える書き込みライン（Ｓ_in
１，Ｓ_in２，Ｓ_in３）、コンタクトホールＣ₂ （非晶質
シリコン１６３）を介して金属薄膜配線４３（スイッチ
素子のゲート電極に接続）へ電源電圧を伝える電源ライ
ン４１、コンタクトホールＣ₂ を介して金属薄膜配線４
０（スイッチ素子のアノード電極）へクロックパルスを
伝えるクロックラインφ₁ ，φ₂ をそれぞれ設けた。

【０１９２】ここで、クロックライン結合用金属薄膜配
線４０上に設ける片側のコンタクトホールＣ₂ の位置
は、各走査回路素子のアノード電極が、クロックライン
Ｓ_in１，Ｓ_in２，Ｓ_in３のいずれか１本に、長さ方向に
向かってＳ_in１，Ｓ_in２，Ｓ_in３の順番で繰り返すよう
に調整される。

【０１９３】いま、ＬＥＤプリンタ等の一般的に知られ
る光プリンタ用の光源として、この発光装置を用いるこ
とを考えると、Ａ４の短辺（約２１ｃｍ）相当のプリン
トを１６ドット／ｍｍの解像度で印字するためには約３
４００ビットの発光素子が必要になる。

【０１９４】実施例１７にて説明してきた発光装置で
は、発光しているポイントは常に一つで、上記の場合で
はこの発光の強度を変化させて画像を書き込むことにな
る。これを用いて光プリンタを形成すると、通常使用さ
れている光プリンタ用ＬＥＤアレイ（これは画像を書き
込むポイントに位置するＬＥＤが、同時に発光するよう
駆動ＩＣによって制御されている）に比べ、画像書き込
み時に３４００倍の輝度が必要となり、発光効率が同じ
ならば３４００倍の電流を流す必要がある。ただし発光
時間は、逆に通常のＬＥＤアレイに比べ１／３４００と
なる。

【０１９５】しかし発光素子は、一般的に電流が増える
と加速度的に寿命が短くなる傾向があり、いくらデュー
ティが１／３４００とはいえ従来のＬＥＤプリンタに比
べ、寿命が短くなってしまうという問題点を持ってい
た。

【０１９６】しかしながら本実施例によると、ビット総
数が同じ条件で比較すると、この例では１ブロックに３
素子が入っているため、実施例１７の発光装置に比べて
１素子の発光時間は３倍となる。したがって、オン状態
の発光素子に流す電流は１／３でよく、実施例１７に比
べ長寿命化することが可能である。

【０１９７】本実施例では、１ブロックに３素子が含ま
れる場合を例示したが、この素子数が大きいほうが書き
込み電流が小さくて済み、さらに長寿命化をはかること
ができる。

【０１９８】

【実施例１９】以下に、デューティをさらに向上するこ
とができる自己走査型発光装置の例を、図４２，図４
３，図４４，図４５を用いて説明する。図４２は本実施
例の発光装置のブロック構成図である。

【０１９９】本実施例の発光装置は、シフトレジスタ２
００，書き込みスイッチアレイ２０１，リセットスイッ
チアレイ２０２，発光素子アレイ２０３から構成され
る。各々のアレイはＮ個の素子からなっており、その番
号を（１）〜（Ｎ）とする。

【０２００】シフトレジスタ２００は、電源Ｖ₁ 、複数
の転送パルスφ、およびスタートパルスφ_S により駆動
され、オン状態が転送（自己走査）される。転送方向
は、ここでは左から右、すなわち（１）から（Ｎ）とし
てある。

【０２０１】書き込みスイッチアレイ２０１は、画像信
号Ｖ_INを発光素子アレイ２０３に書き込むスイッチであ
り、シフトレジスタ２００に同期する。つまり、時刻ｔ
にオン状態であるシフトレジスタ２００に対応する発光
素子アレイ２０３のビットに、画像信号Ｖ_IN（ｔ）を書
き込む働きを有する。

【０２０２】この画像信号Ｖ_INの書き込みは、本実施例
では各ビットとも同じ番号内で行われるようにされてい
る。一度書き込まれた発光情報は、発光素子アレイ２０
３に保持される。

【０２０３】一方、シフトレジスタ２００は、同時にリ
セットスイッチアレイ２０２もアドレスするよう構成さ
れている。ただし、番号（１）のシフトレジスタ出力は
番号（２）のリセットスイッチに、番号（２）のシフト
レジスタ出力は番号（３）のリセットスイッチになど、
１ビット転送方向へ進んだ素子に接続されている。

【０２０４】このリセットスイッチがアドレスされる
と、発光素子はリセットされる。すなわち、シフトレジ
スタがオンすると、このシフトレジスタより１ビット転
送方向へ進んだ発光素子は、発光状態，非発光状態に関
わらず、一旦非発光状態（オフ状態）に戻される。

【０２０５】このような構成になっていれば、画像信号
の時間変化が発光素子の位置変化として書き込まれ、発
光素子に画像情報が書き込まれて発光による画像パター
ンが構成される。そして次の画像信号を書き込む際、リ
セットスイッチにより書き込まれた画像情報は消去さ
れ、そのすぐ後に新たな画像情報が書き込まれる。この
ため、発光素子はほぼ常時点灯に近い状態となり、デュ
ーティはほぼ１となる。

【０２０６】ここではシフトレジスタ２００を１つのみ
設け、この出力を画像信号書き込み、およびリセットの
両方に用いるよう構成したが、シフトレジスタを２つ設
け、それぞれ画像信号書き込み用およびリセット用とし
て用いてもよい。

【０２０７】図４３に、図４２で説明した機能を発光サ
イリスタおよびトランジスタで構成した回路を示す。図
４４に、図４３の回路をＰ，Ｎイメージで書き直した図
を示す。

【０２０８】シフトレジスタ２００は、サイリスタＴ_S
（１）〜Ｔ_S （４）により構成される。各サイリスタは
トランジスタＴｒ₁ ，Ｔｒ₂ で構成され、そのゲートが
負荷抵抗Ｒ_L ，結合用抵抗Ｒ_I を介して隣接するサイリ
スタおよび電源Ｖ₁ に接続される。このシフトレジスタ
の出力はゲートから取り出され、出力電圧Ｖ_O （１）〜
Ｖ_O （３）と表示されている。（１）〜（３）は各ビッ
トの番号である。図中、転送クロックラインの電流を制
限する抵抗は、抵抗Ｒ_e で表している。

【０２０９】書き込みスイッチとして、ＰＮＰトランジ
スタＴｒ₃ （１）〜Ｔｒ₃ （３）を用い、リセットスイ
ッチとして、ＮＰＮトランジスタＴｒ₄ （１）〜Ｔｒ₄
（３）を用いている。抵抗Ｒ_e は、発光素子に流れる電
流を制限する抵抗である。また発光素子として、トラン
ジスタＴｒ₅ ，Ｔｒ₆ の組合せで表示される発光サイリ
スタを用いている。この発光サイリスタの特性として、
一度オンしてしまうと電源を落とすまでオンし続けると
いう特徴を持ち、これを発光のメモリ機能として利用す
る。

【０２１０】この回路の動作を、図４５に示すパルスタ
イミング図を用いて説明する。図４４においてＴ₁ 〜Ｔ
₅ は時刻を表す。転送クロックはφ₁ 〜φ₃ であり、φ
₁ はＴ₁ 〜Ｔ₂ およびＴ₄ 〜Ｔ₅ の間、φ₂ はＴ₂ 〜Ｔ
₃ の間、φ₃ はＴ₃ 〜Ｔ₄ の間がハイレベルとなってい
る。シフトレジスタ出力Ｖ_O （１）〜Ｖ_O （３）はそれ
ぞれφ₁ 〜φ₃ に同期して取り出され、出力はローレベ
ルとして与えられる。画像信号Ｖ_INは時刻Ｔ₂ 〜Ｔ₃ に
ハイレベルとなり、ビット番号（２）の発光素子に書き
込む。

【０２１１】今、時刻Ｔ₁ 〜Ｔ₂ の間を考える。このと
きシフトレジスタの出力として、出力Ｖ_O （１）がロー
レベルとして取り出される。この出力Ｖ_O （１）は、書
き込みスイッチであるトランジスタＴｒ₃ （１）のベー
スに接続され、トランジスタＴｒ₃ （１）を書き込み可
能状態にする。しかしここで、画像信号Ｖ_INはローレベ
ルであるから、発光素子への書き込みは行われない。

【０２１２】一方、出力Ｖ_O （１）は同時にリセットス
イッチであるトランジスタＴｒ₄ （２）のベースにも印
加される。この出力Ｖ_O （１）は零ボルト程度まで下が
るため、トランジスタＴｒ₄ （２）のエミッタ電圧もほ
ぼ零ボルトとなり、発光素子をオフ状態にしてしまう。
したがって、ビット番号（２）の発光素子は、リセット
されたことになる。

【０２１３】次に時刻Ｔ₂ 〜Ｔ₃ の間を考える。シフト
レジスタ出力はＶ_O （２）であり、これがＴｒ₃ （２）
のベースに印加される。ここで、画像信号Ｖ_INはハイレ
ベルであるからトランジスタＴｒ₃ （２）に電流が流
れ、発光メモリに流れ込む。この電流はトランジスタＴ
ｒ₆ （２）のベース電流となり、これがビット番号
（２）の発光素子をオンさせる。この発光は次のリセッ
ト信号まで維持される。この時、ビット番号（３）の発
光素子は、Ｖ_O （２）によりリセットされる。

【０２１４】発光素子に流れる電流は抵抗Ｒ_e によって
制限され、デューティが大きくなったため少ない電流で
よく、高信頼度の発光装置を得ることができる。

【０２１５】図４６には、本実施例の自己走査型発光装
置を集積化して作製する場合を示す。シフトレジスタの
各ビットはＰＮＰＮの４層構成で表され、発光素子も同
様にＰＮＰＮ構成で表される。シフトレジスタのＰＮＰ
Ｎの各ビットをＴ_S （１）〜Ｔ_S （４）と表し、発光素
子の各ビットをＴ_L （１）〜Ｔ_L （４）と表す。この構
成は、半導体基板１上に作製される。

【０２１６】特に、図４６は、ビット番号（２）につい
てその断面図を示したものである。半絶縁性ＧａＡｓ基
板１上に、Ｎ形ＧａＡｓ層２４，Ｐ形ＧａＡｓ層２３，
Ｎ形ＧａＡｓ層２２，Ｐ形ＧａＡｓ層２１を順次積層し
た構造となっている。各半導体層は絶縁膜３０により分
離され、それぞれ機能を有する素子に分割され、金属電
極４３により電気的に接続される。抵抗Ｒ_L ，Ｒ_I はＮ
形ＧａＡｓ層２２で形成される抵抗素子であり、その端
は電源Ｖ₁ に接続される。

【０２１７】シフトレジスタＴ_S （２）は、半導体層２
１，２２，２３，２４の４層から構成される。

【０２１８】書き込みスイッチＴｒ₃ （２）は、半導体
層２１，２２，２３から構成され、不要な半導体層２４
を半導体層２３に接続し、半導体層２４の効果を殺して
いる。

【０２１９】発光素子Ｔ_L （２）は、半導体層２１，２
２，２３，２４の４層から構成され、書き込みスイッチ
Ｔｒ₃ （２）の半導体層２３，２４が、シフトレジスタ
Ｔ_L（２）の半導体層２３と接続される。これが発光素
子の書き込み電極となる。抵抗Ｒ_e も抵抗Ｒ_L ，Ｒ_I と
同じくＮ形ＧａＡｓ層２２で形成される。

【０２２０】リセットスイッチＴｒ₄ （２）は、半導体
層２２，２３，２４から構成され、不要な半導体層２１
は半導体層２２と接続されている。半導体層２３は書き
込みスイッチＴｒ₃ （１）のベース２１と接続される。
図４６に示した構造を用いると、上述の機能を完全に果
たすことが可能となる。

【０２２１】この自己走査型発光装置は、光プリンタの
書き込みヘッド，ディスプレイ等への応用が考えられ、
これらの機器の低価格化，高性能化に大きな寄与をする
ことができる。

【０２２２】

【実施例２０】本実施例は、特開平４−２３３６７号公
報に示された自己走査型発光装置であって、本発明の発
光サイリスタを適用できる１つの例である。

【０２２３】実施例の発光装置を図４７に示す。図４７
においては、スイッチ素子アレイ（ＳＤＡ）と発光素子
アレイ（ＬＭＡ）とが、上下に分けて記載されている。

【０２２４】まず、シフトレジスタ機能を有するスイッ
チ素子アレイについて説明する。Ｓ（−２）〜Ｓ（２）
は、スイッチ素子（ＰＮＰＮ構造を有するサイリスタ）
である。φ₁ ，φ₂ は、スイッチ素子アレイを駆動する
転送クロックである。そして、ＣＬ₁ は転送クロックφ
₁ を供給されるクロックラインであり、ＣＬ₂ は転送ク
ロックφ₂ を供給されるクロックラインである。

【０２２５】各スイッチ素子Ｓ（−２）〜Ｓ（２）のゲ
ート電極Ｇ_-1〜Ｇ₂ の間は、それぞれ結合用ダイオード
Ｄ_-2〜Ｄ₁ によって接続されている。このようなダイオ
ード結合方式を採用しているために、スイッチ素子アレ
イは２相の転送クロックφ₁，φ₂ にて情報の転送動作
を行うことができる。

【０２２６】また、Ｒ_A1，Ｒ_A2 は、それぞれ各スイッ
チ素子Ｓ（−２）〜Ｓ（２）のアノードとクロックライ
ンＣＬ₁ ，ＣＬ₂ のいずれか一方とを接続するアノード
負荷抵抗である。このアノード負荷抵抗Ｒ_A1，Ｒ_A2
は、各スイッチ素子Ｓ（−２）〜Ｓ（２）のオン状態で
の電流量を制限するものである。各スイッチ素子Ｓ（−
２）〜Ｓ（２）のカソードはそれぞれ接地されている。

【０２２７】さらに、Ｒ_L1，Ｒ_L2は、それぞれ各スイッ
チ素子Ｓ（−２）〜Ｓ（２）のゲートＧ_-2〜Ｇ₂ と電源
電圧Ｖ_GKの直流電源とを接続するゲートの負荷抵抗であ
る。このゲート負荷抵抗Ｒ_L1，Ｒ_L2は、電源電圧Ｖ_GKの
直流電源から各ゲートＧ_-2〜Ｇ₂ に流れる電流量を制限
するものである。そして、各ゲートＧ_-2，Ｇ₀ ，Ｇ
₂は、それぞれダイオードＤ_-2′，Ｄ₀ ′，Ｄ₂ ′のカ
ソードに接続されている。

【０２２８】次に、発光素子アレイについて説明する。
φ_R は発光素子（発光サイリスタ）Ｌ（−２），Ｌ
（０），Ｌ（２）への情報の書き込み許可／禁止を制御
し、かつ書き込まれた状態をリセットするクロックであ
る。そして、ＣＬ_R はクロックφ_R を供給する電流供給
ラインである。

【０２２９】またＲ_A3は、各発光素子Ｌ（−２），Ｌ
（０），Ｌ（２）のアノードと電流供給ラインＣＬ_R と
を接続するアノード負荷抵抗である。このアノード負荷
抵抗Ｒ_A3は、各発光素子Ｌ（−２），Ｌ（０），Ｌ
（２）のオン状態での電流量を制限するものである。そ
して、各発光素子Ｌ（−２），Ｌ（０），Ｌ（２）のカ
ソードは、それぞれ接地されている。

【０２３０】さらにＲ_L3は、各発光素子Ｌ（−２），Ｌ
（０），Ｌ（２）のゲートＧ_-2′，Ｇ₀ ′，Ｇ₂ ′と電
源電圧Ｖ_GKとを接続するゲート負荷抵抗である。このゲ
ート負荷抵抗Ｒ_L3は、電源電圧Ｖ_GKの直流電源から、各
ゲートＧ_-2′，Ｇ₀ ′，Ｇ₂′に流れる電流量を制限す
るものである。そして、各ゲートＧ_-2′，Ｇ₀ ′，Ｇ
₂ ′は、それぞれダイオードＤ_-2′，Ｄ₀ ′，Ｄ₂ ′の
アノードに接続されている。

【０２３１】すなわち、図４７においては、スイッチ素
子Ｓ（−２），Ｓ（０），Ｓ（２）のゲートが、それぞ
れダイオードＤ_-2′，Ｄ₀ ′，Ｄ₂ ′を介して、発光素
子Ｌ（−２），Ｌ（０），Ｌ（２）のゲートＧ_-2′，Ｇ
₀ ′，Ｇ₂ ′に個々に接続されている。

【０２３２】次に、スイッチ素子アレイの部分の動作を
説明する。今、スタートパルスφ_Sとして、ハイレベル
またはローレベルの電圧がスイッチ素子Ｓ（−３）のア
ノード（図示せず）に供給されたとする。この場合に、
ハイレベルの電圧が、電源電圧Ｖ_GKにＰＮ接合の拡散電
位Ｖ_dif を加えた電圧以上に高ければ、スイッチ素子Ｓ
（−３）はオン状態になる。そして、次に供給されるス
タートパルスφ_S のローレベルの電圧が、スイッチ素子
Ｓ（−３）のオン状態維持電圧より低ければ、Ｓ（−
３）はオフ状態となる。

【０２３３】オン状態では、スイッチ素子Ｓ（−３）の
ゲート電位はほぼ零ボルトとなり、オフ状態ではゲート
電圧は電源電圧Ｖ_GKと同じ電圧になる。スイッチ素子Ｓ
（−３）のゲート電位が零ボルトになれば、結合用ダイ
オードＤ_-3（図示せず）によって、スイッチ素子Ｓ（−
２）のゲート電位が低下する。そして、スイッチ素子Ｓ
（−２）のターンオン電圧も低下する。したがって、転
送クロックφ₂ によって、スイッチ素子Ｓ（−２）をオ
ン状態に設定することができる。

【０２３４】このオン状態はφ₁ ，φ₂ によって順次、
図４７の右方向へ転送されていく。つまり、スタートパ
ルスφ_S のハイレベルの電圧によって、スイッチ素子ア
レイにオン状態が書き込まれ、それが順次右方向へ転送
されていくことになる。

【０２３５】ただし、全てのビットがオン状態にある場
合に、このオン状態を転送することは、このスイッチ素
子アレイの動作原理上から不可能であって、１ビットお
きにオンとオフを繰り返して転送することになる。すな
わち、スタートパルスφ_S の波形も、転送パルスφ₁ ，
φ₂ に同期して、ハイレベルとローレベルとを交互に送
る必要がある。

【０２３６】今、偶数ビットのみのオン状態とオフ状態
に有効な情報があるものとして、オン状態を１、オフ状
態を０とすると、スタートパルスφ_S によって１または
０が書き込まれ、転送クロックφ₁ ，φ₂ によって、そ
の１，０が転送されて行くことになる。このようにし
て、１または０という信号（情報）がスイッチ素子アレ
イに書き込まれる。

【０２３７】次に、発光素子Ｌ（−２）（Ｌ（０），Ｌ
（２））の動作について説明する。仮に、Ｌ（−２）が
０であるとすると、クロックφ_R の電圧が零ボルトであ
れば、発光素子Ｌ（−２）はオン状態とはならない。す
なわち、発光素子Ｌ（−２）は書き込み禁止の状態に設
定される。クロックφ_R の電圧が、発光素子Ｌ（−２）
のオン状態維持電圧からＶ_GK＋Ｖ_dif の間の電圧に設定
されたとすると、発光素子Ｌ（−２）は書き込み許可の
状態に設定される。そして、ゲートＧ_-2′の電位が変化
させられることによって、発光素子Ｌ（−２）はオン状
態に設定可能となる。

【０２３８】さて、スイッチ素子アレイから発光素子ア
レイへの情報の書き込みについて説明する。スイッチ素
子アレイは、前述したように１または０信号が書き込ま
れる。最後のビットまで書き込まれた段階で、転送クロ
ックφ₁ ，φ₂ をそれぞれローレベル，ハイレベルの状
態に維持される。これによって、情報の転送動作が終了
し、スイッチ素子アレイに書き込まれた情報は保持され
る（特に、偶数ビットにおいて保持されている）。

【０２３９】スイッチ素子アレイの偶数ビットにおい
て、オン状態のスイッチ素子Ｓのゲート電位はほぼ零ボ
ルトであり、オフ状態のスイッチ素子Ｓのゲート電位
は、Ｖ_{di f} の約２倍以上である。なお、オフ状態のスイ
ッチ素子Ｓのゲート電位については、転送方向に対して
逆方向に位置する最も隣接する偶数ビットがオン状態の
場合にＶ_dif の約２倍であり、それ以外はＶ_dif の約２
倍の電圧よりも大きくなる。なお、ここでＶ_dif はＰＮ
接合の拡散電位である。

【０２４０】スイッチ素子Ｓ（−２），Ｓ（０），Ｓ
（２）のそれぞれのゲート電圧は、ダイオードＤ_-2′，
Ｄ₀ ′，Ｄ₂ ′によって対応する発光素子Ｌ（−２），
Ｌ（０），Ｌ（２）のゲートＧ_-2′，Ｇ₀ ′，Ｇ₂ ′に
伝達される。したがって、発光素子Ｌ（−２），Ｌ
（０），Ｌ（２）のゲート電圧は、オン状態の場合でＶ
_difとなり、オフ状態の場合でＶ_dif の３倍以上とな
る。そしてオン状態の場合で、発光素子のターンオン電
圧はＶ_dif の２倍となり、オフ状態でＶ_dif の４倍とな
る。

【０２４１】一方、クロックφ_R については、いったん
零ボルトに設定して全体の発光をなくし（すなわち、リ
セット）、その後にハイレベル電位Ｖ_HRまで上昇させ
る。この電圧φ_HRとして２Ｖ_dif ＜Ｖ_HR＜４Ｖ_difの範
囲に設定されていると、オン状態のスイッチ素子Ｓに対
応する発光素子Ｌがオン状態となり、オフ状態のスイッ
チ素子Ｓの対応する発光素子Ｌはオフ状態のままにな
る。

【０２４２】したがって、スイッチ素子アレイに書き込
まれた１，０の情報が、そのまま発光素子アレイに書き
込まれることになる。

【０２４３】この後、電圧Ｖ_HRは発光素子のオン状態維
持電圧以上であってＶ_dif の２倍の電圧未満の値に再設
定される。このことにより、発光素子Ｌは、スイッチ素
子Ｓのゲート電位に影響されなくなり、書き込まれた情
報を保持し続ける。そして、発光素子アレイが情報の保
持状態にある間に、前述と同様にして、スイッチ素子ア
レイには次の情報が書き込まれる。

【０２４４】やがて、クロックφ_R がローレベル電圧に
設定されて、各発光素子Ｌがリセットされる。リセット
後、再び情報が発光素子アレイに書き込まれる。以上の
ようにして、一連の動作が繰り返し行われる。

【０２４５】次に図４７に示す自己走査型発光装置を、
光プリンタ用の書き込み光源に適用した場合について述
べる。

【０２４６】例えば、発光装置が２０４８ビットの発光
素子Ｌを有するものとすると、スイッチ素子Ｓはその倍
の４０９６ビットを必要とする。光プリンタにおける書
き込み光源の電流量は約５ｍＡであるから、全てのビッ
トの発光素子Ｌが発光状態であるとすると、約１０Ａと
いう電流が流れる。

【０２４７】一方、スイッチ素子Ｓからの情報転送のた
めの電流は、ゲート負荷抵抗Ｒ_L3＝３０ｋΩの場合に
０．５ｍＡであることが実験的にわかっているので、全
てのビットの発光素子が発光状態であれば、１Ａ程度で
ある。なお、この情報転送のための電流量は、光プリン
ティングに必要な１０Ａに比べ１割程度であり、実用上
問題のない値である。

【０２４８】また、スイッチ素子Ｓからの情報が、発光
素子Ｌに移動させられた段階でクロックφ₁ ，φ₂ の電
圧を一旦零ボルトに低下させることにより、スイッチ素
子アレイ全体がオフ状態となりリセットが行われる。こ
の方法を用いた場合には、スイッチ素子Ｓがオン状態に
なる時間が考慮されると、等価的に電流値が下がること
となる。つまり、前述の１Ａに比べて等価的に０．５Ａ
程度まで下がったことになる。

【０２４９】発光素子Ｌの２０４８ビットに対して、ス
タートパルスφ_S が供給されるデータ入力端（図示せ
ず）が１つだけでは、情報の転送速度はかなり高速であ
ることが必要である。この点については、データ入力端
を複数設けることによって、情報の転送速度を低下させ
ることができる。例えば、通常６４ビットまたは１２８
ビットを一単位として発光素子Ｌのチップが形成され、
このチップごとに情報が入力されてもよい。

【０２５０】１２８ビットごとにデータ入力を並列に行
った場合、２０４８ビットに対して２０個のデータ入力
端を有することになる。このため、情報の転送速度は１
／２０でよいことになる。したがって、発光装置は余裕
のある動作を行うことができる。

【０２５１】なお、発光素子Ｌの出力光の光量のばらつ
きを防ぐために、アノード負荷抵抗Ｒ_A3をレーザ等によ
り微調整することが可能である。このことによって、出
力光のばらつきのない発光装置を得ることができる。

【０２５２】また、図４７では、スイッチ素子アレイに
おける偶数ビットの右側に接続される結合用ダイオード
Ｄ_-2，Ｄ₀ の特性と、奇数ビットの右側に接続される結
合用ダイオードＤ_-1，Ｄ₁ の特性とが異なっている。し
たがって、偶数ビットと奇数ビットとで動作電流等を分
けて最適化することが重要である。このために、Ｒ_L2＜
Ｒ_L1，Ｒ_A1＜Ｒ_A2に設定するほうが望ましく、この場合
には発光装置はより安定で高速な動作を行い得る。

【０２５３】さらに、図４７では、ダイオード結合方式
と呼ばれる構成を採用しているが、結合方式はこれに限
られず、スイッチ素子の発光機能および受光機能を利用
する光結合方式や、抵抗結合方式であってもよい。

【０２５４】図４８は、図４７に示した等価回路を同一
半導体基板上に作製した場合の一例を示す断面図であ
る。図４８において、７１はＮ形半導体基板であり、８
１はＰ形半導体層、８２はＮ形半導体層、８３はＰ形半
導体層である。なお、図４７と同一の要素には同一の符
号が付されている。

【０２５５】この図４８に示す実施例で重要な点は、図
４７に示したスイッチ素子Ｓ、結合用ダイオードＤ_-2〜
Ｄ₁ ，Ｄ_-2′〜Ｄ₂ ′、発光素子Ｌ等が半導体層８１，
８２，８３、半導体基板７１の組合せで形成でき、した
がって、製造工程を複雑化することなく、図４７の回路
構成が集積化されて形成されることである。

【０２５６】例えばスイッチ素子Ｓ（−２）において、
最上層のＰ形半導体層８１がアノードになり、Ｎ形半導
体層８２がゲートＧ_-2になり、Ｎ形半導体基板７１がカ
ソードとなっている。そして、Ｎ形半導体層８２の上に
形成されたＰ形半導体層８１の２つの島が、結合用ダイ
オードＤ_-2，Ｄ_-2′になっている。これらのダイオード
Ｄ_-2，Ｄ_-2′は、スイッチ素子Ｓ（−２）と同様の構造
を有しており、Ｓ（−２）と全く同じ製造工程で形成さ
れる。

【０２５７】また、発光素子Ｌ（−２）についても、ス
イッチ素子Ｓ（−２）と全く同じ構造を有し、やはり同
じ工程で形成される。なお、抵抗部分Ｒ_A1〜Ｒ_A3、Ｒ_L1
〜Ｒ_L3は、薄膜抵抗によって形成することができ、また
半導体層８１，８２，８３を利用して形成することもで
きる。

【０２５８】さらに図４９には、図４８の平面構造の一
例を示す平面図である。図４９に示すように、スイッチ
素子アレイと発光素子アレイとが、上下に分けて配置さ
れている。そして、各抵抗Ｒ_A1〜Ｒ_A3，Ｒ_L1〜Ｒ_L3が、
薄膜抵抗によって形成されている（半導体層８１〜８３
を用いて形成することもできる）。

【０２５９】図４９では、２つのスイッチ素子Ｓに対し
て、１つの発光素子Ｌが設けられており、発光素子Ｌの
配列ピッチがスイッチ素子の配列ピッチの２倍になって
いる。このために、集積度が上がらないかのように見え
るが、この点についてはスイッチ素子の配列の仕方を２
列とし、ジグザクに配列することにより解決することが
できる。また、もう１つのスイッチ素子アレイを発光素
子アレイの反対側に設けることにより、発光素子の配列
ピッチを小さくすることもできる。

【０２６０】また、スイッチ素子Ｓの上部には、光遮蔽
層が設けられるものであるが、図４８および図４９では
省かれている。このような図４８および図４９に示され
る構造によれば、この発光装置は図４７で説明したもの
と全く同じ動作を行うことができる。

【０２６１】上述した発光装置では、自己走査型の発光
装置を転送用アレイとして使用し、ほぼ同一構造の別の
発光素子アレイに発光機能を分離したので、バイアス光
の原因となるオン状態の転送を行うスイッチ素子の上部
に光遮蔽層を設けることができ、画像情報の書き込みに
対するバイアス光の影響を除去することができる。この
ため、光プリンタ等への発光装置の応用を行う際には、
光プリンタ等の品位を向上させることができる。

【０２６２】また、画像情報を書き込むための信号は、
スタートパルスの一部としてスイッチ素子に直接入力で
きる。このため、駆動回路が簡略化できる。さらに、発
光素子に書き込まれた情報は、走査信号によってリセッ
トされるまで維持されるので、発光のデューティサイク
ルがほぼ１に設定される。したがって、発光素子に流れ
る電流（ピーク値）を少なくすることができるので、発
光装置の長寿命化を実現できる。

【０２６３】

【発明の効果】以上述べてきたように、本発明による発
光サイリスタは、そのスイッチング速度を向上させるこ
とができる。また耐圧を確保し、かつゲート金属とのオ
ーミック接触の確保、接触抵抗の低減をも行うことがで
きる。また光の外部への取り出し効率を増大させること
ができる。このように、発光サイリスタの特性を向上す
ることができる。

【０２６４】また、このような発光サイリスタを用いた
自己走査型発光装置では、その転送速度を耐圧を保持し
た状態で向上させることができ、かつゲート金属との接
触抵抗が実現でき、さらには光の外部への取り出し効率
を向上させることができるので、より理論的な転送動作
電圧を期待することができる。

【図面の簡単な説明】

【図１】従来の発光サイリスタの構造図である。

【図２】従来の自己走査型発光装置の等価回路図であ
る。

【図３】従来の自己走査型発光装置の構成概略図であ
る。

【図４】本発明の実施例１の発光サイリスタを示す構造
概略図である。

【図５】本発明の実施例２の発光サイリスタを示す構造
概略図である。

【図６】本発明の実施例３の発光サイリスタを示す構造
概略図である。

【図７】本発明の実施例４の発光サイリスタを示す構造
概略図である。

【図８】図７に示した発光サイリスタのバンド図であ
る。

【図９】本発明の実施例５の発光サイリスタを示す構造
概略図である。

【図１０】図９に示した発光サイリスタのバンド図であ
る。

【図１１】本発明の実施例６の発光サイリスタを示す構
造概略図である。

【図１２】図９に示した発光サイリスタのバンド図であ
る。

【図１３】本発明の実施例７の発光サイリスタのバンド
図である。

【図１４】本発明の発光サイリスタを用いた実施例８の
自己走査型発光装置の概略を示す回路図である。

【図１５】図１４の自己走査型発光装置の断面概略図で
ある。

【図１６】本発明の発光サイリスタを用いた実施例９の
自己走査型発光装置の断面概略図である。

【図１７】図１６の自己走査型発光装置の断面概略図で
ある。

【図１８】本発明の発光サイリスタを用いた実施例１０
の自己走査型発光装置の平面概略図である。

【図１９】図１８の自己走査型発光装置の平面概略図で
ある。

【図２０】図１８の自己走査型発光装置の断面概略図で
ある。

【図２１】本発明の発光サイリスタを用いた実施例１１
の自己走査型発光装置の等価回路図である。

【図２２】図２１の発光サイリスタの特性図である。

【図２３】図２１の自己走査型発光装置の断面概略図で
ある。

【図２４】図２１の自己走査型発光装置の平面概略図で
ある。

【図２５】本発明の発光サイリスタを用いた実施例１２
の自己走査型発光装置の平面概略図である。

【図２６】図２５の発光素子アレイの断面概略図であ
る。

【図２７】本発明の発光サイリスタを用いた実施例１３
の自己走査型発光装置の等価回路図である。

【図２８】図２７の自己走査型発光装置の断面概略図で
ある。

【図２９】本発明の発光サイリスタを用いた実施例１４
の自己走査型発光装置の平面概略図である。

【図３０】図２９の自己走査型発光装置の断面概略図で
ある。

【図３１】本発明の発光サイリスタを用いた実施例１５
の自己走査型発光装置の等価回路図である。

【図３２】図３１の自己走査型発光装置の断面概略図で
ある。

【図３３】本発明の発光サイリスタを用いた実施例１６
の自己走査型発光装置の平面概略図である。

【図３４】図３３の自己走査型発光装置の断面概略図で
ある。

【図３５】図３４の自己走査型発光装置の断面概略図で
ある。

【図３６】本発明の発光サイリスタを用いた実施例１７
の自己走査型発光装置の等価回路図である。

【図３７】図３６の自己走査型発光装置のスイッチ素子
回路の断面概略図である。

【図３８】図３６の自己走査型発光装置の平面概略図で
ある。

【図３９】図３８の自己走査型発光装置の断面概略図で
ある。

【図４０】本発明の発光サイリスタを用いた実施例１８
の自己走査型発光装置の等価回路図である。

【図４１】図４０の自己走査型発光装置の平面概略図で
ある。

【図４２】本発明の発光サイリスタを用いた実施例１９
の自己走査型発光装置のブロック構成図である。

【図４３】図４２の自己走査型発光装置の等価回路図で
ある。

【図４４】図４２の自己走査型発光装置の等価回路のＰ
Ｎイメージ図である。

【図４５】図４２の自己走査型発光装置の駆動方法を示
すパルスタイミング図である。

【図４６】図４２の自己走査型発光装置の断面概略図で
ある。

【図４７】本発明の発光サイリスタを用いた実施例２０
の自己走査型発光装置の等価回路図である。

【図４８】図４７の自己走査型発光装置の等価回路を同
一半導体基板に製作したときの断面概略図である。

【図４９】図４７の自己走査型発光装置の等価回路を同
一半導体基板に製作したときの平面概略図である。

【符号の説明】

Ｔ 発光サイリスタ Ｄ 結合用ダイオード φ 転送用クロックパルス Ｒ_L ゲート負荷抵抗 Ｒ_e カソード負荷抵抗 Ｒ_I 相互作用を作るために抵抗 Ｔｒ トランジスタ Ｃ コンタクトホール（スルーホール） １ 第１導電形基板 ２２，２４ 第１導電形半導体層 ２１，２３ 第２導電形半導体層 ３０ 絶縁膜 ４０ アノード電極 ４１ ゲート電極 ４７ カソード電極 ５０ 分離溝

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/45 2/455

Claims (17)

【特許請求の範囲】
1. 【請求項１】第１導電形半導体基板上に、第１導電形半
   導体層を介して／介さずに、第２導電形半導体層，第１
   導電形半導体層，第２導電形半導体層がこの順に積層さ
   れ、かつ前記積層された半導体層内部で生ずる光が外部
   に取り出されるように構成されている発光サイリスタに
   おいて、 前記第１導電形半導体層のうち、前記２つの第２導電形
   半導体層に挟まれた第１導電形半導体層の不純物濃度
   は、前記半導体基板とは反対側が高濃度でかつ前記半導
   体基板側が低濃度であり、および／または、 前記第２導電形半導体層のうち、前記２つの第１導電形
   半導体層に挟まれたあるいは前記第１導電形半導体層と
   前記第１導電形半導体基板とに挟まれた第２導電形半導
   体層の不純物濃度は、前記半導体基板とは反対側が低濃
   度でかつ前記半導体基板側が高濃度であることを特徴と
   する発光サイリスタ。
2. 【請求項２】請求項１に記載の発光サイリスタにおい
   て、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層の不純物濃度、および／または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層の不純物濃度は、層の厚み方
   向に連続的に変化している発光サイリスタ。
3. 【請求項３】請求項１に記載の発光サイリスタにおい
   て、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層の不純物濃度、および／または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層の不純物濃度は、層の厚み方
   向に段階的に変化している発光サイリスタ。
4. 【請求項４】請求項２または３に記載の発光サイリスタ
   において、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層の不純物濃度の最高濃度は１０¹⁸ｃｍ^-3以上であ
   る発光サイリスタ。
5. 【請求項５】第１導電形半導体基板上に、第１導電形半
   導体層を介して／介さずに、第２導電形半導体層，第１
   導電形半導体層，第２導電形半導体層がこの順に積層さ
   れ、かつ前記積層された半導体層内部にて生ずる光が外
   部に取り出されるように構成されている発光サイリスタ
   において、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層のバンドギャップ幅は、前記半導体基板とは反対
   側が広幅でかつ前記半導体基板側が狭幅であること、お
   よび／または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層のバンドギャップ幅は、前記
   半導体基板とは反対側が狭幅でかつ前記半導体基板側が
   広幅である発光サイリスタ。
6. 【請求項６】請求項５に記載の発光サイリスタにおい
   て、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層のバンドギャップ幅、および／または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層のバンドギャップ幅は、層の
   厚み方向に連続的に変化している発光サイリスタ。
7. 【請求項７】請求項５に記載の発光サイリスタにおい
   て、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層のバンドギャップ幅、および／または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層のバンドギャップ幅は、層の
   厚み方向に段階的に変化している発光サイリスタ。
8. 【請求項８】第１導電形半導体基板上に、第１導電形半
   導体層を介して／介さずに、第２導電形半導体層，第１
   導電形半導体層，第２導電形半導体層がこの順に積層さ
   れ、かつ前記積層された半導体層内部にて生ずる光が外
   部に取り出されるように構成されている発光サイリスタ
   において、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層の不純物濃度は、前記半導体基板とは反対側が高
   濃度でかつ前記半導体基板側が低濃度であり、かつ前記
   第１導電形半導体層のバンドギャップ幅は、前記半導体
   基板とは反対側が広幅でかつ前記半導体基板側が狭幅で
   あり、および／または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層の不純物濃度は、前記半導体
   基板とは反対側が低濃度でかつ前記半導体基板側が高濃
   度であり、かつ前記第２導電形半導体層のバンドギャッ
   プ幅は、前記半導体基板とは反対側が狭幅でかつ前記半
   導体基板側が広幅であることを特徴とする発光サイリス
   タ。
9. 【請求項９】請求項８に記載の発光サイリスタにおい
   て、 前記２つの第２導電形半導体層に挟まれた第１導電形半
   導体層の不純物濃度およびバンドギャップ、および／ま
   たは、 前記２つの第１導電形半導体層に挟まれたあるいは前記
   第１導電形半導体層と前記第１導電形半導体基板とに挟
   まれた第２導電形半導体層の不純物濃度およびバンドギ
   ャップ幅は、それぞれ層の厚み方向に連続的に変化して
   いる発光サイリスタ。
10. 【請求項１０】請求項８に記載の発光サイリスタにおい
    て、 前記２つの第２導電形半導体層に挟まれた第１導電形半
    導体層の不純物濃度およびバンドギャップ幅、および／
    または、 前記２つの第１導電形半導体層に挟まれたあるいは前記
    第１導電形半導体層と前記第１導電形半導体基板とに挟
    まれた第２導電形半導体層の不純物濃度およびバンドギ
    ャップ幅は、それぞれ層の厚み方向に段階的に変化して
    いる発光サイリスタ。
11. 【請求項１１】請求項９または１０に記載の発光サイリ
    スタにおいて、 前記２つの第２導電形半導体層に挟まれた第１導電形半
    導体層の不純物濃度の最高濃度は１０¹⁸ｃｍ^-3以上であ
    る発光サイリスタ。
12. 【請求項１２】第１導電形半導体基板上に、第１導電形
    半導体層を介して／介さずに、第２導電形半導体層，第
    １導電形半導体層，第２導電形半導体層がこの順に積層
    され、かつ前記積層された半導体層内部にて生ずる光が
    外部に取り出されるように構成されている発光サイリス
    タにおいて、 前記２つの第２導電形半導体層に挟まれた第１導電形半
    導体層のバンドギャップ幅は、前記２つの第１導電形半
    導体層に挟まれたあるいは前記第１導電形半導体層と前
    記第１導電形半導体基板とに挟まれた第２導電形半導体
    層のバンドギャップ幅より大きい発光サイリスタ。
13. 【請求項１３】第１導電形半導体基板上に、第１導電形
    半導体層を介して／介さずに、第２導電形半導体層，第
    １導電形半導体層，第２導電形半導体層がこの順に積層
    され、かつ前記積層された半導体層内部にて生ずる光が
    外部に取り出されるように構成されている発光サイリス
    タにおいて、 前記２つの第２導電形半導体層に挟まれた第１導電形半
    導体層の基板側のバンドギャップ幅を、前記２つの第１
    導電形半導体層に挟まれたあるいは前記第１導電形半導
    体層と前記第１導電形半導体基板とに挟まれた第２導電
    形半導体層のバンドギャップ幅と略同一とし、前記２つ
    の第２導電形半導体層に挟まれた第１導電形半導体層の
    前記半導体基板とは反対側のバンドギャップ幅を前記半
    導体基板側のバンドギャップ幅より大きくとったことを
    特徴とする発光サイリスタ。
14. 【請求項１４】請求項１２または１３に記載の発光サイ
    リスタにおいて、 前記２つの第１導電形半導体層に挟まれたあるいは前記
    第１導電形半導体層とに挟まれた第２導電形半導体層の
    前記半導体基板側のバンドギャップ幅を、前記第２導電
    形半導体層の前記半導体基板とは反対側のバンドギャッ
    プ幅より大きくとったことを特徴とする発光サイリス
    タ。
15. 【請求項１５】発光の開始電圧が素子に入射する光強度
    によって変化する発光素子を複数個配列し、各発光素子
    の発光がその近傍に位置する少なくとも１つの発光素子
    に入射するよう構成されており、各発光素子の発光を制
    御する電極に、外部から電圧あるいは電流を印加する複
    数本の配線を接続した自己走査型発光装置において、 前記発光素子は、請求項１から１４のいずれかに記載さ
    れている発光サイリスタである自己走査型発光装置。
16. 【請求項１６】しきい電圧またはしきい電流の制御電極
    を有する発光素子を複数個配列し、各発光素子の前記制
    御電極をその近傍に位置する少なくとも１つの発光素子
    の制御電極に、直接に、あるいは電気抵抗または電気的
    に一方向性を有する電気素子を介して接続し、各発光素
    子の発光を制御する電極に、外部から電圧あるいは電流
    を印加する複数本の配線を接続した自己走査型発光装置
    において、 前記発光素子は、請求項１から１４のいずれかに記載さ
    れている発光サイリスタであることを特徴とする自己走
    査型発光装置。
17. 【請求項１７】スイッチング動作のためのしきい電圧ま
    たはしきい電流の制御電極を有するスイッチ素子を複数
    個配列し、各スイッチ素子の前記制御電極をその近傍に
    位置する少なくとも１つのスイッチ素子の制御電極に、
    直接に、あるいは電気抵抗または電気的に一方向性を有
    する電気素子を介して接続するとともに、各スイッチ素
    子に電源ラインを電気的手段を用いて接続し、かつ各ス
    イッチ素子にクロックラインを接続して形成したスイッ
    チ素子アレイと、 発光動作のためのしきい電圧またはしきい電流の制御電
    極を有する発光素子を複数個配列した発光素子アレイと
    からなり、 前記発光素子アレイの各発光素子の制御電極を前記スイ
    ッチ素子の制御電極と電気的手段にて接続し、各発光素
    子に発光のための電流を印加するラインを設けた自己走
    査型発光装置において、 前記発光素子は、請求項１から１４のいずれかに記載さ
    れている発光サイリスタであることを特徴とする自己走
    査型発光装置。