JPH08154334A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧Ｖｄｄが瞬間的に変動したとして
も、印字を確実に行うことのできる電源電圧検出回路を
提供することを目的とする。 【構成】 比較回路１の出力とインバータ回路５の入力
との間に積分回路１２、１３を設けたことにより、電源
電圧Ｖｄｄがノイズ等の影響を受けて瞬間的に変動した
としても、この電源電圧Ｖｄｄの変動は積分回路１２、
１３により積分されてインバータ回路５のスレッショル
ド電圧Ｖｔｈに達することはない。従って、サーマル抵
抗１０への電流供給及び遮断を電源電圧Ｖｄｄの瞬間的
な変動に関係なく確実に制御できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧検出回路に関
し、特に、電源電圧の変動によって被制御体が誤って動
作するのを防止する為に、電源電圧の状態を検出する電
源電圧検出回路に関する。

【０００２】

【従来の技術】図２は、従来使用されていた電源電圧検
出回路を示す図である。本明細書においては、サーマル
プリンターにより用紙（熱転紙、感熱紙等）に印字を行
う場合について、図２の動作を説明する。

【０００３】図２において、（１）は比較回路であり、
−（反転入力）端子はバンドギャップダイオード等の基
準電圧源（２）と接続され、＋（非反転入力）端子は電
源Ｖｄｄ（例えば５ボルト）と接地との間に直列接続さ
れた抵抗（３）（４）の接続点と接続されている。更
に、比較回路（１）の電源端子は電源Ｖｄｄと接続され
ている。ここで、抵抗（３）（４）の分圧値は電源Ｖｄ
ｄの大きさに比例して変化する値であり、電源Ｖｄｄの
変化状態が直接現れる値である。つまり、比較回路
（１）は、基準電圧Ｖｒｅｆと抵抗（３）（４）の分圧
値とを比較し、通常状態では、前記分圧値が基準電圧Ｖ
ｒｅｆより大きくなっている為にハイレベルを出力し、
電源Ｖｄｄに何らかの異常が生じて前記分圧値が基準電
圧Ｖｒｅｆより小さくなった時にローレベルを出力す
る。（５）（６）は比較回路（１）の出力端子に直列接
続されたインバータ回路であり、比較回路（１）と同様
に、インバータ回路（５）（６）の電源端子も電源Ｖｄ
ｄと接続されている。ここで、インバータ回路（５）
（６）内部に設定される各スレッショルド電圧Ｖｔｈは
各々Ｖｄｄ／２即ち２．５ボルトとする。

【０００４】また、（７）はマイクロコンピュータ等で
構成される制御回路であり、後述するＤフリップフロッ
プを制御する為のデータＤＡＴＡ及びクロックＣＫを発
生するものである。（８）は上記したＤフリップフロッ
プであり、Ｒ（リセット）端子はインバータ回路（６）
の出力が反転印加され、Ｄ（データ）端子は制御回路
（７）のＤＡＴＡ出力線と接続され、Ｃ（クロック）端
子は制御回路（７）のＣＫ出力線と接続されている。
（９）はオープンドレイン型のＮチャンネル型ＭＯＳト
ランジスタ（以下ＮＭＯＳトランジスタと称する）であ
り、ゲートはＤフリップフロップ（８）のＱ（出力）端
子と接続され、ソースは接地されている。以上説明した
構成は、集積回路内部に集積化されているものとする。
また、（１０）はサーマル抵抗であり、一端は電源Ｖｐ
ｐ（例えば３０〜４０ボルト）と接続され、他端は前記
集積回路の端子（１１）を介してＮＭＯＳトランジスタ
（９）のドレインと接続されている。

【０００５】尚、サーマル抵抗（１０）は、発熱を生じ
て用紙に印字を行うものであり、１個のサーマル抵抗が
例えば用紙上の１ドットに対応するものとする。また、
データＤＡＴＡは、ドット印字を行う時にハイレベル
（論理「１」）となり、ドット印字を行わない時にロー
レベル（論理「０」）となる。また、クロックＣＫは、
印字すべき各ドット間で１周期を繰り返すものとする。
即ち、ドット印字を行う各位置においてはＤフリップフ
ロップ（８）の内容は常に更新されていることになる。

【０００６】以下、図２の動作について説明する。

【０００７】図２において、電源電圧Ｖｄｄが投入され
た後の正常状態においては、比較回路（１）の出力はハ
イレベル、インバータ回路（６）の出力もハイレベルと
なっており、Ｄフリップフロップ（８）は、制御回路
（７）から出力されるクロックＣＫに同期して該制御回
路（７）から出力されるデータＤＡＴＡを取り込むこと
により、ＮＭＯＳトランジスタ（９）のオンオフ制御を
行う。例えば、データＤＡＴＡが「１」の時、ＮＭＯＳ
トランジスタ（９）がオンし、サーマル抵抗（１０）に
電流が流れて該サーマル抵抗（１０）が発熱し、これよ
り前記用紙にドット印字を行えることになる。反対に、
データＤＡＴＡが「０」の時、ＮＭＯＳトランジスタ
（９）がオフし、サーマル抵抗（１０）への電流供給が
遮断されて前記用紙にドット印字が行われることはな
い。以上の動作を、クロックＣＫに同期して行うことに
より、所定の文字表示を実現できる。

【０００８】ところが、電源Ｖｄｄとして携帯用電源
（バッテリー）を使用した場合、電源電圧Ｖｄｄは徐々
に下降する。電源Ｖｄｄが下降すると、比較回路
（１）、インバータ回路（５）（６）、及び制御回路
（７）は正常動作できなくなる。具体的には、印字しな
くてもよい位置に印字してしまったり、反対に印字すべ
き位置に印字しなかったりという不都合が生じたり、印
字し放しになって消費電流を無駄に消費したり過剰な発
熱により火災を起こす恐れもある。そこで、電源電圧Ｖ
ｄｄの下降に伴い、電源電圧Ｖｄｄの分圧値が基準電圧
Ｖｒｅｆより小さくなる時点があるが、これは図２の回
路が正常動作する電圧範囲内にて生じるものとする。そ
して、電源電圧Ｖｄｄの分圧値が基準電圧Ｖｒｅｆより
小さくなると、比較回路（１）の出力がローレベル、イ
ンバータ回路（６）の出力もローレベルとなる為、Ｄフ
リップフロップ（８）はリセットされ、これよりＮＭＯ
Ｓトランジスタ（９）がオフしてサーマル抵抗（１０）
への電流供給は強制的に禁止されることになる。

【０００９】

【発明が解決しようとする課題】以上説明した様に、図
２の回路は、電源電圧Ｖｄｄが携帯用電源の消耗又は電
源回路自体の以上により低下した時、図２回路の各構成
の正常動作が補償できなくなる以前に、印字の誤動作を
確実に防止するものである。しかしながら、図２の回路
では、電源電圧Ｖｄｄに何らかのノイズが重畳して該電
源電圧Ｖｄｄが瞬間的に変動した場合に新たな不都合が
生じる。つまり、電源電圧Ｖｄｄが瞬間的に変動して
（例えば５ボルトから３ボルトへ）低下してしまい、比
較回路（１）の出力が「０」になると、Ｄフリップフロ
ップ（８）がリセットされてしまい、ＮＭＯＳトランジ
スタ（９）がオフし、これより、サーマル抵抗（１０）
にはデータＤＡＴＡの状態に関係なく電流供給が禁止さ
れてしまう。最悪の場合、電源電圧Ｖｄｄが変動から復
帰した時、その直前の該電源電圧Ｖｄｄの僅かな変動期
間に印字を希望するタイミングがあったとしても、印字
を実行できない問題があった。

【００１０】そこで、本発明は、電源電圧Ｖｄｄが瞬間
的に変動したとしても、印字を確実に行うことのできる
電源電圧検出回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、一方の入力端子に基準電圧が印加されると共に他
方の入力端子に電源電圧に応じた電圧が印加され、前記
基準電圧に対する前記電源電圧に応じた電圧の大きさを
比較する比較回路と、前記比較回路の出力端子に接続さ
れ、前記比較回路の出力変化を積分する積分回路と、前
記積分回路の積分電圧がスレッショルド電圧より大きい
時にローレベルを出力すると共に前記積分回路の積分電
圧が前記スレッショルド電圧より小さい時にハイレベル
を出力するインバータ回路と、を備え、前記比較回路及
び前記インバータ回路の電源入力に前記電源電圧を印加
すると共に、前記インバータ回路の出力に基づいて被制
御体を制御する様に構成した点である。

【００１２】

【作用】本発明によれば、比較回路の出力とインバータ
回路の入力との間に積分回路を設けたことにより、電源
電圧がノイズ等の影響を受けて瞬間的に変動したとして
も、この電源電圧の変動は積分回路により積分されてイ
ンバータ回路のスレッショルド電圧に達することはな
い。従って、被制御体を電源電圧の瞬間的な変動に関係
なく確実に制御できる。

【００１３】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。

【００１４】図１は本発明の電源電圧検出回路を示す図
である。尚、図１の構成の中で図２と同一のものについ
ては、同一番号を記し、その説明を省略するものとす
る。

【００１５】図１において、（１２）は比較回路（１）
の出力端子とインバータ回路（５）の入力端子との間に
接続された抵抗、（１３）はインバータ回路（５）の入
力端子と接地との間に接続されたコンデンサであり、前
記抵抗（１２）及び前記コンデンサ（１３）とから積分
回路が構成される。この積分回路は、電源電圧Ｖｄｄの
瞬間的な変動によって比較回路（１）の出力がハイレベ
ルからローレベルに変化したとしても、その影響がイン
バータ回路（５）に伝達されるのを遅延し、Ｄフリップ
フロップ（８）が電源電圧Ｖｄｄの変動期間にリセット
されるのを防止する為のものである。

【００１６】尚、図示はしていないが、図１（図２も含
む）に示す、Ｄフリップフロップ（８）、ＮＭＯＳトラ
ンジスタ（９）、及びサーマル抵抗（１０）は、印字す
る用途に応じたドット数だけ設けられている。例えば、
ファクシミリで印字を行う場合、用紙の排出方向に対し
て垂直方向一列に用紙の最大横幅に印字可能なドット数
だけ設けられている。また、ワードプロセッサを用いて
用紙の排出方向に対して垂直方向にライン印字を行う場
合、用紙の排出方向一行にライン印字を行うことのでき
る最大ドット数だけ設けられている。

【００１７】以下、図１の動作を図３の波形図を基に説
明する。

【００１８】まず、時刻ｔ０において、電源電圧Ｖｄｄ
が変動して下降すると、比較回路（１）の出力状態に関
係なく、前記積分回路は放電を開始し、その出力は抵抗
（１２）の抵抗値及びコンデンサ（１３）の容量で定ま
る時定数に従って下降する。具体的には、抵抗（３）
（４）の分圧値が基準電圧Ｖｒｅｆより大きい範囲で電
源電圧Ｖｄｄが変動して下降した場合、比較回路（１）
の出力はハイレベルであるが、このハイレベルは電源電
圧Ｖｄｄと等しい値である。つまり、この場合、積分電
圧の方が電源電圧Ｖｄｄより高いことから、前記積分電
圧は比較回路（１）の電源Ｖｄｄの接続線に向けて放電
されていく。逆に、抵抗（３）（４）の分圧値が基準電
圧Ｖｒｅｆより小さくなる程に電源電圧Ｖｄｄが変動し
て下降した場合、比較回路（１）の出力はローレベルと
なる。この場合、積分電圧は、比較回路（１）の接地の
接続線に向けて放電される。さて、時刻ｔ０〜ｔ１の間
においては、電源電圧Ｖｄｄの下降に伴い、インバータ
回路（５）のスレッショルド電圧Ｖｔｈは電源Ｖｄｄが
正常時の５ボルトの時に比べて更に低くなっている。従
って、時刻ｔ１において、積分出力が最小になったとし
ても、インバータ回路（５）が反転動作しない様に該イ
ンバータ回路（５）のスレッショルド電圧Ｖｔｈを実験
上得られる値に設定しておく。これより、インバータ回
路（５）が反転動作することはなく、Ｄフリップフロッ
プ（８）がリセットされることはない。

【００１９】その後、時刻ｔ１を過ぎて電源電圧Ｖｄｄ
が正常状態に復帰すると、前記積分回路は前記時定数に
従って充電を開始し、その積分電圧が上昇し始める。こ
の時、電源電圧Ｖｄｄの上昇に伴い、インバータ回路
（５）のスレッショルド電圧Ｖｔｈも一気に上昇する
が、該スレッショルド電圧Ｖｔｈは、時刻ｔ１における
積分電圧の最小値より大きくならない値に設定されてい
る。従って、インバータ回路（５）は反転動作せず、Ｄ
フリップフロップ（８）も引き続きリセットされること
はない。つまり、Ｄフリップフロップ（８）のＲ端子入
力は電源Ｖｄｄの変動と同じく変化するだけである。

【００２０】これより、電源電圧Ｖｄｄが瞬間的に変動
したとしても、Ｄフリップフロップ（８）のリセットは
確実に禁止され、確実な印字動作を実現できる。

【００２１】

【発明の効果】本発明によれば、比較回路の出力とイン
バータ回路の入力との間に積分回路を設けたことによ
り、電源電圧がノイズ等の影響を受けて瞬間的に変動し
たとしても、この電源電圧の変動は積分回路により積分
されてインバータ回路のスレッショルド電圧に達するこ
とはない。従って、被制御体を電源電圧の瞬間的な変動
に関係なく確実に制御できる利点が得られる。

【図面の簡単な説明】

【図１】本発明の電源電圧検出回路を示す図である。

【図２】従来の電源電圧検出回路を示す図である。

【図３】図１の動作を示す波形図である。

【符号の説明】

（１） 比較回路 （５）（６） インバータ回路 （７） 制御回路 （１０） サーマル抵抗 （１２） 抵抗 （１３） コンデンサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一方の入力端子に基準電圧が印加される
   と共に他方の入力端子に電源電圧に応じた電圧が印加さ
   れ、前記基準電圧に対する前記電源電圧に応じた電圧の
   大きさを比較する比較回路と、 前記比較回路の出力端子に接続され、前記比較回路の出
   力変化を積分する積分回路と、 前記積分回路の積分電圧がスレッショルド電圧より大き
   い時にローレベルを出力すると共に前記積分回路の積分
   電圧が前記スレッショルド電圧より小さい時にハイレベ
   ルを出力するインバータ回路と、を備え、 前記比較回路及び前記インバータ回路の電源入力に前記
   電源電圧を印加すると共に、前記インバータ回路の出力
   に基づいて被制御体を制御する様に構成したことを特徴
   とする電源電圧検出回路。
2. 【請求項２】 前記被制御体は、前記インバータ回路の
   出力に基づいてリセットされると共にデジタルデータを
   クロックに同期して順次保持するフリップフロップと、
   該フリップフロップの出力によりオンオフするスイッチ
   ング回路と、該スイッチング回路に直列接続される負荷
   とから成り、前記電源電圧が変動状態から正常状態に復
   帰した時に、前記フリップフロップが誤ってリセットさ
   れるのを防止したことを特徴とする請求項１記載の電源
   電圧検出回路。