JPH11510938A - 最小数の外部構成要素を有するマイクロコントローラ - Google Patents

Abstract

(57)【要約】 本発明は、回路構成要素を付属することなく、動作するように構成されたマイクロコントローラに関する。マイクロコントローラは、外部構成要素を必要とせず、出力と信号の回線だけを設定することにより適切に機能する。マイクロコントローラ(１０)は、マイクロコントローラへ一体化された内部リセット（１４）と発振器外部要素（１６）とを有する。マイクロコントローラは、電流制限抵抗などの一体化された簡単な外部構成要素も有する。

Description

【発明の詳細な説明】 最小数の外部構成要素を有するマイクロコントローラ 関連出願 本特許は、係属中の米国出願、題目”精密ＲＣ発振器”、出願番号０８／ ４９９，６０２、出願日１９９５年７月７日、発明者ラッセル・イー・クーパー 、譲受者本出願と同一人、および米国特許、題目”刻時入力ピンとしておよびデ ィジタルＩ／Ｏピンとしてあるいは装置リセットピンとしておよびディジタルＩ ／Ｏピンとして構成可能な集積回路ピンおよびその方法”、発明者ハルほか、譲 受者本出願と同一人と関連している。上記引用出願の開示は、参考に本出願へ取 り入れられている。 発明の背景 １．発明の分野 本発明はマイクロコントローラに関し、詳細には、外部構成要素のない電 力回線と信号回線だけを設定することにより動作するマイクロコントローラに関 する。マイクロコントローラが適切に動作するに必要な外部構成要素は、マイク ロコントローラの内部へ一体化されている。 ２．従来技術の説明 大抵のマイクロコントローラが適切に機能するために、外部回路は、マイ クロコントローラの複数の異なるピンへ接続されなければならない。例えば、マ イクロコントローラの刻時入力ピンは、刻時信号をマイクロコントローラの内 部構成要素へ送るために、外部の水晶発振器または抵抗ーコンデンサー（ＲＣ） 回路網へ接続されなければならない。装置のリセットピンは、一般に、マイクロ コントローラの動作状態を監視する複数の異なる検出器へ接続されている。検出 器の一つが装置のリセットを必要とする状態を監視するならば、マイクロコント ローラの或る内部構成要素をリセットするため、信号が発生し、リセットピンへ 送られる。マイクロコントローラ入力／出力（Ｉ／Ｏ）ピンは、外部回路へも接 続されている。Ｉ／Ｏピンへ／から送信された信号を制御するため、電流制限抵 抗と外部プルアップ／プルダウン抵抗は、普通、Ｉ／Ｏピンへ接続されている。 マイクロコントローラとともに外部構成要素を使用するに伴う問題は、そ れが装置のコストを増大することである。従って、最小数の外部構成要素により 機能するマイクロコントローラを提供する必要がある。そのマイクロコントロー ラは、内部リセットと発振器の回路をマイクロコントローラへ一体化している。 マイクロコントローラはまた、特定の外部構成要素を設けることを避けるため、 電流制限抵抗およびプルアップ／プルダウン抵抗などの簡単な構成要素をマイク ロコントローラへ一体化している。 発明の要約 本発明の一つの実施態様により、本発明の目的は、最小数の外部構成要素 で機能するマイクロコントローラを提供することである。 本発明のほかの目的は、内部リセットと発振器の回路をマイクロコントロ ーラへ一体化しているマイクロコントローラを提供することである。 本発明のさらにほかの目的は、特定の外部構成要素の設定を避けるため、 電流制限抵抗とプルアップ／プルダウン抵抗などの簡単な構成要素をマイクロコ ントローラへ一体化しているマイクロコントローラを提供することである。 好適な実施態様の簡単な説明 本発明の一つの実施態様により、最小数の外部構成要素により動作するこ とが出来るマイクロコントローラが開示されている。マイクロコントローラは、 マイクロコントローラが動作するための電力を供給する、マイクロコントローラ の電力ピンへ接続された電源手段から成っている。接地手段が、マイクロコント ローラの接地源形成するため、マイクロコントローラの接地ピンへ接続されてい る。機能するため刻時信号が必要であるマイクロコントローラの内部構成要素へ 刻時信号送るため、発振器手段がマイクロコントローラの内部に形成されている 。マイクロコントローラがリセットされることが必要な場合、リセット信号をマ イクロコントローラの内部へ送るため、リセット手段が、マイクロコントローラ の内部へ形成されている。Ｉ／Ｏピンへ／から送信された信号を制限し、Ｉ／Ｏ ピンへ／から送信された信号を所望のレベルに保持するため、抵抗手段がマイク ロコントローラの内部に形成されている。 本発明の前述およびほかの目的、特徴、および利点は、以降の説明、詳細 には、添付図面に示されているような本発明の好適な実施態様の説明から明らか になるであろう。 図面の簡単な説明 図１は、最小数の外部構成要素により機能するマイクロコントローラの簡 略された構成図を示す。 図２は、図１に示されたマイクロコントローラに使用された内部リセット 回路の簡略された機能構成図を示す。 図３は、図１に示されたマイクロコントローラに使用された内部抵抗回路 の簡略された機能構成図を示す。 図３Ａは、図３に示された内部抵抗回路に使用されたプルアップ／プルダ ウン器の一つの実施態様の簡略された機能構成図を示す。 図３Ｂは、図３に示された内部抵抗回路に使用されたプルアップ／プルダ ウン器のほかの実施態様の簡略された機能構成図を示す。 図３Ｃは、図３に示された内部抵抗回路に使用されたＩ／Ｏ論理の簡略さ れた機能構成図を示す。 図４は、図１に示されたマイクロコントローラに使用された内部発振器回 路の簡略された機能構成図を示す。 好適な実施態様の詳細な説明 図１に関し、最小数の外部構成要素により動作するマイクロコントローラ １０（以降マイクロコントローラ１０）が示されている。マイクロコントローラ １０は、マイクロコントローラ１０の個々のピンへ接続している信号回線と電力 をマイクロコントローラ１０へ送る電源ＶＤＤとだけにより動作することが出来 る。マイクロコントローラ１０はまた、適切に動作するため、接地源１２へ接続 されることが必要である。 マイクロコントローラ１０は、装置のコストを低減するため、マイクロコ ントローラ１０の内部に一体化された簡単な外部構成要素を有する。図１から分 かるように、マイクロコントローラ１０は、マイクロコントローラ１０の内部に 一体化された内部リセット回路要素１４と発振器回路要素１６を有する。マイク ロコントローラ１０は、さらに、特定の回路構成要素の設定を排除するため、抵 抗回路要素（すなわち、電流制限抵抗とプルアップ／プルダウン抵抗）１８など の一体化された簡単な構成要素を有する。 図２に関し、内部リセット回路要素１４が示されている。内部リセット回 路要素は、マイクロコントローラ１０がマイクロコントローラ１０をリセットす ることが必要である状態にある場合、マイクロコントローラ１０の内部構成要素 をリセットする信号を送るために使用される。内部リセット回路要素１４は、Ｏ Ｒゲート２０から成っている。ＯＲゲートは、マイクロコントローラ１０の内部 構成要素をリセットする信号を送るために使用される。ウォッチドッグタイマー ２２が、ＯＲゲート２０の入力へ接続されている。ウォッチドッグタイマー２２ は、外部構成要素を必要としない自由動作の内部タイマーである。ウォッチドッ グタイマー２２の目的は、プログラムが望むように実行しない場合の”暴走”に 対しプログラムを守ることである。マイクロコントローラ１０のファームウェア は、ウォッチドッグタイマー２２と通じており、所定のタイマー期間が終了する 前に、ウォッチドッグタイマー２２を連続的にクリアしなければならない。ウォ ッチドッグタイマー２２が、所定のタイマー期間が終わる前にクリアされなけれ ば、ウォッチドッグタイマー２２は、マイクロコントローラ１０のリセットを始 めるように、信号をＯＲゲートへ送る。ウォッチドッグタイマー２２は、本技術 の専門家には知られている。従って、ウォッチドッグタイマー２２の実際の回路 要素は、詳細に考察されない。 節電検出器回路も、ＯＲゲート２０の入力へ接続されている。節電検出器 回路２４は、マイクロコントローラ１０への電源電圧ＶＤＤを監視する。マイク ロコントローラ１０への電力が、ゼロでない最小閾値より低下し、有効な動作電 圧へ戻ると、節電検出器回路２４はＯＲゲートへ信号を送り、マイクロコントロ ーラ１４をリセットする。節電検出器回路２４は、本技術に習熟した当事者には 知られている。従って、節電検出器回路２４の実際の回路要素は、詳細に考察さ れない。 有効ＶＤＤ検出器回路２６も、ＯＲゲート２０の入力へ接続されている。 電源ＶＤＤが、マイクロコントローラ１０が適切に動作するように十分に高くな るまで、有効ＶＤＤ検出器回路２６は、マイクロコントローラ１０をリセットモ ードに保持するように、ＯＲゲート２０へ信号を送る。有効ＶＤＤ検出器回路２ ６は、上昇（前に無効）しているＶＤＤを監視し、有効ＶＤＤ検出器回路２６が マイクロコントローラ１０を動作するに十分な電圧を測定した後にだけ、リセッ トモードから抜け出るようにＯＲゲート２０に信号を送る。有効ＶＤＤ検出器回 路２６は、本技術の専門家には知られている。従って、有効ＶＤＤ検出器回路２ ６の実際の回路要素は、詳細に考察されない。 発振器始動タイマー回路２８も、ＯＲゲート２０の入力へ接続されている 。発振器始動タイマー回路２８は、ＯＲゲート２０へ信号を送り、所定量の時間 が経過するか、または、所定数の装置刻時パルスが発生するまで、マイクロコン トローラ１０をリセットモードに保持する。発振器始動タイマー回路２８は、マ イクロコントローラに安定するための刻時時間を与えるために必要である。マイ クロコントローラの時計は、水晶発振器とセラミック共振器の回路は瞬間的始動 時間を有していないので、安定するための時間が必要である。発振器始動タイマ ー回路２８は、本技術の専門家には知られている。従って、発振器始動タイマー 回路２８の実際の回路要素は、詳細に考察されない。 図３に関し、抵抗回路要素１８が詳細に示されている。抵抗回路要素１８ は、マイクロコントローラ１０のＩ／Ｏピン３０へ接続されている。抵抗回路要 素１８は、Ｉ／Ｏピン３０へ接続された複数のトランジスタセット３２から成っ ている。トランジスタセット３２は、Ｉ／Ｏピン３２へ／から送信される信号を 限定するため、抵抗強度を変えるために使用される。各トランジスタセットは、 ＮＭＯＳトランジスタ３２Ｂへ接続されたＰＭＯＳトランジスタ３２Ａから成っ ている。 複数の論理ゲート回路３４が、配置されており、個々の論理ゲート回路３ ４は、個々のトランジスタセット３２へ接続されている。各論理ゲート回路３４ は、対応するトランジスタセット３２を作動し、作動停止する信号を送るために 使用される。各論理ゲート回路３４は、ＯＲゲート３４ＡとＡＮＤゲート３４Ｂ とから成っている。 データ格納レジスタ３６が、所望の抵抗強度を示しているデータを格納す るために配置されている。抵抗レベルは、Ｉ／Ｏピン３０へ／から送信される信 号の強度を限定するために使用される。データ格納レジスタ３６は、複数の格納 小部分３６Ａから成っている。各格納小部分３６は、単一のＯＲゲート３４Ａと 否定論理素子３８とへ接続されている。否定論理素子３８の出力は、さらに、単 一ＡＮＤゲート３４Ｂの入力へ接続されている。データ格納レジスタ３６の各格 納小部分３６Ａに格納されたデータは、対応するトランジスタセット３２を作動 するか、または、作動停止するかを、個々の論理ゲート回路３４へ信号するため に使用される。 入力／出力(Ｉ／Ｏ)論理４０が、データをＩ／Ｏピン３０から書き込み、 データをＩ／Ｏピン３０から読み取るために配置されている。Ｉ／Ｏ論理４０は 、各ＯＲゲート３４Ａへ接続された一組の出力４０Ａと、各ＡＮＤゲート３４Ｂ へ接続されたもう一組の出力４０Ｂとを有する。 図３Ｃに関し、Ｉ／Ｏ論理４０の簡略された機能構成図が示されている。 Ｉ／Ｏ論理４０は、Ｉ／Ｏ制御ラッチ４２から成っている。Ｉ／Ｏ制御ラッチ４ ０は、Ｉ／Ｏピン３０（図３）を入力ピン（すなわち、Ｉ／Ｏピン３０からの読 み取りデータ、Ｑ＝１）として、または、出力ピン（すなわち、Ｉ／Ｏピン３０ からの書き込みデータ、Ｑ＝０）として設定するデータバス４４へ接続されてい る。出力データラッチ４６も、データバス４４へ接続されている。出力データラ ッチ４６は、Ｉ／Ｏピン３０が出力ピンとして構成される場合、Ｉ／Ｏピン３０ から書き込まれるデータバス４４からのデータを記録するために使用される。Ｉ ／Ｏ論理４０が、Ｉ／Ｏピン３０からのデータを読み取るため、Ｉ／Ｏピン３０ へ信号を送るために、ＡＮＤゲート４８が配置されている。読み取り信号４８Ａ と使用可能Ｉ／Ｏ論理信号４８Ｂが、ＡＮＤゲート４８へ入力されると、Ｉ／Ｏ ピン３０が入力ピンとして構成されるならば、データは、Ｉ／Ｏピン３０からデ ータバス回線５０を通りデータバス４０へ直接に送られる。 上述のように、Ｉ／Ｏ論理４０は各論理ゲート回路３４へ接続されている 。各論理ゲート回路３４の各ＯＲゲート３４Ａは、出力データラッチ４６の反転 された出力Ｑへ接続された入力と、Ｉ／Ｏ制御ラッチ４２の出力Ｑへ接続された もう一つの入力とを有する。各論理ゲート回路３４の各ＡＮＤゲート３４Ｂは、 出力データラッチ４６の反転された出力Ｑへ接続された入力と、Ｉ／Ｏ制御ラッ チ４２の反転された出力Ｑへ接続されたもう一つの入力とを有する。データをＩ ／Ｏピン３０へ書き込むため、Ｉ／Ｏ制御ラッチ４２は、Ｉ／Ｏピン３０を出力 ピン（Ｑ＝０）としてセットしなければならない。次に、出力ラッチ４６は、デ ータバス２０からＷＲ ＰＯＲＴ４６Ａを通り送られるデータを記録する。 再び図３に関し、プルアップ／プルダウン 抵抗制御回路５２は、抵抗回 路要素１８にも形成されている。プルアップ／プルダウン 抵抗制御回路５２は 、Ｉ／Ｏピン３０へ接続され、所望のレベルでＩ／Ｏピン３０へ／から送信され た信号を保持するために使用される。 図３Ａに関し、プルアップ／プルダウン 抵抗制御回路５２の一つの実施 態様が、示されている。この実施態様において、プルアップ／プルダウン抵抗制 御回路５２は、Ｉ／Ｏピン３０へ接続された入力を有する第一否定論理素子から 成っている。第二否定論理素子５６も形成されており、第一否定論理素子５４の 出力へ接続された入力と第一否定論理素子５４の入力へ接続された出力とを有す る。 図３Ｂに関し、プルアップ／プルダウン 抵抗制御回路５２のもう一つの 実施態様が、示されている。この実施態様において、プルアップ／プルダウン 抵抗制御回路５２は、主に、ＮＭＯＳトランジスタ６０へ接続されたＰＭＯＳト ランジスタ５８から成っている。否定論理素子６２が形成されており、Ｐ ＭＯＳトランジスタ５８のゲートへ接続された入力と、ＮＭＯＳトランジスタ６ ０のゲートへ接続された出力とを有する。否定論理素子６２へ接続された入力も 、プルアップ制御メモリー小部分６４へ接続されている。プルアップ制御メモリ ー小部分６４は、プルアップ／プルダウン抵抗制御回路５２を制御するデータを 格納するために使用される。 図４に関し、内部発振器回路１６が詳細に示されている。内部発振器回路 １６は、正確な所定の電圧レベル、例えば、所定の高低電圧閾値の間で正確に発 振することにより所定の周波数の発振信号を発生する抵抗ーコンデンサー（ＲＣ ）発振器回路である。内部発振器回路１６は、高低閾値の電圧値の間で正確に発 振する、ノード７０における発振信号を発生する。発振周波数は、抵抗７２とコ ンデンサー７４の時定数により決定され、発振周波数は、抵抗２２とコンデンサ ー１４との積に反転して比例する。 内部発振器回路１６は、比較器７６、７８とＳ／Ｒフリップフロップ８０ を有する。比較器７６、７８は、このセットへそれぞれ接続された出力を有し、 Ｓ／Ｒフリップフロップ８０の入力リセットする。回路ノード７０は、比較器７ ６の非反転入力と比較器７８の反転入力とへ接続されている。比較器７６の反転 入力は、Ｖ¹Ｈで表された、高い閾値電圧ＶＨの修正バージョンを受信するため に接続されている。同様に、比較器７８の非反転入力は、Ｖ¹Ｌで表された、低 い閾値電圧の修正バージョンを受信するために接続されている。 Ｓ／Ｒフリップフロップ８０の反転出力は、定７２を経て回路ノード７０ へ接続されている。Ｓ／Ｒフリップフロップ８０の出力は、Ｓ／Ｒフリップフロ ップ８０がセットまたはリセットされているかに従って、フリップフロップ２０ へ送られた供給電圧の間で、例えば、ＶＤＤとＶＳＳの間で切り替わる。例えば 、Ｓ／Ｒフリップフロップ８０がセットされていると、論理１から論理０へ切り 替わる。従って、電圧ＶＤＤからＶＳＳへ変移する。 内部発振器回路１６はさらに、Ｓ／Ｒフリップフロップ８０が切り替わる 場合、回路ノード７０に現れる発振周波数の行き過ぎ電圧ＶＨまたは不足電圧Ｖ Ｌに基づいて、比較器７６、７８へ送られた修正された高低閾値電圧をそれぞれ 発生する電圧修正回路８２、８４を有する。詳細に言えば、Ｓ／Ｒフリップフロ ップ８０が、その時間までに修正された電圧Ｖ¹Ｈを越えている発振信号に応答 して正確に切り替わるように、回路８２は修正された電圧Ｖ¹Ｈを発生して、比 較器７６の反転入力へ送る。発振周波数は、所定の高い閾値電圧ＶＨにほぼ等し い。同様に、Ｓ／Ｒフリップフロップ８０が、その時間までに修正された電圧Ｖ¹ Ｌより低下している発振信号に応答して正確に切り替わるように、回路８４は 修正された電圧Ｖ¹Ｌを発生して、比較器７８の非反転入力へ送る。発振周波数 は、所定の低い閾値電圧ＶＬにほぼ等しい。この様に、内部発振器回路１６は、 電圧ＶＨとＶＬとの間で正確に発振する、回路ノード７０に現れる信号を発生す る。これにより、回路ノード７０における信号は、所定のほぼ一定周波数で発振 する。 電圧修正回路８２は、高い閾値電圧の修正バージョンを発生して、比較器 ７６へ送る増幅器８６を有する。増幅器８６は、高い閾値電圧ＶＨを受信する要 素に接続された第一入力を有する。増幅器８６の第二入力は、コンデンサー８８ の第一端子へ接続されており、後者は、増幅器８６の出力へ接続された第二端子 を有する。増幅器８６の出力はさらに、比較器７６の反転入力へ接続されている 。回路８２も、回路ノード７０と増幅器８６の第二入力との間に接続されている 。スイッチ９０はまた、Ｓ／Ｒフリップフロップ８０の反転出力への制御入力を 有する。 同様に、電圧修正回路８４は、低い閾値電圧の修正バージョンを発生して 、比較器７８へ送る増幅器９２を有する。増幅器９２は、低い閾値電圧ＶＬを受 信するために接続された第一入力を有する。増幅器９２の第二入力は、コンデン サ ー９４の第二端子へ接続されており、後者は増幅器９２の出力へ接続された第二 端子を有する。増幅器９２の出力はさらに、比較器７８の反転入力へ接続されて いる。回路８４はまた、回路ノード７０と増幅器９２の第二入力との間に接続さ れたスイッチ９６を有する。スイッチ９６はまた、Ｓ／Ｒフリップフロップ８０ の反転出力への制御入力を有する。 本発明は詳細に示され、その好適な実施態様を引用して説明されているが 、形と細部の前述およびほかの変更が、発明の精神と範囲から逸脱することなく 行われることは、本技術に精通した当事者には理解されるであろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビンガム，グレゴリー アメリカ合衆国，85233 アリゾナ州，ギ ルバート，ベイ ショア ブールバード 440 (72)発明者 フィンク，スコット アメリカ合衆国，85204 アリゾナ州，グ レンデール，ウェスト ヤッカ 6327 (72)発明者 ロジャース，ジェームズ，クラーク アメリカ合衆国，85044 アリゾナ州，フ ェニックス，イースト マウンテン スカ イ アベニュー 4512 (72)発明者 エリソン，スコット アメリカ合衆国，85225 アリゾナ州，チ ャンドラー，＃2121 サウス エリザベス ウェイ 250

Claims (1)

1. 【特許請求の範囲】 １．最小数の外部構成要素により動作することが出来るマイクロコントロ ーラにおいて： 前記マイクロコントローラへ電力源を供給する、前記マイクロコントロー ラの電力ピンへ接続された電源手段と； 前記マイクロコントローラの接地源を形成している、前記マイクロコント ローラの接地ピンへ接続された接地手段と； 機能するため刻時信号を必要とする前記マイクロコントローラの内部構成 要素へ前記刻時信号を送る、前記マイクロコントローラ内部の発振器手段と； 前記マイクロコントローラがリセットされることが必要である場合、リセ ット信号を前記マイクロコントローラの内部構成要素へ送る、前記マイクロコン トローラ内部のリセット手段と； 前記少なくとも一つのＩ／Ｏピンへ／から送信された信号を制限し、かつ 、前記少なくとも一つの入力／出力（Ｉ／Ｏ）へ／から送信された前記信号を望 まれるレベルに保持する、前記マイクロコントローラ内部の、前記マイクロコン トローラの少なくとも一つのＩ／Ｏピンへ接続された抵抗手段と；を組み合わせ で含んでいることを特徴とする前記マイクロコントローラ。 ２．請求項１に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記抵抗手段が前記マイクロコントローラのすべてのＩ／ Ｏピンへ接続されていることを特徴とする前記マイクロコントローラ。 ３．請求項１に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにして、前記発振信号が第一供給電圧源から発生した第一と第二電圧 の間で正確に発振し、かつ、その発振周波数が一連の抵抗ーコンデンサー(ＲＣ) 回路網の時定数により決定されることを確実にすることにより、前記発振器手段 が所定の周波数の発振信号を前記ＲＣ回路網に発生する前記マイクロコントロー ラにおいて： 前記ＲＣ回路網へ接続された第一入力を有する第一比較器と； 前記ＲＣ回路網へ接続された第一入力を有する第二比較器と； 前記第一比較器の出力へ接続された第一入力と、前記第二比較器の出力へ 接続された第二入力と、前記ＲＣ回路網へ接続された出力とを有するフリップフ ロップと； 前記第一電圧を受け、かつ、前記第一電圧の修正されたバージョンを前記 第一比較器の第二入力へ送る第一電圧修正手段にして、前記第一電圧の前記修正 されたバージョンが、第一論理レベルから第二論理レベルへの前記フリップフロ ップの切り替えの時に、前記第一電圧と前記発振信号の電圧との間の電圧差によ り調節された前記第一電圧に等しい前記第一電圧修正手段と； 前記第二電圧を受け、かつ、前記第二電圧の修正されたバージョンを前記 第二比較器の第二入力へ送る第二電圧修正手段にして、前記第一電圧の前記修正 されたバージョンが、第二論理レベルから第一論理レベルへの前記フリップフロ ップの切り替えの時に、前記第二電圧と前記発振信号の電圧との間の電圧差によ り調節された前記第二電圧に等しい前記第一電圧修正手段と；を含んでいること を特徴とする前記マイクロコントローラ。 ４．請求項３に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記第一電圧修正手段が、前記フリップフロップが前記第 一論理レベルから前記第二論理レベルへ切り替わると、前記発振信号を抽出する 手段を含んでいることを特徴とする前記マイクロコントローラ。 ５．請求項３に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記第二電圧修正手段が、前記フリップフロップが前記第 二論理レベルから前記第一論理レベルへ切り替わると、前記発振信号を抽出する 手段を含んでいることを特徴とする前記マイクロコントローラ。 ６．請求項１に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記リセット手段が、 前記マイクロコントローラの内部構成要素をリセットする信号を出力する 論理ゲート手段と； 所定時間の期間が経過する前に、ウォッチドッグタイマーがクリアされな いならば、前記マイクロコントローラをリセットするため信号を前記論理ゲート 手段へ送る、前記論理ゲート手段の第一入力へ接続されたウォッチドッグタイマ ー手段と； 前記マイクロコントローラへの電力がゼロでない最小閾値より低下し、次 に、有効な動作電圧へ戻る場合、前記マイクロコントローラをリセットするため 信号を前記論理ゲート手段へ送る、前記論理ゲート手段の第二入力へ接続された 節電検出器手段と； 有効動作電圧が測定されるまで、前記マイクロコントローラをリセットモ ードに保持するため、信号を前記論理ゲート手段へ送る、前記論理ゲート手段の 第三入力へ接続された有効ＶＤＤ検出器手段と； 所定時間の期間の少なくとも一つが経過し、所定数の刻時パルスが発生す るまで、前記マイクロコントローラを前記リセットモードに保持するため信号を 前記論理ゲート手段へ送る、前記論理ゲート手段の第四入力へ接続された発振器 始動タイマー手段と;を含んでいることを特徴とする前記マイクロコントローラ 。 ７．請求項１に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記抵抗手段が、 前記少なくとも一つのＩ／Ｏピンへ／から送信された前記信号制限するた め抵抗の強度を変える、前記少なくとも一つのＩ／Ｏピンへ接続された複数のト ランジスタセット手段と； 個々の論理ゲート回路要素が、前記複数のトランジスタセットの望まれる トランジスタセットを作動するため、個々のトランジスタセット手段へ接続され ている複数の論理ゲート回路要素と； 前記少なくとも一つのＩ／Ｏピンへ／から送信された前記信号を制限する ためデータを望まれる抵抗強度に格納し、かつ、前記複数の抵抗セットの前記望 まれるトランジスタセットを作動するため前記複数の論理ゲート回路要素手段に 信号を送る、前記複数の論理ゲート回路要素手段のそれぞれへ接続されたレジス タ手段と； 少なくとも一つのＩ／Ｏピンへ／から送信された前記信号を望まれるレベ ルに保持する、前記少なくとも一つのＩ／Ｏピンへ接続され、前記マイクロコン トローラ内部の手段と； データを前記少なくとも一つのＩ／Ｏピンから書き込み、かつ、データを 前記少なくとも一つのＩ／Ｏピンから読み取る、前記複数の論理回路要素手段の それぞれへ接続されたＩ／Ｏ論理手段と；を含んでいることを特徴とする前記マ イクロコントローラ。 ８．請求項７に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記少なくとも一つのＩ／Ｏピンへ／から送信された前記 信号を望まれるレベルに保持する前記手段が、 前記少なくとも一つのＩ／Ｏピンへ接続された入力を有する第一否定論理 素子と； 前記第一否定論理素子の出力へ接続された入力と前記第一否定論理素子の 前記入力へ接続された出力とを有する第二否定論理素子と；を含んでいることを 特徴とする前記マイクロコントローラ。 ９．請求項７に記載の最小数の回路構成要素により動作できるマイクロコ ントローラにおいて：前記少なくとも一つのＩ／Ｏピンへ／から送信された前記 信号を望まれるレベルに保持する前記手段が、 ＰＭＯＳトランジスタと； 前記ＰＭＯＳトランジスタへ接続されたＮＭＯＳトランジスタと； 前記ＰＭＯＳトランジスタのゲートへ接続された入力と前記ＮＭＯＳトラ ンジスタのゲートへ接続された出力とを有する否定論理素子と； 前記ＰＭＯＳと前記ＮＭＯＳを作動しかつ作動停止するためデータを格納 する、前記否定論理素子の前記入力へ接続されたメモリー小部分手段と；を含ん でいることを特徴とする前記マイクロコントローラ。 １０．請求項７に記載の最小数の回路構成要素により動作できるマイクロ コントローラにおいて：前記トランジスタセット手段のそれぞれが、 ＰＭＯＳトランジスタと； 前記ＰＭＯＳトランジスタへ接続されたＮＭＯＳトランジスタと；を含ん でいることを特徴とする前記マイクロコントローラ。 １１．請求項１０に記載の最小数の回路構成要素により動作できるマイク ロコントローラにおいて：前記複数の論理ゲート回路要素手段のそれぞれが、 前記レジスタ手段の個々の小部分へ接続された入力、前記Ｉ／Ｏ論理手段 へ接続された入力、および前記ＰＭＯＳトランジスタへ接続された出力を有する ＯＲゲートと； 前記レジスタ手段の前記個々の小部分へ接続された入力を有する否定論理 素子と； 前記否定論理素子の出力へ接続された入力、前記Ｉ／Ｏ論理手段へ接続さ れた入力、および前記ＮＭＯＳトランジスタへ接続された出力を有するＡＮＤゲ ートと；を含んでいることを特徴とする前記マイクロコントローラ。 １２．請求項７に記載の最小数の回路構成要素により動作できるマイクロ コントローラにおいて：前記Ｉ／Ｏ論理手段が、 前記少なくとも一つのＩ／Ｏピンへ／からデータを送信するデータバス手 段と； 前記少なくとも一つのＩ／Ｏピンを入力ピンとしてセットするため信号を 送り、かつ、前記少なくとも一つのＩ／Ｏピンを出力ピンとしてセットするため 信号を送る、前記データバス手段へ接続されたＩ／Ｏ制御ラッチ手段と； 前記少なくとも一つのＩ／Ｏピンが前記出力ピンとして構成される場合、 前記少なくとも一つのＩ／Ｏピンから書き込まれる前記データバスからのデータ を記録する、前記データバス手段へ接続された出力データラッチ手段と； 前記少なくとも一つのＩ／Ｏピンが前記入力ピンとして構成される場合、 前記少なくとも一つのＩ／Ｏピンへ入力されたデータを前記データバスへ送るよ うに、前記少なくとも一つのＩ／Ｏピンに信号を送る、前記少なくとも一つのＩ ／Ｏピンへ接続された出力と読み取りイネーブル信号へ接続された入力とを有す るＡＮＤゲート手段と；を含んでいることを特徴とする前記マイクロコントロー ラ。 １３．最小数の回路構成要素により動作できるマイクロコントローラにお いて： 前記マイクロコントローラに電力源を送る、前記マイクロコントローラの 電力ピンへ接続された電源手段と； 前記マイクロコントローラに接地源を形成する、前記マイクロコントロー ラの接地ピンへ接続された接地手段と； 機能するために刻時信号を必要とする前記マイクロコントローラの内部構 成要素へ刻時信号を送る、前記マイクロコントローラ内部の発振器手段にして、 前記発振信号が第一供給電圧源から発生した第一と第二電圧の間で正確に発振し 、この場合、発振周波数が前記ＲＣ回路網の時定数により決定されることを確実 にすることにより、前記発振器手段が所定周波数の発振信号を一連の抵抗ーコン デンサー（ＲＣ）回路網に発生し： 前記ＲＣ回路網へ接続された第一入力を有する第一比較器と； 前記ＲＣ回路網へ接続された第一入力を有する第二比較器と； 前記第一比較機器の出力へ接続された第一入力、前記第二比較器の 出力へ接続された第二入力、および前記ＲＣ回路網へ接続された出力を有するフ リップフロップと； 前記第一電圧を受け、かつ、前記第一電圧の修正されたバージョン を前記第一比較器の第二入力へ送る第一電圧修正手段にして、前記フリップフロ ップが第一論理レベルから第二論理レベルへ切り替わる時点で、前記第一電圧の 修正されたバージョンが前記第一電圧と前記発振信号との間の電圧の差により調 節された前記第一電圧に等しい前記第一電圧修正手段と； 前記第二電圧を受け、かつ、前記第二電圧の修正されたバージョン を前記第二比較器の第二入力へ送る第二電圧修正手段にして、前記フリップフロ ップが第二論理レベルから第一論理レベルへ切り替わる時点で、前記第二電圧の 修正されたバージョンが前記第二電圧と前記発振信号との間の電圧の差により調 節された前記第一電圧に等しい前記第二電圧修正手段と； を含んでいる前記発振器手段と； 前記マイクロコントローラがリセットされることを必要とする場合、リセ ット信号を前記マイクロコントローラの内部構成要素へ送る、前記マイクロコン トローラへ接続されたリセット手段にして、前記リセット手段が： 前記マイクロコントローラの内部構成要素をリセットする信号を出 力する論理ゲート手段と； 所定の時間切れ期間が経過する前に、ウォッチドッグタイマーがク リアされなければ、前記マイクロコントローラをリセットするため信号を前記論 理ゲート手段へ送る、前記論理ゲート手段の入力へ接続されたウォッチドッグタ イマー手段と； 前記マイクロコントローラへの電力が、ゼロでない最小閾値より低 下し、次に、有効動作電圧へ戻る場合、前記マイクロコントローラをリセットす るため信号を前記論理ゲート手段へ送る、前記論理ゲート手段の入力へ接続され た節電検出器手段と； 有効動作電圧が測定されるまで、前記マイクロコントローラをリセ ットモードに保持するため、信号を前記論理ゲート手段へ送る、前記論理ゲート 手段の入力へ接続された有効ＶＤＤ検出器手段と； 少なくとも一つの所定時間の期間が経過し、かつ、所定数の刻時パ ルスが発生するまで、前記マイクロコントローラを前記リセットモードに保持す るため信号を前記論理ゲート手段へ送る、前記論理ゲート手段の入力へ接続され た発振器始動タイマー手段と； を含んでいるリセット手段と； 前記各Ｉ／Ｏピンへ／から送信された信号を制限し、前記各Ｉ／Ｏピンへ ／から送信された前記信号を望まれるレベルに保持する、前記マイクロコントロ ーラの角Ｉ／Ｏピンへ接続された、前記マイクロコントローラ内部の抵抗体手段 にして、前記抵抗手段が： 前記少なくとも一つのＩ／Ｏピンへ／から送信された前記信号を制 限するため抵抗の強度を変える、前記少なくとも一つのＩ／Ｏピンへ接続された 複数のトランジスタセット手段にして、前記複数のトランジスタセットのそれぞ れが： ＰＭＯＳトランジスタと； 前記ＰＭＯＳトランジスタへ接続されたＮＭＯＳトランジ スタと； を含んでいる前記複数のトランジスタセット手段と； 個々の論理ゲート回路要素が、前記複数のトランジスタセットの望 まれるトランジスタセットを作動するように信号を送るため、個々のトランジス タセットへ接続されている複数の論理ゲート回路要素にして、前記複数の論理ゲ ート回路要素が： 前記レジスタ手段の個々の少数部分へ接続された入力、前 記Ｉ／Ｏ論理手段へ接続された入力、および前記ＰＭＯＳトランジスタへ接続さ れた出力を有するＯＲゲートと； 前記レジスタ手段の前記個々の小部分へ接続された入力を有 する否定論理素子と； 前記否定論理素子の出力へ接続された入力、前記Ｉ／Ｏ論理 手段へ接続された入力、および前記ＮＭＯＳトランジスタへ接続された出力を有 するＡＮＤゲートと； 前記複数の論理ゲート回路要素と； 前記少なくとも一つのＩ／Ｏピンへ／から送信された前記信号を制 限するため望まれる抵抗の強度のデータを格納し、かつ、前記複数の抵抗のセッ ト前記望まれるトランジスタセットを作動するため前記複数の論理ゲート回路要 素手段に信号を送る、前記複数の論理ゲート回路要素手段のそれぞれへ接続され たレジスタ手段と： 前記少なくとも一つのＩ／Ｏピンへ／から送信された前記信号を望 まれるレベルに保持する、前記少なくとも一つのＩ／Ｏピンへ接続され、前記マ イクロコントローラ内部の手段と； 前記少なくとも一つのＩ／Ｏピンからデータを書き込み、かつ、前 記少なくとも一つのＩ／Ｏピンからデータを読み取る、前記複数の論理ゲート回 路要素手段へ接続されたＩ／Ｏ論理手段にして、前記Ｉ／Ｏ論理手段が： 前記少なくとも一つのＩ／Ｏピンへ／からデータを送るデー タバス手段と； 前記少なくとも一つのＩ／Ｏピンを入力ピンとしてセットす るため信号を送り、かつ、前記少なくとも一つのＩ／Ｏピンを出力ピンとしてセ ットするため信号を送る、前記データバス手段へ接続されたＩ／Ｏ制御ラッチ手 段と； 前記少なくとも一つのＩ／Ｏピンが前記出力ピンとして構成 される場合、前記少なくとも一つのＩ／Ｏピンから書き込みまれる、データバス 手段からのデータを記録する、前記データバス手段へ接続された出力データラッ チ手段と； 前記少なくとも一つのＩ／Ｏピンが前記入力ピンとして構成 される場合、前記少なくとも一つのＩ／Ｏピンへ入力されたデータを前記データ バス手段へ送るため前記少なくとも一つのＩ／Ｏピンへ信号を送る、前記少なく とも一つのＩ／Ｏピンへ接続された出力と読み取るりイネーブル信号へ接続され た入力とを有するＡＮＤゲート手段と； を含んでいる前記Ｉ／Ｏ論理手段と； を含んでいる前記抵抗手段と； を組み合わせて含んでいることを特徴とする前記マイクロコントローラ。 １４．請求項１３に記載の最小数の回路構成要素により動作できるマイク ロコントローラにおいて：前記第一電圧修正手段が、前記フリップフロップが前 記第一論理レベルから前記第二論理レベルへ切り替わると、前記発振信号を抽出 する手段を含んでいることを特徴とする前記マイクロコントローラ。 １５．請求項１３に記載の最小数の回路構成要素により動作できるマイク ロコントローラにおいて：前記第二電圧修正手段が、前記フリップフロップが前 記第二論理レベルから前記第一論理レベルへ切り替わると、前記発振信号を抽出 する手段を含んでいることを特徴とする前記マイクロコントローラ。 １６．請求項１３に記載の最小数の回路構成要素により動作できるマイク ロコントローラにおいて：少なくとも一つのＩ／Ｏピンへ／から送信された前記 信号を望まれるレベルに保持する前記手段が、 前記少なくとも一つのＩ／Ｏピンへ接続された入力を有する第一否定論理 素子と； 前記第一否定論理素子の出力へ接続された入力と前記第一否定論理素子の 前記入力へ接続された出力とを有する第二否定論理素子と；を含んでいることを 特徴とする前記マイクロコントローラ。 １７．請求項１３に記載の最小数の回路構成要素により動作できるマイ クロコントローラにおいて：前記少なくとも一つのＩ／Ｏピンへ／から送信され た前記信号を望まれるレベルに保持する前記手段が、 ＰＭＯＳトランジスタと； 前記ＰＭＯＳトランジスタへ接続されたＮＭＯＳトランジスタと； 前記ＰＭＯＳトランジスタのゲートへ接続された入力と前記ＮＭＯＳトラ ンジスタのゲートへ接続された出力とを有する否定論理素子と； 前記ＰＭＯＳと前記ＮＭＯＳを作動しかつ作動停止するためデータを格納 する、前記否定論理素子の前記入力へ接続されたメモリー小部分手段と；を含ん でいることを特徴とする前記マイクロコントローラ。