JPH08161883A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08161883A JPH08161883A JP6296761A JP29676194A JPH08161883A JP H08161883 A JPH08161883 A JP H08161883A JP 6296761 A JP6296761 A JP 6296761A JP 29676194 A JP29676194 A JP 29676194A JP H08161883 A JPH08161883 A JP H08161883A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 外部へ出力されるデータのフローティング状
態をなくし、１つの動作サイクルにおいて有効な外部出
力データが出力される期間を長くすることができる半導
体記憶装置を提供することである。 【構成】 メモリセルから読出されたデータＤ，／Ｄ
が、データ線対ＤＢ，／ＤＢに伝達される。ゲート制御
回路ＧＣは、データＤ，／Ｄがデータ線対ＤＢ，／ＤＢ
に伝達されたことを検出し、制御信号ＣＳを活性化す
る。その制御信号ＣＳが活性化されると、トランスファ
ゲート１１および１２がともにオンし、データＤおよび
／Ｄがラッチ回路１３および１４に伝達されてラッチさ
れる。そして、そのようにラッチされたデータに応答す
る出力データＤＯが出力バッファ回路ＯＢからデータ入
出力ピンＤＱを介して外部へ出力される。
態をなくし、１つの動作サイクルにおいて有効な外部出
力データが出力される期間を長くすることができる半導
体記憶装置を提供することである。 【構成】 メモリセルから読出されたデータＤ，／Ｄ
が、データ線対ＤＢ，／ＤＢに伝達される。ゲート制御
回路ＧＣは、データＤ，／Ｄがデータ線対ＤＢ，／ＤＢ
に伝達されたことを検出し、制御信号ＣＳを活性化す
る。その制御信号ＣＳが活性化されると、トランスファ
ゲート１１および１２がともにオンし、データＤおよび
／Ｄがラッチ回路１３および１４に伝達されてラッチさ
れる。そして、そのようにラッチされたデータに応答す
る出力データＤＯが出力バッファ回路ＯＢからデータ入
出力ピンＤＱを介して外部へ出力される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、ＥＤＯ（Extended Data Out)機能を有するダ
イナミックランダムアクセスメモリに関するものであ
る。
し、特に、ＥＤＯ（Extended Data Out)機能を有するダ
イナミックランダムアクセスメモリに関するものであ
る。
【０００２】
【従来の技術】従来のダイナミックランダムアクセスメ
モリ（以下ＤＲＡＭと呼ぶ）においては、ファーストペ
ージ機能を有するものがある。そのファーストページ機
能とは、ロウアドレスストローブ信号／ＲＡＳを活性化
させたまま保持し、その状態でコラムアドレスストロー
ブ信号／ＣＡＳとともにコラムアドレスを変化させて複
数のメモリセルにアクセスするファーストページ機能に
加えて、次のような機能を有するものである。その機能
とは、アクティブ期間中に信号／ＣＡＳがＨレベルのと
きにコラムアドレスの変化を検知し、アクセスを開始す
る機能である。
モリ（以下ＤＲＡＭと呼ぶ）においては、ファーストペ
ージ機能を有するものがある。そのファーストページ機
能とは、ロウアドレスストローブ信号／ＲＡＳを活性化
させたまま保持し、その状態でコラムアドレスストロー
ブ信号／ＣＡＳとともにコラムアドレスを変化させて複
数のメモリセルにアクセスするファーストページ機能に
加えて、次のような機能を有するものである。その機能
とは、アクティブ期間中に信号／ＣＡＳがＨレベルのと
きにコラムアドレスの変化を検知し、アクセスを開始す
る機能である。
【０００３】図９は、ファーストページ機能を有する従
来のＤＲＡＭの動作波形を示すタイミングチャートであ
る。この図９においては、信号／ＲＡＳ、信号／ＣＡＳ
および外部出力データＤＯが示される。
来のＤＲＡＭの動作波形を示すタイミングチャートであ
る。この図９においては、信号／ＲＡＳ、信号／ＣＡＳ
および外部出力データＤＯが示される。
【０００４】図９を参照して、データの読出時に、信号
／ＲＡＳがＬレベルに変化した状態で、信号／ＣＡＳが
Ｌレベルに変化するごとに外部出力データＤＯがデータ
出力ピンから出力される。この場合、信号／ＣＡＳがＬ
レベルであるときに、外部出力データを出力するための
出力バッファ回路が活性化される。
／ＲＡＳがＬレベルに変化した状態で、信号／ＣＡＳが
Ｌレベルに変化するごとに外部出力データＤＯがデータ
出力ピンから出力される。この場合、信号／ＣＡＳがＬ
レベルであるときに、外部出力データを出力するための
出力バッファ回路が活性化される。
【０００５】このため、図９において時刻ｔ１からｔ２
までの間の期間および時刻ｔ３からｔ４までの期間にお
いては、外部出力データＤＯがフローティング状態とな
る。したがって、時刻ｔ１からｔ２までの期間および時
刻ｔ３からｔ４までの期間のそれぞれにおいては、外部
出力データＤＯのレベルが、Ｈレベルと、Ｌレベルとの
中間のレベルに向かって減衰する。
までの間の期間および時刻ｔ３からｔ４までの期間にお
いては、外部出力データＤＯがフローティング状態とな
る。したがって、時刻ｔ１からｔ２までの期間および時
刻ｔ３からｔ４までの期間のそれぞれにおいては、外部
出力データＤＯのレベルが、Ｈレベルと、Ｌレベルとの
中間のレベルに向かって減衰する。
【０００６】また、近年、ＤＲＡＭは、高周波数の動作
サイクルで動作することが必要とされてきている。この
ように動作サイクルが高周波数化されると、信号／ＣＡ
ＳがＨレベルになる期間およびＬレベルになる期間がと
もに短くなる。このため、前述のようにフローティング
状態が生じるファーストページ機能を有するＤＲＡＭを
備えたシステムでは、減衰されていない有効なデータを
ＤＲＡＭから受取るマージンが減るという問題がある。
サイクルで動作することが必要とされてきている。この
ように動作サイクルが高周波数化されると、信号／ＣＡ
ＳがＨレベルになる期間およびＬレベルになる期間がと
もに短くなる。このため、前述のようにフローティング
状態が生じるファーストページ機能を有するＤＲＡＭを
備えたシステムでは、減衰されていない有効なデータを
ＤＲＡＭから受取るマージンが減るという問題がある。
【０００７】このような問題を解消するものとして、Ｅ
ＤＯ機能を有するＤＲＡＭがある。図１０は、ＥＤＯ機
能を有する従来のＤＲＡＭの動作波形を示すタイミング
チャートである。この図１０においては、図９の場合と
同様に、信号／ＲＡＳ、信号／ＣＡＳおよび外部出力デ
ータＤＯが示される。
ＤＯ機能を有するＤＲＡＭがある。図１０は、ＥＤＯ機
能を有する従来のＤＲＡＭの動作波形を示すタイミング
チャートである。この図１０においては、図９の場合と
同様に、信号／ＲＡＳ、信号／ＣＡＳおよび外部出力デ
ータＤＯが示される。
【０００８】図１０を参照して、このようなＥＤＯ機能
を有するＤＲＡＭにおいては、信号／ＣＡＳがＨレベル
である場合の外部出力データＤＯは、その前に信号／Ｃ
ＡＳがＬレベルであった場合の外部出力データＤＯのレ
ベルに保持される。すなわち、このＥＤＯ機能を有する
ＤＲＡＭでは、信号／ＣＡＳがＨレベルである場合で
も、外部出力データＤＯのレベルが減衰せずに保持され
る。ただし、図１０に示した動作は理想的な動作であ
り、現実的にはこのような動作波形は得られない。
を有するＤＲＡＭにおいては、信号／ＣＡＳがＨレベル
である場合の外部出力データＤＯは、その前に信号／Ｃ
ＡＳがＬレベルであった場合の外部出力データＤＯのレ
ベルに保持される。すなわち、このＥＤＯ機能を有する
ＤＲＡＭでは、信号／ＣＡＳがＨレベルである場合で
も、外部出力データＤＯのレベルが減衰せずに保持され
る。ただし、図１０に示した動作は理想的な動作であ
り、現実的にはこのような動作波形は得られない。
【０００９】次に、ＥＤＯ機能を有する従来のＤＲＡＭ
の具体的な回路構成について説明する。図１１は、ＥＤ
Ｏ機能を有する従来のＤＲＡＭの出力回路の構成を示す
回路図である。
の具体的な回路構成について説明する。図１１は、ＥＤ
Ｏ機能を有する従来のＤＲＡＭの出力回路の構成を示す
回路図である。
【００１０】図１１を参照して、この出力回路は、デー
タ線対ＤＢ，／ＤＢ、トランスファゲート１１，１２、
ラッチ回路１３，１４、出力バッファ回路ＯＢおよびデ
ータ入出力ピンＤＱを含む。
タ線対ＤＢ，／ＤＢ、トランスファゲート１１，１２、
ラッチ回路１３，１４、出力バッファ回路ＯＢおよびデ
ータ入出力ピンＤＱを含む。
【００１１】ラッチ回路１３は、インバータ１３１およ
び１３２を含む。ラッチ回路１４は、インバータ１４１
および１４２を含む。出力バッファ回路ＯＢは、ＮＡＮ
Ｄゲート１５，１６、インバータ１７，１８およびＮチ
ャネルＭＯＳトランジスタ１９，２０を含む。
び１３２を含む。ラッチ回路１４は、インバータ１４１
および１４２を含む。出力バッファ回路ＯＢは、ＮＡＮ
Ｄゲート１５，１６、インバータ１７，１８およびＮチ
ャネルＭＯＳトランジスタ１９，２０を含む。
【００１２】データ線対ＤＢ，／ＤＢには、メモリセル
アレイのメモリセル（図示せず）から読出されたデータ
Ｄ，／Ｄが伝達される。データ線ＤＢは、トランスファ
ゲート１１を介してＮＡＮＤゲート１５の一方の入力端
子と接続される。データ線／ＤＢは、トランスファゲー
ト１２を介してＮＡＮＤゲート１６の一方の入力端子と
接続される。
アレイのメモリセル（図示せず）から読出されたデータ
Ｄ，／Ｄが伝達される。データ線ＤＢは、トランスファ
ゲート１１を介してＮＡＮＤゲート１５の一方の入力端
子と接続される。データ線／ＤＢは、トランスファゲー
ト１２を介してＮＡＮＤゲート１６の一方の入力端子と
接続される。
【００１３】トランスファゲート１１および１２の各々
は、ＮチャネルＭＯＳトランジスタであり、そのゲート
電極に内部制御信号Ｔを受ける。この内部制御信号Ｔ
は、ロウアドレスストローブ信号／ＲＡＳが反転された
信号である。
は、ＮチャネルＭＯＳトランジスタであり、そのゲート
電極に内部制御信号Ｔを受ける。この内部制御信号Ｔ
は、ロウアドレスストローブ信号／ＲＡＳが反転された
信号である。
【００１４】トランスファゲート１１と、ＮＡＮＤゲー
ト１５の一方の入力端子との間のノードに、ラッチ回路
１３が接続される。ラッチ回路１３においては、インバ
ータ１３１および１３２の入力端子と出力端子とが相互
に接続されている。このラッチ回路１３においては、イ
ンバータ１３１の入力端子と、インバータ１３２の出力
端子との間のノードが、トランスファゲート１１と、Ｎ
ＡＮＤゲート１５との間のノードに接続される。
ト１５の一方の入力端子との間のノードに、ラッチ回路
１３が接続される。ラッチ回路１３においては、インバ
ータ１３１および１３２の入力端子と出力端子とが相互
に接続されている。このラッチ回路１３においては、イ
ンバータ１３１の入力端子と、インバータ１３２の出力
端子との間のノードが、トランスファゲート１１と、Ｎ
ＡＮＤゲート１５との間のノードに接続される。
【００１５】トランスファゲート１２と、ＮＡＮＤゲー
ト１６の一方の入力端子との間のノードに、ラッチ回路
１４が接続される。ラッチ回路１４においては、インバ
ータ１４１および１４２の入力端子と出力端子とが相互
に接続されている。このラッチ回路１４においては、イ
ンバータ１４１の入力端子と、インバータ１４２の出力
端子との間のノードが、トランスファゲート１２と、Ｎ
ＡＮＤゲート１６の入力端子との間のノードに接続され
る。
ト１６の一方の入力端子との間のノードに、ラッチ回路
１４が接続される。ラッチ回路１４においては、インバ
ータ１４１および１４２の入力端子と出力端子とが相互
に接続されている。このラッチ回路１４においては、イ
ンバータ１４１の入力端子と、インバータ１４２の出力
端子との間のノードが、トランスファゲート１２と、Ｎ
ＡＮＤゲート１６の入力端子との間のノードに接続され
る。
【００１６】ＮＡＮＤゲート１５および１６の各々は、
他方の入力端子に出力イネーブル信号ＯＥを受ける。Ｎ
ＡＮＤゲート１５および１６の各々は、入力される信号
の否定論理和を示す信号を出力する。電源ノードＮ１
は、電源電位を受ける。接地ノードＮ２は、接地電位を
受ける。トランジスタ１９および２０は、電源ノードＮ
１と、接地ノードＮ２との間の直列に接続される。トラ
ンジスタ１９および２０の間のノードが、データ入出力
ピンＤＱと接続される。
他方の入力端子に出力イネーブル信号ＯＥを受ける。Ｎ
ＡＮＤゲート１５および１６の各々は、入力される信号
の否定論理和を示す信号を出力する。電源ノードＮ１
は、電源電位を受ける。接地ノードＮ２は、接地電位を
受ける。トランジスタ１９および２０は、電源ノードＮ
１と、接地ノードＮ２との間の直列に接続される。トラ
ンジスタ１９および２０の間のノードが、データ入出力
ピンＤＱと接続される。
【００１７】ＮＡＮＤゲート１５の出力信号は、インバ
ータ１７を介してトランジスタ１９のゲート電極に供給
される。ＮＡＮＤゲート１６の出力信号は、インバータ
１８を介してトランジスタ２０のゲート電極に供給され
る。
ータ１７を介してトランジスタ１９のゲート電極に供給
される。ＮＡＮＤゲート１６の出力信号は、インバータ
１８を介してトランジスタ２０のゲート電極に供給され
る。
【００１８】次に、図１１の出力回路の動作について説
明する。図１２は、図１１の出力回路の各部の動作波形
を示すタイミングチャートである。この図１１において
は、信号／ＣＡＳ、アドレス信号Ａｄｄ、データＤ，／
Ｄ、内部制御信号Ｔ、外部出力データＤＯ、信号／ＲＡ
Ｓおよび出力イネーブル信号ＯＥが示される。
明する。図１２は、図１１の出力回路の各部の動作波形
を示すタイミングチャートである。この図１１において
は、信号／ＣＡＳ、アドレス信号Ａｄｄ、データＤ，／
Ｄ、内部制御信号Ｔ、外部出力データＤＯ、信号／ＲＡ
Ｓおよび出力イネーブル信号ＯＥが示される。
【００１９】図１２を参照して、次に説明する動作の期
間中においては、信号／ＲＡＳがＬレベルに保持され、
出力イネーブル信号ＯＥがＨレベルに保持される。
間中においては、信号／ＲＡＳがＬレベルに保持され、
出力イネーブル信号ＯＥがＨレベルに保持される。
【００２０】外部アドレス信号ＡｄｄがＹ０からＹ１に
変化すると、時刻ｔ０において、データ線対ＤＢ，／Ｄ
Ｂがリセットされ、データＤ，／ＤがともにＬレベルに
なる。この場合、データ出力ピンＤＱから出力される外
部出力データＤＯのレベルは、まだ、前のアドレスＹ０
に対応するレベルに保持されている。それは、ラッチ回
路１３および１４が、前のアドレスＹ０に対応するデー
タを保持しているからである。
変化すると、時刻ｔ０において、データ線対ＤＢ，／Ｄ
Ｂがリセットされ、データＤ，／ＤがともにＬレベルに
なる。この場合、データ出力ピンＤＱから出力される外
部出力データＤＯのレベルは、まだ、前のアドレスＹ０
に対応するレベルに保持されている。それは、ラッチ回
路１３および１４が、前のアドレスＹ０に対応するデー
タを保持しているからである。
【００２１】そして、信号／ＣＡＳがＬレベルになるこ
とに応答して、内部制御信号Ｔが時刻ｔ１においてＨレ
ベルに立上がる。それに応答して、トランスファゲート
１１および１２がともにオンする。これにより、リセッ
トされたデータＤ，／Ｄが、ラッチ回路１３および１４
に伝達される。
とに応答して、内部制御信号Ｔが時刻ｔ１においてＨレ
ベルに立上がる。それに応答して、トランスファゲート
１１および１２がともにオンする。これにより、リセッ
トされたデータＤ，／Ｄが、ラッチ回路１３および１４
に伝達される。
【００２２】この場合、出力イネーブル信号ＯＥがＨレ
ベルであるので、ＮＡＮＤゲート１５および１６の出力
信号は、ともにＨレベルになる。このため、この場合に
は、トランジスタ１９および２０のゲート電極に供給さ
れる信号がともにＬレベルになる。これにより、トラン
ジスタ１９および２０がともにオフする。したがって、
外部出力データＤＯは、次のアドレスＹ１に対応するデ
ータがデータ線対ＤＢ，ＤＢに供給される時刻ｔ２まで
フローティング状態となる。
ベルであるので、ＮＡＮＤゲート１５および１６の出力
信号は、ともにＨレベルになる。このため、この場合に
は、トランジスタ１９および２０のゲート電極に供給さ
れる信号がともにＬレベルになる。これにより、トラン
ジスタ１９および２０がともにオフする。したがって、
外部出力データＤＯは、次のアドレスＹ１に対応するデ
ータがデータ線対ＤＢ，ＤＢに供給される時刻ｔ２まで
フローティング状態となる。
【００２３】そして、データ線対ＤＢ，ＤＢにアドレス
Ｙ１に対応するデータＤ，／Ｄが伝達される。この場
合、内部制御信号ＴがＨレベルであり、トランスファゲ
ート１１および１２がともにオン状態を継続している。
Ｙ１に対応するデータＤ，／Ｄが伝達される。この場
合、内部制御信号ＴがＨレベルであり、トランスファゲ
ート１１および１２がともにオン状態を継続している。
【００２４】したがって、アドレスＹ１に対応するデー
タＤが、ラッチ回路１３およびＮＡＮＤゲート１５に伝
達され、アドレスＹ１に対応するデータ／Ｄが、ラッチ
回路１４およびＮＡＮＤゲート１６に伝達される。
タＤが、ラッチ回路１３およびＮＡＮＤゲート１５に伝
達され、アドレスＹ１に対応するデータ／Ｄが、ラッチ
回路１４およびＮＡＮＤゲート１６に伝達される。
【００２５】これにより、ラッチ回路１３および１４に
は、アドレスＹ１に対応するデータがラッチされる。さ
らにこの場合、トランジスタ１９および２０の一方がオ
ンするので、アドレスＹ１に対応する外部出力データＤ
Ｏがデータ入出力ピンＤＱから出力される。
は、アドレスＹ１に対応するデータがラッチされる。さ
らにこの場合、トランジスタ１９および２０の一方がオ
ンするので、アドレスＹ１に対応する外部出力データＤ
Ｏがデータ入出力ピンＤＱから出力される。
【００２６】その後、信号／ＣＡＳがＨレベルに立上が
ることに応答して、内部制御信号ＴがＬレベルに立下が
る。これにより、データ線対ＤＢ，／ＤＢからラッチ回
路１３および１４と、ＮＡＮＤゲート１５および１６と
にデータが伝達されなくなる。したがって、その後は、
ラッチ回路１３および１４にそれぞれラッチされた、ア
ドレスＹ１に対応する外部出力データＤＯが、データ入
出力ピンＤＱから出力され続ける。
ることに応答して、内部制御信号ＴがＬレベルに立下が
る。これにより、データ線対ＤＢ，／ＤＢからラッチ回
路１３および１４と、ＮＡＮＤゲート１５および１６と
にデータが伝達されなくなる。したがって、その後は、
ラッチ回路１３および１４にそれぞれラッチされた、ア
ドレスＹ１に対応する外部出力データＤＯが、データ入
出力ピンＤＱから出力され続ける。
【００２７】
【発明が解決しようとする課題】しかし、図１１の出力
回路においては、時刻ｔ１からｔ２までの期間に外部出
力データＤＯがフローティング状態になる。それは、内
部制御信号ＴがＨレベルに立下がった後、データ線対Ｄ
Ｂ，／ＤＢに次のアドレスＹ１に対応するデータＤ，／
Ｄが伝達されるまでは、データ線対ＤＢ，／ＤＢのデー
タがリセットされているためである。
回路においては、時刻ｔ１からｔ２までの期間に外部出
力データＤＯがフローティング状態になる。それは、内
部制御信号ＴがＨレベルに立下がった後、データ線対Ｄ
Ｂ，／ＤＢに次のアドレスＹ１に対応するデータＤ，／
Ｄが伝達されるまでは、データ線対ＤＢ，／ＤＢのデー
タがリセットされているためである。
【００２８】このため、図１１の出力回路では、１つの
動作サイクルにおいて有効な外部出力データが出力され
る期間が短くなるという問題が解決されない。さらに、
図１１の出力回路では、このようにフローティング状態
が生じるため、ＥＤＯ機能の利点が生かせない。
動作サイクルにおいて有効な外部出力データが出力され
る期間が短くなるという問題が解決されない。さらに、
図１１の出力回路では、このようにフローティング状態
が生じるため、ＥＤＯ機能の利点が生かせない。
【００２９】また、図１１の出力回路では、フローティ
ング状態が生じるため、通常の読出動作時のみならず、
マルチビットテスト時においても、１つの動作サイクル
において有効な外部出力データが出力される期間が短く
なるという問題がある。
ング状態が生じるため、通常の読出動作時のみならず、
マルチビットテスト時においても、１つの動作サイクル
において有効な外部出力データが出力される期間が短く
なるという問題がある。
【００３０】ここで、マルチビットテストとは、複数ビ
ットの並列テストである。具体的に、マルチビットテス
トは、複数ビットに同一のデータを書込み、それらの複
数ビットから同時にデータを読出して、それらの読出さ
れたデータが一致するか否かを判別し、その判別結果に
基づいて動作の良否を判定するテストである。
ットの並列テストである。具体的に、マルチビットテス
トは、複数ビットに同一のデータを書込み、それらの複
数ビットから同時にデータを読出して、それらの読出さ
れたデータが一致するか否かを判別し、その判別結果に
基づいて動作の良否を判定するテストである。
【００３１】このようなマルチビットテストにおいて
も、図１１に示されるような通常の出力回路が使用され
る。このため、前述のようなフローティング状態が生じ
ると、マルチビットテストのテスト結果を示す有効な外
部出力データの出力期間が１つの動作サイクルにおいて
短くなるという問題があった。
も、図１１に示されるような通常の出力回路が使用され
る。このため、前述のようなフローティング状態が生じ
ると、マルチビットテストのテスト結果を示す有効な外
部出力データの出力期間が１つの動作サイクルにおいて
短くなるという問題があった。
【００３２】この発明は以上のような従来の問題を解決
するためのものである。この発明の目的は、半導体記憶
装置において、外部出力データのフローティング状態を
なくし、１つの動作サイクルにおいて有効な外部出力デ
ータが出力される期間を長くすることである。
するためのものである。この発明の目的は、半導体記憶
装置において、外部出力データのフローティング状態を
なくし、１つの動作サイクルにおいて有効な外部出力デ
ータが出力される期間を長くすることである。
【００３３】この発明の他の目的は、半導体記憶装置に
おいて、マルチビットテスト時における外部出力データ
のフローティング状態をなくし、１つの動作サイクルに
おいて有効な外部出力データが出力される期間を長くす
ることである。
おいて、マルチビットテスト時における外部出力データ
のフローティング状態をなくし、１つの動作サイクルに
おいて有効な外部出力データが出力される期間を長くす
ることである。
【００３４】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、メモリセルアレイ、デー
タ線対、ラッチ手段、ゲート手段、ゲート制御手段およ
び出力バッファ手段を備える。
は、半導体記憶装置であって、メモリセルアレイ、デー
タ線対、ラッチ手段、ゲート手段、ゲート制御手段およ
び出力バッファ手段を備える。
【００３５】メモリセルアレイは、データを記憶するた
めの複数のメモリセルを含む。データ線対は、メモリセ
ルアレイのメモリセルから読出されたデータが伝達され
る。
めの複数のメモリセルを含む。データ線対は、メモリセ
ルアレイのメモリセルから読出されたデータが伝達され
る。
【００３６】ラッチ手段は、データ線対に伝達されたデ
ータをラッチするためのものである。ゲート手段は、制
御信号を受け、その制御信号が活性化された場合に、デ
ータ線対に伝達されたデータをラッチ手段に伝達するた
めのものである。
ータをラッチするためのものである。ゲート手段は、制
御信号を受け、その制御信号が活性化された場合に、デ
ータ線対に伝達されたデータをラッチ手段に伝達するた
めのものである。
【００３７】ゲート制御手段は、データの読出時に、デ
ータ線対にデータが伝達されたことを検出し、そのデー
タが伝達されたことが検出された場合に、制御信号を活
性化する。出力バッファ手段は、ラッチ手段にラッチさ
れたデータに応答する出力データを外部へ出力する。
ータ線対にデータが伝達されたことを検出し、そのデー
タが伝達されたことが検出された場合に、制御信号を活
性化する。出力バッファ手段は、ラッチ手段にラッチさ
れたデータに応答する出力データを外部へ出力する。
【００３８】請求項２に記載の本発明は、請求項１に記
載の発明に、増幅手段をさらに備える。その増幅手段
は、データ線対中に介在され、メモリセルからデータ線
対に伝達されたデータを増幅する。さらに、ゲート制御
手段は、データ線対に伝達され、増幅手段で増幅される
前のデータを受け、そのデータのレベルに基づいて、デ
ータ線対にデータが伝達されたことを検出する。
載の発明に、増幅手段をさらに備える。その増幅手段
は、データ線対中に介在され、メモリセルからデータ線
対に伝達されたデータを増幅する。さらに、ゲート制御
手段は、データ線対に伝達され、増幅手段で増幅される
前のデータを受け、そのデータのレベルに基づいて、デ
ータ線対にデータが伝達されたことを検出する。
【００３９】請求項３に記載の本発明は、請求項１また
は２に記載の発明において、ゲート制御手段が次のよう
な特徴を有する。すなわち、ゲート制御手段は、外部か
ら供給されるコラムアドレスストローブ信号に基づいて
得られる内部制御信号を受け、その内部制御信号が活性
化されている状態で、データ線対にデータが伝達された
ことを検出した場合に、制御信号を活性化する。
は２に記載の発明において、ゲート制御手段が次のよう
な特徴を有する。すなわち、ゲート制御手段は、外部か
ら供給されるコラムアドレスストローブ信号に基づいて
得られる内部制御信号を受け、その内部制御信号が活性
化されている状態で、データ線対にデータが伝達された
ことを検出した場合に、制御信号を活性化する。
【００４０】請求項４に記載の本発明は、請求項３に記
載の発明において、ゲート制御手段が、第１、第２およ
び第３の論理手段を含む。
載の発明において、ゲート制御手段が、第１、第２およ
び第３の論理手段を含む。
【００４１】第１の論理手段は、データ線対のそれぞれ
のデータ線の論理レベルの否定論理積を示す第１の論理
信号を出力する。第２の論理手段は、内部制御信号を反
転した第２の論理信号を出力する。第３の論理手段は、
第１および第２の論理信号の否定論理積を示す第３の論
理信号を出力する。さらに、その第３の論理信号が、制
御信号としてゲート手段に供給される。
のデータ線の論理レベルの否定論理積を示す第１の論理
信号を出力する。第２の論理手段は、内部制御信号を反
転した第２の論理信号を出力する。第３の論理手段は、
第１および第２の論理信号の否定論理積を示す第３の論
理信号を出力する。さらに、その第３の論理信号が、制
御信号としてゲート手段に供給される。
【００４２】請求項５に記載の本発明は、複数ビットの
テストを同時に実行する半導体記憶装置であって、メモ
リセルアレイ、第１の論理ゲート手段、第２の論理ゲー
ト手段、データ線対、ラッチ手段、ゲート手段、ゲート
制御手段および出力バッファ手段を備える。
テストを同時に実行する半導体記憶装置であって、メモ
リセルアレイ、第１の論理ゲート手段、第２の論理ゲー
ト手段、データ線対、ラッチ手段、ゲート手段、ゲート
制御手段および出力バッファ手段を備える。
【００４３】メモリセルアレイは、データを記憶するた
めの複数のメモリセルを含む。第１の論理ゲート手段
は、テスト時に、同じデータが書込まれた複数のメモリ
セルのそれぞれから同時に読出された複数ビットのデー
タ対の各々の第１極性のデータを受け、それらの第１極
性のデータの排他的否定論理積を示す第１のデータを出
力する。
めの複数のメモリセルを含む。第１の論理ゲート手段
は、テスト時に、同じデータが書込まれた複数のメモリ
セルのそれぞれから同時に読出された複数ビットのデー
タ対の各々の第１極性のデータを受け、それらの第１極
性のデータの排他的否定論理積を示す第１のデータを出
力する。
【００４４】第２の論理ゲート手段は、テスト時に、複
数のメモリセルから同時に読出された複数ビットのデー
タ対の各々の第２極性のデータを受け、それらの第２極
性のデータの排他的論理積を示す第２のデータを出力す
る。
数のメモリセルから同時に読出された複数ビットのデー
タ対の各々の第２極性のデータを受け、それらの第２極
性のデータの排他的論理積を示す第２のデータを出力す
る。
【００４５】データ線対には、第１および第２の論理ゲ
ート手段から出力された第１および第２のデータが伝達
される。ラッチ手段は、データ線対に伝達された第１お
よび第２のデータをラッチするためのものである。ゲー
ト手段は、制御信号を受け、その制御信号が活性化され
た場合に、データ線対に伝達された第１および第２のデ
ータをラッチ手段に伝達するためのものである。
ート手段から出力された第１および第２のデータが伝達
される。ラッチ手段は、データ線対に伝達された第１お
よび第２のデータをラッチするためのものである。ゲー
ト手段は、制御信号を受け、その制御信号が活性化され
た場合に、データ線対に伝達された第１および第２のデ
ータをラッチ手段に伝達するためのものである。
【００４６】ゲート制御手段は、テスト時に、データ線
対に第１および第２のデータが伝達されたことを検出
し、それらのデータが伝達されたことが検出された場合
に、制御信号を活性化する。出力バッファ手段は、ラッ
チ手段にラッチされた第１および第２のデータに応答す
る出力データを外部へ出力する。
対に第１および第２のデータが伝達されたことを検出
し、それらのデータが伝達されたことが検出された場合
に、制御信号を活性化する。出力バッファ手段は、ラッ
チ手段にラッチされた第１および第２のデータに応答す
る出力データを外部へ出力する。
【００４７】請求項６に記載の本発明は、請求項５に記
載の発明において、第１の論理ゲート手段が、第１のＮ
ＯＲゲートおよび第１の論理手段を含み、第２の論理ゲ
ート手段が、第２のＮＯＲゲートおよび第２の論理手段
を含む。
載の発明において、第１の論理ゲート手段が、第１のＮ
ＯＲゲートおよび第１の論理手段を含み、第２の論理ゲ
ート手段が、第２のＮＯＲゲートおよび第２の論理手段
を含む。
【００４８】第１のＮＯＲゲートは、テスト時に受けた
複数の第１の極性のデータの否定論理積を示すデータを
出力する。第１の論理手段は、第１のＮＯＲゲートおよ
びゲート手段の間に接続される。
複数の第１の極性のデータの否定論理積を示すデータを
出力する。第１の論理手段は、第１のＮＯＲゲートおよ
びゲート手段の間に接続される。
【００４９】第２のＮＯＲゲートは、テスト時に受けた
複数の第２極性のデータの否定論理積を示すデータを出
力する。第２の論理手段は、第２のＮＯＲゲートおよび
ゲート手段の間に接続される。
複数の第２極性のデータの否定論理積を示すデータを出
力する。第２の論理手段は、第２のＮＯＲゲートおよび
ゲート手段の間に接続される。
【００５０】さらに、ゲート制御手段は、第１および第
２のＮＯＲゲートのそれぞれから出力されるデータを受
け、それらのデータのレベルに基づいて、データ線対に
第１および第２のデータが伝達されたことを検出する。
２のＮＯＲゲートのそれぞれから出力されるデータを受
け、それらのデータのレベルに基づいて、データ線対に
第１および第２のデータが伝達されたことを検出する。
【００５１】請求項７に記載の本発明は、請求項５また
は６に記載の発明において、ゲート制御手段が、次のよ
うな特徴を有する。すなわち、ゲート制御手段は、外部
から供給されるコラムアドレスストローブ信号に基づい
て得られる内部制御信号を受け、その内部制御信号が活
性化されている状態で、データ線対に第１および第２の
データが伝達されたことを検出した場合に、制御信号を
活性化する。
は６に記載の発明において、ゲート制御手段が、次のよ
うな特徴を有する。すなわち、ゲート制御手段は、外部
から供給されるコラムアドレスストローブ信号に基づい
て得られる内部制御信号を受け、その内部制御信号が活
性化されている状態で、データ線対に第１および第２の
データが伝達されたことを検出した場合に、制御信号を
活性化する。
【００５２】
【作用】請求項１に記載の本発明によれば、メモリセル
アレイのメモリセルから読出されたデータがデータ線対
に伝達される。ゲート制御手段によって、データ線対に
データが伝達されたことが検出された場合に、制御信号
が活性化される。
アレイのメモリセルから読出されたデータがデータ線対
に伝達される。ゲート制御手段によって、データ線対に
データが伝達されたことが検出された場合に、制御信号
が活性化される。
【００５３】その制御信号が活性化されたことにより、
ゲート手段が、データ線対に伝達されたデータをラッチ
手段に伝達する。これにより、ラッチ手段にデータがラ
ッチされる。そして、そのラッチされたデータに応答す
る出力データが、出力バッファ手段から外部に出力され
る。
ゲート手段が、データ線対に伝達されたデータをラッチ
手段に伝達する。これにより、ラッチ手段にデータがラ
ッチされる。そして、そのラッチされたデータに応答す
る出力データが、出力バッファ手段から外部に出力され
る。
【００５４】このため、データがデータ線対に伝達され
た時点で、ラッチ手段に新たにデータがラッチされる。
したがって、その新たなデータがラッチされるまでは、
その前のデータがラッチされており、その前のデータに
対応する出力データが外部に出力される。そして、その
新たにラッチされたデータに応答する出力データは、新
たなデータがデータ線対に伝達されてから外部に出力さ
れる。
た時点で、ラッチ手段に新たにデータがラッチされる。
したがって、その新たなデータがラッチされるまでは、
その前のデータがラッチされており、その前のデータに
対応する出力データが外部に出力される。そして、その
新たにラッチされたデータに応答する出力データは、新
たなデータがデータ線対に伝達されてから外部に出力さ
れる。
【００５５】請求項２に記載の本発明によれば、メモリ
セルアレイのメモリセルから読出されたデータは、増幅
手段を介してデータ線対に伝達される。このため、その
読出されたデータの伝達は、増幅手段によって遅延す
る。
セルアレイのメモリセルから読出されたデータは、増幅
手段を介してデータ線対に伝達される。このため、その
読出されたデータの伝達は、増幅手段によって遅延す
る。
【００５６】しかし、ゲート制御手段においては、増幅
手段による増幅前のデータのレベルに基づいてデータ線
対にデータが伝達されたことを検出する。その検出が行
なわれた場合に、ゲート制御手段によって制御信号が活
性化され、ゲート手段によるラッチ手段へのデータの伝
達が行なわれる。
手段による増幅前のデータのレベルに基づいてデータ線
対にデータが伝達されたことを検出する。その検出が行
なわれた場合に、ゲート制御手段によって制御信号が活
性化され、ゲート手段によるラッチ手段へのデータの伝
達が行なわれる。
【００５７】このように、増幅手段によって増幅される
前のデータのレベルに基づいて、データ線対にデータが
伝達されたか否かを検出するので、アクセスの遅延が防
がれる。
前のデータのレベルに基づいて、データ線対にデータが
伝達されたか否かを検出するので、アクセスの遅延が防
がれる。
【００５８】請求項３に記載の本発明によれば、ゲート
制御手段は、コラムアドレスストローブ信号に基づく内
部制御信号が活性化されている状態で、データ線対への
データの伝達が検出された場合に、制御信号を活性化す
る。
制御手段は、コラムアドレスストローブ信号に基づく内
部制御信号が活性化されている状態で、データ線対への
データの伝達が検出された場合に、制御信号を活性化す
る。
【００５９】このため、内部制御信号が非活性状態にな
ると、ゲート手段によるラッチ手段へのデータの伝達が
行なわれない。したがって、内部制御信号が非活性状態
の場合には、ラッチ手段にラッチされたデータに応答す
るデータが外部へ出力され続ける。
ると、ゲート手段によるラッチ手段へのデータの伝達が
行なわれない。したがって、内部制御信号が非活性状態
の場合には、ラッチ手段にラッチされたデータに応答す
るデータが外部へ出力され続ける。
【００６０】請求項４に記載の本発明によれば、第１の
論理手段によってデータ線対の論理レベルの否定論理積
がとられる。このため、第１の論理信号は、少なくとも
一方のデータ線の論理レベルがＨレベルになることによ
りＬレベルになる。そして、内部制御信号がＨレベル
（活性化状態）になると、第２の論理手段によって第２
の論理信号がＬレベルになる。
論理手段によってデータ線対の論理レベルの否定論理積
がとられる。このため、第１の論理信号は、少なくとも
一方のデータ線の論理レベルがＨレベルになることによ
りＬレベルになる。そして、内部制御信号がＨレベル
（活性化状態）になると、第２の論理手段によって第２
の論理信号がＬレベルになる。
【００６１】第３の論理手段によって第１および第２の
論理信号の否定論理積がとられる。このため、コラムア
ドレスストローブ信号に応答する第２の論理信号がＬレ
ベルになり、かつ、データ線対にデータが伝達されたこ
とにより、第１の論理信号がＬレベルになると、第３の
論理信号がＨレベルになる。
論理信号の否定論理積がとられる。このため、コラムア
ドレスストローブ信号に応答する第２の論理信号がＬレ
ベルになり、かつ、データ線対にデータが伝達されたこ
とにより、第１の論理信号がＬレベルになると、第３の
論理信号がＨレベルになる。
【００６２】したがって、このような構成により、ゲー
ト制御手段は、内部制御信号が活性化されている状態
で、データ線対にデータが伝達されたことを検出した場
合に、制御信号を活性化する。
ト制御手段は、内部制御信号が活性化されている状態
で、データ線対にデータが伝達されたことを検出した場
合に、制御信号を活性化する。
【００６３】請求項５に記載の本発明によれば、メモリ
セルアレイの複数のメモリセルのそれぞれから同時に複
数ビットのデータ対が読出される。その複数ビットのデ
ータ対の各々は、第１極性のデータおよび第２極性のデ
ータよりなる。第１極性のデータは、第１の論理ゲート
手段に供給され、第２極性のデータは、第２の論理ゲー
ト手段に供給される。
セルアレイの複数のメモリセルのそれぞれから同時に複
数ビットのデータ対が読出される。その複数ビットのデ
ータ対の各々は、第１極性のデータおよび第２極性のデ
ータよりなる。第１極性のデータは、第１の論理ゲート
手段に供給され、第２極性のデータは、第２の論理ゲー
ト手段に供給される。
【００６４】第１の論理ゲート手段は、排他的否定論理
積を示すデータを出力する。第２の論理ゲート手段は、
排他的論理積を示すデータを出力する。第１および第２
の論理ゲート手段からデータ線対に第１および第２のデ
ータが伝達される。
積を示すデータを出力する。第２の論理ゲート手段は、
排他的論理積を示すデータを出力する。第１および第２
の論理ゲート手段からデータ線対に第１および第２のデ
ータが伝達される。
【００６５】ゲート制御手段によって、データ線対に第
１および第２のデータが転送されたことが検出された場
合に制御信号が活性化される。制御信号が活性化された
ことにより、ゲート手段が、データ線対に伝達された第
１および第２のデータをラッチ手段に伝達する。
１および第２のデータが転送されたことが検出された場
合に制御信号が活性化される。制御信号が活性化された
ことにより、ゲート手段が、データ線対に伝達された第
１および第２のデータをラッチ手段に伝達する。
【００６６】これにより、ラッチ手段に第１および第２
のデータがラッチされる。そして、そのラッチされたデ
ータに応答する出力データが、出力バッファ手段から外
部へ出力される。
のデータがラッチされる。そして、そのラッチされたデ
ータに応答する出力データが、出力バッファ手段から外
部へ出力される。
【００６７】このため、第１および第２のデータがデー
タ線対に伝達された時点で、ラッチ手段に新たに第１お
よび第２のデータがラッチされる。したがって、それら
の新たな第１および第２のデータがラッチされるまで
は、その前の第１および第２のデータがラッチされてお
り、その前の第１および第２のデータに対応する出力デ
ータが外部に出力される。
タ線対に伝達された時点で、ラッチ手段に新たに第１お
よび第２のデータがラッチされる。したがって、それら
の新たな第１および第２のデータがラッチされるまで
は、その前の第１および第２のデータがラッチされてお
り、その前の第１および第２のデータに対応する出力デ
ータが外部に出力される。
【００６８】そして、その新たにラッチされた第１およ
び第２のデータに応答する出力データは、新たな第１お
よび第２のデータがデータ線対に伝達されてから外部に
出力される。
び第２のデータに応答する出力データは、新たな第１お
よび第２のデータがデータ線対に伝達されてから外部に
出力される。
【００６９】請求項６に記載の本発明によれば、テスト
時に、メモリセルアレイのメモリセルから読出され、第
１の論理ゲート手段に供給された複数の第１極性のデー
タは、第１のＮＯＲゲートから第１の論理手段を介して
データ線対に供給される。また、第２の論理ゲート手段
に供給された複数の第２極性のデータは、第２のＮＯＲ
ゲートから第２の論理手段を介してデータ線対に供給さ
れる。
時に、メモリセルアレイのメモリセルから読出され、第
１の論理ゲート手段に供給された複数の第１極性のデー
タは、第１のＮＯＲゲートから第１の論理手段を介して
データ線対に供給される。また、第２の論理ゲート手段
に供給された複数の第２極性のデータは、第２のＮＯＲ
ゲートから第２の論理手段を介してデータ線対に供給さ
れる。
【００７０】この場合、第１の論理ゲート手段において
は、第１の論理手段によってデータの伝達が遅延し、第
２の論理ゲート手段においては、第２の論理手段によっ
てデータの伝達が遅延する。しかし、ゲート制御手段に
おいては、第１のＮＯＲゲートおよび第２のＮＯＲゲー
トのそれぞれから出力されるデータのレベルに基づいて
データ線対に第１および第２のデータが伝達されたこと
を検出する。
は、第１の論理手段によってデータの伝達が遅延し、第
２の論理ゲート手段においては、第２の論理手段によっ
てデータの伝達が遅延する。しかし、ゲート制御手段に
おいては、第１のＮＯＲゲートおよび第２のＮＯＲゲー
トのそれぞれから出力されるデータのレベルに基づいて
データ線対に第１および第２のデータが伝達されたこと
を検出する。
【００７１】その検出が行なわれた場合に、ゲート制御
手段によって制御信号が活性化され、ゲート手段による
ラッチ手段へのデータの伝達が行なわれる。
手段によって制御信号が活性化され、ゲート手段による
ラッチ手段へのデータの伝達が行なわれる。
【００７２】このように、第１および第２の論理ゲート
手段の各々において論理手段によって遅延される前のデ
ータのレベルに基づいて、データ線対にデータが伝達さ
れているか否かを検出するので、アクセスの遅延が防が
れる。
手段の各々において論理手段によって遅延される前のデ
ータのレベルに基づいて、データ線対にデータが伝達さ
れているか否かを検出するので、アクセスの遅延が防が
れる。
【００７３】請求項７に記載の本発明によれば、ゲート
制御手段は、コラムアドレスストローブ信号に基づく内
部制御信号が活性化されている状態で、データ線対への
第１および第２のデータの伝達が検出された場合に、制
御信号を活性化する。
制御手段は、コラムアドレスストローブ信号に基づく内
部制御信号が活性化されている状態で、データ線対への
第１および第２のデータの伝達が検出された場合に、制
御信号を活性化する。
【００７４】このため、内部制御信号が非活性状態にな
ると、ゲート手段によるラッチ手段への第１および第２
のデータの伝達が行なわれない。したがって、内部制御
信号が非活性状態である場合には、ラッチ手段にラッチ
された第１および第２のデータに応答するデータが外部
へ出力され続ける。
ると、ゲート手段によるラッチ手段への第１および第２
のデータの伝達が行なわれない。したがって、内部制御
信号が非活性状態である場合には、ラッチ手段にラッチ
された第１および第２のデータに応答するデータが外部
へ出力され続ける。
【００７５】
【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。
細に説明する。
【００７６】第１実施例 図１は、この発明の実施例によるＤＲＡＭの要部の構成
を示すブロック図である。
を示すブロック図である。
【００７７】図１を参照して、このＤＲＡＭは、メモリ
セルアレイ１、行デコーダ２、列デコーダ３、クロック
発生回路４、アドレスバッファ５、入力回路６、出力回
路７、インバータ８１，８２、プリアンプＰＡ１〜ＰＡ
４、ライトドライバＷＤ１〜ＷＤ４、アドレス入力ピン
５０〜５ｎ、制御入力ピン９１〜９４、データ入出力ピ
ンＤＱを含む。
セルアレイ１、行デコーダ２、列デコーダ３、クロック
発生回路４、アドレスバッファ５、入力回路６、出力回
路７、インバータ８１，８２、プリアンプＰＡ１〜ＰＡ
４、ライトドライバＷＤ１〜ＷＤ４、アドレス入力ピン
５０〜５ｎ、制御入力ピン９１〜９４、データ入出力ピ
ンＤＱを含む。
【００７８】メモリセルアレイ１は、行および列に配列
された複数のメモリセルを有する。このメモリセルアレ
イ１は、４つのメモリブロックＭＢ１〜ＭＢ４に分割さ
れている。メモリブロックＭＢ１〜ＭＢ４の各々は、複
数行および複数列に配された複数のメモリセルよりな
る。
された複数のメモリセルを有する。このメモリセルアレ
イ１は、４つのメモリブロックＭＢ１〜ＭＢ４に分割さ
れている。メモリブロックＭＢ１〜ＭＢ４の各々は、複
数行および複数列に配された複数のメモリセルよりな
る。
【００７９】制御入力ピン９１は、外部からロウアドレ
スストローブ信号／ＲＡＳを受ける。制御入力ピン９２
は、外部からコラムアドレスストローブ信号／ＣＡＳを
受ける。制御入力ピン９３は、外部から書込・読出制御
信号／ＷＥを受ける。制御入力ピン９４は、外部から外
部出力イネーブル信号／ＯＥを受ける。
スストローブ信号／ＲＡＳを受ける。制御入力ピン９２
は、外部からコラムアドレスストローブ信号／ＣＡＳを
受ける。制御入力ピン９３は、外部から書込・読出制御
信号／ＷＥを受ける。制御入力ピン９４は、外部から外
部出力イネーブル信号／ＯＥを受ける。
【００８０】クロック発生回路４は、ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、書込・読出制御信号／ＷＥおよび外部出力イネ
ーブル信号／ＯＥに応答して、クロック信号ＣＬＫを発
生する。そのクロック信号ＣＬＫは、このＤＲＡＭの各
部に供給される。このＤＲＡＭの各部は、そのクロック
信号ＣＬＫに応答して動作する。
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、書込・読出制御信号／ＷＥおよび外部出力イネ
ーブル信号／ＯＥに応答して、クロック信号ＣＬＫを発
生する。そのクロック信号ＣＬＫは、このＤＲＡＭの各
部に供給される。このＤＲＡＭの各部は、そのクロック
信号ＣＬＫに応答して動作する。
【００８１】外部アドレス信号Ａ０〜Ａｎが、アドレス
入力ピン５０〜５ｎを介してアドレスバッファ５に与え
られる。アドレスバッファ５は、外部アドレス信号Ａ０
〜Ａｎに基づいて、行デコーダ２、列デコーダ３、入力
回路６および出力回路７にそれぞれ内部アドレス信号を
供給する。
入力ピン５０〜５ｎを介してアドレスバッファ５に与え
られる。アドレスバッファ５は、外部アドレス信号Ａ０
〜Ａｎに基づいて、行デコーダ２、列デコーダ３、入力
回路６および出力回路７にそれぞれ内部アドレス信号を
供給する。
【００８２】インバータ８１は、コラムアドレスストロ
ーブ信号／ＣＡＳを受け、その信号の反転信号である内
部制御信号Ｔを出力回路７に供給する。インバータ８２
は、外部出力イネーブル信号／ＯＥを受け、その信号の
反転信号である内部出力イネーブル信号ＯＥを出力回路
７に供給する。
ーブ信号／ＣＡＳを受け、その信号の反転信号である内
部制御信号Ｔを出力回路７に供給する。インバータ８２
は、外部出力イネーブル信号／ＯＥを受け、その信号の
反転信号である内部出力イネーブル信号ＯＥを出力回路
７に供給する。
【００８３】行デコーダ２は、メモリセルアレイ１の行
を選択するためのものである。この行デコーダ２は、与
えられた内部アドレス信号に応答して、メモリセルアレ
イ１における１または複数の行を選択する。列デコーダ
３は、メモリセルアレイ１の列を選択するためのもので
ある。この列デコーダ３は、与えられた内部アドレス信
号に応答して、メモリセルアレイ１における１または複
数の列を選択する。
を選択するためのものである。この行デコーダ２は、与
えられた内部アドレス信号に応答して、メモリセルアレ
イ１における１または複数の行を選択する。列デコーダ
３は、メモリセルアレイ１の列を選択するためのもので
ある。この列デコーダ３は、与えられた内部アドレス信
号に応答して、メモリセルアレイ１における１または複
数の列を選択する。
【００８４】プリアンプＰＡ１およびライトドライバＷ
Ｄ１は、メモリブロックＭＢ１に対応して設けられる。
プリアンプＰＡ２およびライトドライバＷＤ２は、メモ
リブロックＭＢ２に対応して設けられる。プリアンプＰ
Ａ３およびライトドライバＷＤ３は、メモリブロックＭ
Ｂ３に対応して設けられる。プリアンプＰＡ４およびラ
イトドライバＷＤ４は、メモリブロックＭＢ４に対応し
て設けられる。
Ｄ１は、メモリブロックＭＢ１に対応して設けられる。
プリアンプＰＡ２およびライトドライバＷＤ２は、メモ
リブロックＭＢ２に対応して設けられる。プリアンプＰ
Ａ３およびライトドライバＷＤ３は、メモリブロックＭ
Ｂ３に対応して設けられる。プリアンプＰＡ４およびラ
イトドライバＷＤ４は、メモリブロックＭＢ４に対応し
て設けられる。
【００８５】プリアンプＰＡ１〜ＰＡ４の各々は、対応
するメモリブロックにおいて選択された行および列のメ
モリセルから読出されたデータを増幅する。その読出さ
れたデータは、非反転データと、反転データとの極性が
異なるデータ対である。したがって、増幅されたデータ
も、そのようなデータ対である。プリアンプＰＡ１から
出力されるデータＤｆ１，／Ｄｆ１、プリアンプＰＡ２
から出力されるデータＤｆ２，／Ｄｆ２、プリアンプＰ
Ａ３から出力されるデータＤｆ３，／Ｄｆ３およびプリ
アンプＰＡ４から出力されるデータＤｆ４，／Ｄｆ４
は、それぞれ出力回路７に供給される。ライトドライバ
ＷＤ１〜ＷＤ４は、対応するメモリブロックのメモリセ
ルに書込むデータＤＩ１〜ＤＩ４を入力回路６から受け
る。ライトドライバＷＤ１〜ＷＤ４の各々は、対応する
メモリブロックのメモリセルに書込むデータを、対応す
るメモリブロックに供給する。
するメモリブロックにおいて選択された行および列のメ
モリセルから読出されたデータを増幅する。その読出さ
れたデータは、非反転データと、反転データとの極性が
異なるデータ対である。したがって、増幅されたデータ
も、そのようなデータ対である。プリアンプＰＡ１から
出力されるデータＤｆ１，／Ｄｆ１、プリアンプＰＡ２
から出力されるデータＤｆ２，／Ｄｆ２、プリアンプＰ
Ａ３から出力されるデータＤｆ３，／Ｄｆ３およびプリ
アンプＰＡ４から出力されるデータＤｆ４，／Ｄｆ４
は、それぞれ出力回路７に供給される。ライトドライバ
ＷＤ１〜ＷＤ４は、対応するメモリブロックのメモリセ
ルに書込むデータＤＩ１〜ＤＩ４を入力回路６から受け
る。ライトドライバＷＤ１〜ＷＤ４の各々は、対応する
メモリブロックのメモリセルに書込むデータを、対応す
るメモリブロックに供給する。
【００８６】外部から入力される入力データＤＩは、デ
ータ入出力ピンＤＱを介して入力回路６に供給される。
外部出力データＤＯは、出力回路７からデータ入出力ピ
ンＤＱを介して外部に出力される。
ータ入出力ピンＤＱを介して入力回路６に供給される。
外部出力データＤＯは、出力回路７からデータ入出力ピ
ンＤＱを介して外部に出力される。
【００８７】データ入力回路６は、外部から入力された
データを、内部アドレス信号に応答してライトドライバ
ＷＤ１〜ＷＤ４に選択的に供給する。出力回路７は、プ
リアンプＰＡ１〜ＰＡ４から供給されたデータＤｆ１，
／Ｄｆ１〜Ｄｆ４，／Ｄｆ４のうちの１対のデータを、
内部アドレス信号に応答して選択する。そして、出力回
路７は、その選択したデータを、内部制御信号Ｔおよび
内部出力イネーブル信号ＯＥに応答して、データ入力ピ
ンＤＱに供給する。
データを、内部アドレス信号に応答してライトドライバ
ＷＤ１〜ＷＤ４に選択的に供給する。出力回路７は、プ
リアンプＰＡ１〜ＰＡ４から供給されたデータＤｆ１，
／Ｄｆ１〜Ｄｆ４，／Ｄｆ４のうちの１対のデータを、
内部アドレス信号に応答して選択する。そして、出力回
路７は、その選択したデータを、内部制御信号Ｔおよび
内部出力イネーブル信号ＯＥに応答して、データ入力ピ
ンＤＱに供給する。
【００８８】出力回路７は、後述するように、通常の出
力回路部に加えて、マルチビットテスト用の回路部とし
て、イクスクルーシブＯＲ回路およびイクスクルーシブ
ＮＯＲ回路を有する。そのマルチビットテスト用の回路
部は、マルチビットテストを実行する際に、通常の出力
回路部に接続される。そのマルチビットテスト用の回路
部の接続の切換は、アドレスバッファ５から供給される
内部アドレス信号に応答して行なわれる。
力回路部に加えて、マルチビットテスト用の回路部とし
て、イクスクルーシブＯＲ回路およびイクスクルーシブ
ＮＯＲ回路を有する。そのマルチビットテスト用の回路
部は、マルチビットテストを実行する際に、通常の出力
回路部に接続される。そのマルチビットテスト用の回路
部の接続の切換は、アドレスバッファ５から供給される
内部アドレス信号に応答して行なわれる。
【００８９】次に、出力回路７について詳細に説明す
る。図２は、第１実施例による出力回路７の要部の構成
を示す回路図である。この図２において図１１と共通す
る部分には同一の参照符号を付し、その説明を適宜省略
する。
る。図２は、第１実施例による出力回路７の要部の構成
を示す回路図である。この図２において図１１と共通す
る部分には同一の参照符号を付し、その説明を適宜省略
する。
【００９０】図２の出力回路が図１１のものと異なるの
は、ゲート制御回路ＧＣが設けられたことである。この
ゲート制御回路ＧＣは、内部制御信号Ｔと、メモリセル
アレイ１のメモリセルから読出され、データバスＤＢ，
／ＤＢに伝達されたデータＤ，／Ｄとに応答して、トラ
ンスファゲート１１および１２を制御するためのもので
ある。このゲート制御回路ＧＣは、インバータ２１、Ｎ
ＯＲゲート２２および２３を含む。
は、ゲート制御回路ＧＣが設けられたことである。この
ゲート制御回路ＧＣは、内部制御信号Ｔと、メモリセル
アレイ１のメモリセルから読出され、データバスＤＢ，
／ＤＢに伝達されたデータＤ，／Ｄとに応答して、トラ
ンスファゲート１１および１２を制御するためのもので
ある。このゲート制御回路ＧＣは、インバータ２１、Ｎ
ＯＲゲート２２および２３を含む。
【００９１】インバータ２１は、内部制御信号Ｔを受
け、その反転信号をＮＯＲゲート２３に供給する。ＮＯ
Ｒゲート２２は、データＤと、データ／Ｄとを受け、そ
れらのデータの否定論理積を示す信号をＮＯＲゲート２
３に供給する。
け、その反転信号をＮＯＲゲート２３に供給する。ＮＯ
Ｒゲート２２は、データＤと、データ／Ｄとを受け、そ
れらのデータの否定論理積を示す信号をＮＯＲゲート２
３に供給する。
【００９２】ＮＯＲゲート２３は、インバータ２１およ
びＮＯＲゲート２２から供給された２つの信号の否定論
理積を示す制御信号ＣＳを出力する。その制御信号ＣＳ
は、ノードＮＡを介してトランスファゲート１１および
１２のそれぞれのゲート電極に供給される。
びＮＯＲゲート２２から供給された２つの信号の否定論
理積を示す制御信号ＣＳを出力する。その制御信号ＣＳ
は、ノードＮＡを介してトランスファゲート１１および
１２のそれぞれのゲート電極に供給される。
【００９３】このように構成されたゲート制御回路ＧＣ
は、次のように動作する。内部制御信号ＴがＬレベルで
ある場合またはデータＤ，／ＤがともにＬレベルである
場合は、制御信号ＣＳがＬレベルとなる。
は、次のように動作する。内部制御信号ＴがＬレベルで
ある場合またはデータＤ，／ＤがともにＬレベルである
場合は、制御信号ＣＳがＬレベルとなる。
【００９４】一方、内部制御信号ＴがＨレベルであり、
かつ、データＤ，／Ｄの少なくとも一方がＨレベルであ
る場合は、制御信号ＣＳがＨレベルになる。それは、そ
の場合、インバータ２１の出力信号がＬレベルであり、
かつ、ＮＯＲゲート２２の出力信号がＬレベルになるた
め、ＮＯＲゲート２３における否定論理積の結果がＨレ
ベルになるからである。
かつ、データＤ，／Ｄの少なくとも一方がＨレベルであ
る場合は、制御信号ＣＳがＨレベルになる。それは、そ
の場合、インバータ２１の出力信号がＬレベルであり、
かつ、ＮＯＲゲート２２の出力信号がＬレベルになるた
め、ＮＯＲゲート２３における否定論理積の結果がＨレ
ベルになるからである。
【００９５】このため、トランスファゲート１１および
１２は、内部制御信号ＴがＨレベルであり、かつデータ
Ｄ，／Ｄの少なくとも一方がＨレベルである場合に限
り、ともにオンする。
１２は、内部制御信号ＴがＨレベルであり、かつデータ
Ｄ，／Ｄの少なくとも一方がＨレベルである場合に限
り、ともにオンする。
【００９６】次に、図２の出力回路の全体的な動作につ
いて説明する。図３は、図２の出力回路の各部の動作波
形を示すタイミングチャートである。以下の説明におい
ては、図３において図１２に示される動作と共通する部
分の説明は適宜省略する。
いて説明する。図３は、図２の出力回路の各部の動作波
形を示すタイミングチャートである。以下の説明におい
ては、図３において図１２に示される動作と共通する部
分の説明は適宜省略する。
【００９７】この図３において、ノードＮＡおよび外部
出力データＤＯ以外の動作波形は、図１２に示されたも
のと同じである。したがって、その点についての説明は
省略する。
出力データＤＯ以外の動作波形は、図１２に示されたも
のと同じである。したがって、その点についての説明は
省略する。
【００９８】図３において、特徴的なことは次の点であ
る。内部制御信号ＴがＨレベルに立下がっても、ノード
ＮＡのレベルは変化せず、トランスファゲート１１およ
び１２がともにオフしている。
る。内部制御信号ＴがＨレベルに立下がっても、ノード
ＮＡのレベルは変化せず、トランスファゲート１１およ
び１２がともにオフしている。
【００９９】そして、データ線対ＤＢ，／ＤＢにデータ
Ｄ，／Ｄが伝達されたことにより、制御信号ＣＳがＨレ
ベルになる。このため、ノードＮＡのレベルがＨレベル
になり、トランスファゲート１１および１２がともにオ
ンする。
Ｄ，／Ｄが伝達されたことにより、制御信号ＣＳがＨレ
ベルになる。このため、ノードＮＡのレベルがＨレベル
になり、トランスファゲート１１および１２がともにオ
ンする。
【０１００】したがって、内部制御信号ＴがＨレベルに
立上がった時刻ｔ１からデータＤ，／Ｄがデータ線対Ｄ
Ｂ，／ＤＢに伝達されてノードＮＡのレベルがＨレベル
に立下がる時刻ｔ２までの期間においては、前のアドレ
スＹ０に対応するレベルの外部出力データＤＯが出力さ
れる。
立上がった時刻ｔ１からデータＤ，／Ｄがデータ線対Ｄ
Ｂ，／ＤＢに伝達されてノードＮＡのレベルがＨレベル
に立下がる時刻ｔ２までの期間においては、前のアドレ
スＹ０に対応するレベルの外部出力データＤＯが出力さ
れる。
【０１０１】そして、次のアドレスＹ１に対応するデー
タＤ，／Ｄがデータ線対ＤＢ，／ＤＢに伝達されて初め
て、次のアドレスＹ１に対応するデータＤ，／Ｄがラッ
チ回路１３および１４に伝達される。このため、時刻ｔ
２になって初めて、次のアドレスＹ１に対応するレベル
の外部出力データＤＯが出力される。
タＤ，／Ｄがデータ線対ＤＢ，／ＤＢに伝達されて初め
て、次のアドレスＹ１に対応するデータＤ，／Ｄがラッ
チ回路１３および１４に伝達される。このため、時刻ｔ
２になって初めて、次のアドレスＹ１に対応するレベル
の外部出力データＤＯが出力される。
【０１０２】このように、第１実施例による出力回路で
は、新たなデータＤ，／Ｄがデータ線対ＤＢ，／ＤＢに
伝達されたことが検出されたことに応答して、トランス
ファゲート１１および１２がオンする。そして、それに
応答して、その新たに伝達されたデータＤ，／Ｄに対応
する外部出力データＤＯが出力される。
は、新たなデータＤ，／Ｄがデータ線対ＤＢ，／ＤＢに
伝達されたことが検出されたことに応答して、トランス
ファゲート１１および１２がオンする。そして、それに
応答して、その新たに伝達されたデータＤ，／Ｄに対応
する外部出力データＤＯが出力される。
【０１０３】したがって、外部出力データＤＯにフロー
ティング状態が生じないようにすることができる。その
結果、１つの動作サイクルにおいて外部へ出力される有
効なデータの継続期間を長くすることができる。
ティング状態が生じないようにすることができる。その
結果、１つの動作サイクルにおいて外部へ出力される有
効なデータの継続期間を長くすることができる。
【０１０４】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、図２に示される出力回路においてアクセスの
高速化を図った例について説明する。
おいては、図２に示される出力回路においてアクセスの
高速化を図った例について説明する。
【０１０５】一般に、ＤＲＡＭにおいては、メモリセル
アレイのメモリセルから出力回路までデータを伝達する
経路の配線が長い。したがって、単にその配線を通じて
データを伝達するだけでは、読出されたデータがメモリ
セルアレイから出力回路に伝達されるまでにそのデータ
の波形が鈍ってしまう。
アレイのメモリセルから出力回路までデータを伝達する
経路の配線が長い。したがって、単にその配線を通じて
データを伝達するだけでは、読出されたデータがメモリ
セルアレイから出力回路に伝達されるまでにそのデータ
の波形が鈍ってしまう。
【０１０６】このため、一般的なＤＲＡＭにおいては、
データの伝達経路に増幅回路を設け、その増幅回路によ
ってデータを増幅することにより、データの波形が鈍ら
ないようにしている。しかし、そのように増幅回路を設
けると、データが増幅回路を通ることによってそのデー
タの伝達が遅延する。
データの伝達経路に増幅回路を設け、その増幅回路によ
ってデータを増幅することにより、データの波形が鈍ら
ないようにしている。しかし、そのように増幅回路を設
けると、データが増幅回路を通ることによってそのデー
タの伝達が遅延する。
【０１０７】そのようなデータの伝達の遅延が生じる
と、ＤＲＡＭのアクセスが遅延する。この第２実施例に
おいては、そのようなアクセスの遅延を防ぐ出力回路の
例について説明する。
と、ＤＲＡＭのアクセスが遅延する。この第２実施例に
おいては、そのようなアクセスの遅延を防ぐ出力回路の
例について説明する。
【０１０８】図４は、第２実施例による出力回路の要部
の構成を示す回路図である。この図４において図２と共
通する部分には同一の参照符号を付し、その説明を適宜
省略する。
の構成を示す回路図である。この図４において図２と共
通する部分には同一の参照符号を付し、その説明を適宜
省略する。
【０１０９】図４を参照して、データ線ＤＢには、増幅
回路Ａ１が接続される。増幅回路Ａ１は、直列に接続さ
れた２つのインバータ２４および２６によって構成され
る。データ線／ＤＢには、増幅回路Ａ２が接続される。
増幅回路Ａ２は、直列に接続された２つのインバータ２
５および２７によって構成される。
回路Ａ１が接続される。増幅回路Ａ１は、直列に接続さ
れた２つのインバータ２４および２６によって構成され
る。データ線／ＤＢには、増幅回路Ａ２が接続される。
増幅回路Ａ２は、直列に接続された２つのインバータ２
５および２７によって構成される。
【０１１０】データＤｆ，／Ｄｆは、この出力回路に供
給されるデータＤｆ１，／Ｄｆ１〜Ｄｆ４，／Ｄｆ４の
うちの選択された１対のデータである。データＤｆが増
幅回路Ａ１によって増幅される。その増幅の結果として
のデータＤが、データ線ＤＢに伝達される。データ／Ｄ
ｆが増幅回路Ａ２によって増幅される。その増幅の結果
としてのデータ／Ｄが、データ線／ＤＢに伝達される。
この図４の出力回路が図２のものと異なるのは、次の点
である。すなわち、ゲート制御回路ＧＣにおいて、ＮＯ
Ｒゲート２２が、増幅回路Ａ１によって増幅される前の
データＤｆと、増幅回路Ａ２によって増幅される前のデ
ータ／Ｄｆとを受ける。このため、図４に示された出力
回路では、内部制御信号ＴがＨレベルであり、かつ、デ
ータＤｆ，／Ｄｆの少なくとも一方がＨレベルである場
合に、ゲート制御回路ＧＣから出力される制御信号ＣＳ
がＨレベルになる。
給されるデータＤｆ１，／Ｄｆ１〜Ｄｆ４，／Ｄｆ４の
うちの選択された１対のデータである。データＤｆが増
幅回路Ａ１によって増幅される。その増幅の結果として
のデータＤが、データ線ＤＢに伝達される。データ／Ｄ
ｆが増幅回路Ａ２によって増幅される。その増幅の結果
としてのデータ／Ｄが、データ線／ＤＢに伝達される。
この図４の出力回路が図２のものと異なるのは、次の点
である。すなわち、ゲート制御回路ＧＣにおいて、ＮＯ
Ｒゲート２２が、増幅回路Ａ１によって増幅される前の
データＤｆと、増幅回路Ａ２によって増幅される前のデ
ータ／Ｄｆとを受ける。このため、図４に示された出力
回路では、内部制御信号ＴがＨレベルであり、かつ、デ
ータＤｆ，／Ｄｆの少なくとも一方がＨレベルである場
合に、ゲート制御回路ＧＣから出力される制御信号ＣＳ
がＨレベルになる。
【０１１１】したがって、遅延されていないデータＤ
ｆ，／Ｄｆが伝達されたことが検出されたことに応答し
て、トランスファゲート１１および１２がともにオン
し、新たに伝達されたデータに対応する外部出力データ
ＤＯが出力される。
ｆ，／Ｄｆが伝達されたことが検出されたことに応答し
て、トランスファゲート１１および１２がともにオン
し、新たに伝達されたデータに対応する外部出力データ
ＤＯが出力される。
【０１１２】したがって、この第２実施例による出力回
路においては、外部出力データＤＯがフローティング状
態になるのが防がれることに加えて、データの伝達遅延
によるアクセスの遅延を防ぐことができる。
路においては、外部出力データＤＯがフローティング状
態になるのが防がれることに加えて、データの伝達遅延
によるアクセスの遅延を防ぐことができる。
【０１１３】次に、図４の出力回路の動作について説明
する。図５は、図４の出力回路の各部の動作波形を示す
タイミングチャートである。この図５においては、図３
に示されたデータＤ，／Ｄの代わりに、増幅される前の
データＤｆ，／Ｄｆが示される。以下の図５の説明にお
いて図３と共通する部分の説明は適宜省略する。
する。図５は、図４の出力回路の各部の動作波形を示す
タイミングチャートである。この図５においては、図３
に示されたデータＤ，／Ｄの代わりに、増幅される前の
データＤｆ，／Ｄｆが示される。以下の図５の説明にお
いて図３と共通する部分の説明は適宜省略する。
【０１１４】図５において特徴的なことは次の点であ
る。アドレスＹ１に対応するデータＤｆ，／Ｄｆが伝達
されたことがゲート制御回路ＧＣにおいて検出される
と、それに応答して、制御信号ＣＳがＨレベルになる。
これにより、ノードＮＡのレベルがＨレベルになる。
る。アドレスＹ１に対応するデータＤｆ，／Ｄｆが伝達
されたことがゲート制御回路ＧＣにおいて検出される
と、それに応答して、制御信号ＣＳがＨレベルになる。
これにより、ノードＮＡのレベルがＨレベルになる。
【０１１５】ノードＮＡがＨレベルになるタイミング
は、図中に破線で示された図３の場合のタイミングより
も早くなる。それは、増幅回路Ａ１およびＡ２によって
増幅される前のデータＤｆ，／Ｄｆの変化がゲート制御
回路ＧＣによって検出されるためである。
は、図中に破線で示された図３の場合のタイミングより
も早くなる。それは、増幅回路Ａ１およびＡ２によって
増幅される前のデータＤｆ，／Ｄｆの変化がゲート制御
回路ＧＣによって検出されるためである。
【０１１６】ノードＮＡがＨレベルになることに応答し
て、外部出力データＤＯが時刻ｔ２０において変化を開
始する。その場合の外部出力データＤＯの変化するタイ
ミング（ｔ２０）は、図中に破線で示された図３の場合
のタイミング（図３の時刻ｔ２を参照）よりも早くな
る。したがって、図４の出力回路では、図２の出力回路
よりも外部出力データＤＯが早いタイミングで変化す
る。
て、外部出力データＤＯが時刻ｔ２０において変化を開
始する。その場合の外部出力データＤＯの変化するタイ
ミング（ｔ２０）は、図中に破線で示された図３の場合
のタイミング（図３の時刻ｔ２を参照）よりも早くな
る。したがって、図４の出力回路では、図２の出力回路
よりも外部出力データＤＯが早いタイミングで変化す
る。
【０１１７】第３実施例 次に、第３実施例について説明する。この第３実施例で
は、マルチビットテスト時にマルチビットテスト用の回
路が接続された出力回路の例について説明する。
は、マルチビットテスト時にマルチビットテスト用の回
路が接続された出力回路の例について説明する。
【０１１８】図６は、第３実施例による出力回路の要部
の構成を示す回路図である。この図６において図２と共
通する部分には同一の参照符号を付し、その説明を適宜
省略する。
の構成を示す回路図である。この図６において図２と共
通する部分には同一の参照符号を付し、その説明を適宜
省略する。
【０１１９】図６の出力回路が図２のものと異なるの
は、イクスクルーシブＮＯＲ回路Ｅ１およびイクスクル
ーシブＯＲ回路Ｅ２が接続されたことである。イクスク
ルーシブＮＯＲ回路Ｅ１は、図１に示されるプリアンプ
ＰＡ１〜ＰＡ４からそれぞれ供給されたデータＤｆ１〜
Ｄｆ４のレベルの排他的否定論理和をとり、その結果と
してのデータＤをデータ線ＤＢに供給するためのもので
ある。
は、イクスクルーシブＮＯＲ回路Ｅ１およびイクスクル
ーシブＯＲ回路Ｅ２が接続されたことである。イクスク
ルーシブＮＯＲ回路Ｅ１は、図１に示されるプリアンプ
ＰＡ１〜ＰＡ４からそれぞれ供給されたデータＤｆ１〜
Ｄｆ４のレベルの排他的否定論理和をとり、その結果と
してのデータＤをデータ線ＤＢに供給するためのもので
ある。
【０１２０】イクスクルーシブＯＲ回路Ｅ２は、図１に
示されたプリアンプＰＡ１〜ＰＡ４からそれぞれ供給さ
れたデータ／Ｄｆ１〜／Ｄｆ４のレベルの排他的論理積
をとり、その結果としてのデータ／Ｄをデータ線／ＤＢ
に供給するためのものである。
示されたプリアンプＰＡ１〜ＰＡ４からそれぞれ供給さ
れたデータ／Ｄｆ１〜／Ｄｆ４のレベルの排他的論理積
をとり、その結果としてのデータ／Ｄをデータ線／ＤＢ
に供給するためのものである。
【０１２１】イクスクルーシブＮＯＲ回路Ｅ１は、ＮＯ
Ｒゲート３１、ＮＡＮＤゲート３２、インバータ３３お
よびＮＡＮＤゲート３４を含む。ＮＯＲゲート３１は、
データＤｆ１〜Ｄｆ４を受け、それらのデータの否定論
理積を示す信号出力する。ＮＯＲゲート３１から出力さ
れた信号は、インバータ３３を介してＮＡＮＤゲート３
４に供給される。
Ｒゲート３１、ＮＡＮＤゲート３２、インバータ３３お
よびＮＡＮＤゲート３４を含む。ＮＯＲゲート３１は、
データＤｆ１〜Ｄｆ４を受け、それらのデータの否定論
理積を示す信号出力する。ＮＯＲゲート３１から出力さ
れた信号は、インバータ３３を介してＮＡＮＤゲート３
４に供給される。
【０１２２】ＮＡＮＤゲート３２は、データＤｆ１〜Ｄ
ｆ４を受け、それらのデータの排他的論理積を示す信号
をＮＡＮＤゲート３４に供給する。ＮＡＮＤゲート３４
は、ＮＡＮＤゲート３２およびインバータ３３から供給
された信号の否定論理和を示すデータＤをデータ線ＤＢ
に供給する。
ｆ４を受け、それらのデータの排他的論理積を示す信号
をＮＡＮＤゲート３４に供給する。ＮＡＮＤゲート３４
は、ＮＡＮＤゲート３２およびインバータ３３から供給
された信号の否定論理和を示すデータＤをデータ線ＤＢ
に供給する。
【０１２３】イクスクルーシブＯＲ回路Ｅ２は、ＮＡＮ
Ｄゲート３５、ＮＯＲゲート３６、インバータ３７、Ｎ
ＡＮＤゲート３８およびインバータ３９を含む。ＮＡＮ
Ｄゲート３５は、データ／Ｄｆ１〜／Ｄｆ４を受け、そ
れらのデータの否定論理和を示す、信号ＮＡＮＤゲート
３８に供給する。
Ｄゲート３５、ＮＯＲゲート３６、インバータ３７、Ｎ
ＡＮＤゲート３８およびインバータ３９を含む。ＮＡＮ
Ｄゲート３５は、データ／Ｄｆ１〜／Ｄｆ４を受け、そ
れらのデータの否定論理和を示す、信号ＮＡＮＤゲート
３８に供給する。
【０１２４】ＮＯＲゲート３６は、データ／Ｄｆ１〜／
Ｄｆ４を受け、それらのデータの否定論理積を示す信号
を出力する。ＮＯＲゲート３６から出力された信号は、
インバータ３７を介してＮＡＮＤゲート３８に供給され
る。
Ｄｆ４を受け、それらのデータの否定論理積を示す信号
を出力する。ＮＯＲゲート３６から出力された信号は、
インバータ３７を介してＮＡＮＤゲート３８に供給され
る。
【０１２５】ＮＡＮＤゲート３８は、ＮＡＮＤゲート３
５およびインバータ３７から供給された信号の否定論理
和を示す信号を出力する。ＮＡＮＤゲート３８から出力
された信号は、インバータ３９を介し、データ／Ｄとし
てデータ線／ＤＢに供給される。
５およびインバータ３７から供給された信号の否定論理
和を示す信号を出力する。ＮＡＮＤゲート３８から出力
された信号は、インバータ３９を介し、データ／Ｄとし
てデータ線／ＤＢに供給される。
【０１２６】この図６の出力回路におけるゲート制御回
路ＧＣにおいては、図２の場合と同様にＮＯＲゲート２
２がデータＤ，／Ｄを受ける構成となっている。
路ＧＣにおいては、図２の場合と同様にＮＯＲゲート２
２がデータＤ，／Ｄを受ける構成となっている。
【０１２７】次に、図６の出力回路のマルチビットテス
ト時の動作について説明する。マルチビットテスト時に
おいては、メモリセルアレイ１の複数ビット（この実施
例では４ビット）が同時にテストされる。
ト時の動作について説明する。マルチビットテスト時に
おいては、メモリセルアレイ１の複数ビット（この実施
例では４ビット）が同時にテストされる。
【０１２８】そのテストにおいては、まず、メモリセル
アレイ１のメモリブロックＭＢ１〜ＭＢ４の各々の１ビ
ットに同じデータが書込まれる。そして、それらの４つ
のビットからデータが同時に読出される。読出された４
ビットのデータのレベルが一致した場合には不良ビット
がない（ＰＡＳＳ）と判定され、一方、それらの４ビッ
トのデータのレベルが不一致の場合には不良ビットがあ
る（ＦＡＩＬ）と判定される。
アレイ１のメモリブロックＭＢ１〜ＭＢ４の各々の１ビ
ットに同じデータが書込まれる。そして、それらの４つ
のビットからデータが同時に読出される。読出された４
ビットのデータのレベルが一致した場合には不良ビット
がない（ＰＡＳＳ）と判定され、一方、それらの４ビッ
トのデータのレベルが不一致の場合には不良ビットがあ
る（ＦＡＩＬ）と判定される。
【０１２９】図７は、マルチビットテスト時における図
６の出力回路の入出力レベルの関係を表で示す図であ
る。この図７においては、入力されるデータＤｆ１〜Ｄ
ｆ４（／Ｄｆ１〜／Ｄｆ４）、データバスＤＢ（／Ｄ
Ｂ）に伝達されるデータＤ（／Ｄ）および判定結果（Ｐ
ＡＳＳまたはＦＡＩＬで示される）が表で示される。以
下、図６および図７を参照してマルチビットテスト時の
動作を説明する。
６の出力回路の入出力レベルの関係を表で示す図であ
る。この図７においては、入力されるデータＤｆ１〜Ｄ
ｆ４（／Ｄｆ１〜／Ｄｆ４）、データバスＤＢ（／Ｄ
Ｂ）に伝達されるデータＤ（／Ｄ）および判定結果（Ｐ
ＡＳＳまたはＦＡＩＬで示される）が表で示される。以
下、図６および図７を参照してマルチビットテスト時の
動作を説明する。
【０１３０】まず、テスト対象の４つのビットにＨレベ
ルのデータが書込まれた場合について説明する。その場
合に読出されたデータＤｆ１〜Ｄｆ４がすべてＨレベル
である場合（／Ｄｆ１〜／Ｄｆ４はすべてＬレベル）
は、次のようになる。
ルのデータが書込まれた場合について説明する。その場
合に読出されたデータＤｆ１〜Ｄｆ４がすべてＨレベル
である場合（／Ｄｆ１〜／Ｄｆ４はすべてＬレベル）
は、次のようになる。
【０１３１】イクスクルーシブＮＯＲ回路Ｅ１からデー
タ線ＤＢに伝達されるデータＤがＨレベルになり、一
方、イクスクルーシブＯＲ回路Ｅ２からデータ線／ＤＢ
に伝達されるデータ／ＤがＬレベルになる。このように
データＤがＨレベルであり、かつ、データ／ＤがＬレベ
ルである場合は、ＰＡＳＳと判定される。
タ線ＤＢに伝達されるデータＤがＨレベルになり、一
方、イクスクルーシブＯＲ回路Ｅ２からデータ線／ＤＢ
に伝達されるデータ／ＤがＬレベルになる。このように
データＤがＨレベルであり、かつ、データ／ＤがＬレベ
ルである場合は、ＰＡＳＳと判定される。
【０１３２】一方、読出されたデータＤｆ１〜Ｄｆ４が
一致しない場合（たとえばＤｆ２がＬレベルである場
合）は、データＤがＬレベルになり、一方、データ／Ｄ
がＨレベルになる。このようにデータＤがＬレベルであ
り、かつ、データ／ＤがＬレベルである場合は、ＦＡＩ
Ｌと判定される。
一致しない場合（たとえばＤｆ２がＬレベルである場
合）は、データＤがＬレベルになり、一方、データ／Ｄ
がＨレベルになる。このようにデータＤがＬレベルであ
り、かつ、データ／ＤがＬレベルである場合は、ＦＡＩ
Ｌと判定される。
【０１３３】また、テスト対象の４つのビットにＬレベ
ルが書込まれた場合のマルチビットテストも、前述のよ
うにＨレベルが書込まれた場合と同様の判定がなされ
る。
ルが書込まれた場合のマルチビットテストも、前述のよ
うにＨレベルが書込まれた場合と同様の判定がなされ
る。
【０１３４】以上のように、図６の出力回路では、マル
チビットテストの結果を示すデータＤ，／Ｄがデータ線
対ＤＢ，／ＤＢに伝達されたことが検出されたことに応
答して、トランスファゲート１１および１２がオンす
る。そして、新たに伝達されたデータに対応する外部出
力データＤＯが出力される。
チビットテストの結果を示すデータＤ，／Ｄがデータ線
対ＤＢ，／ＤＢに伝達されたことが検出されたことに応
答して、トランスファゲート１１および１２がオンす
る。そして、新たに伝達されたデータに対応する外部出
力データＤＯが出力される。
【０１３５】したがって、マルチビットテスト時におい
て、外部出力データＤＯがフローティング状態になるこ
とを防ぐことができる。その結果、マルチビットテスト
時において、１つの動作サイクルにおいて外部へ出力さ
れる有効なデータの継続期間を長くすることができる。
て、外部出力データＤＯがフローティング状態になるこ
とを防ぐことができる。その結果、マルチビットテスト
時において、１つの動作サイクルにおいて外部へ出力さ
れる有効なデータの継続期間を長くすることができる。
【０１３６】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、マルチビットテスト時に、生じるデータの伝
達の遅延によるアクセスの遅延を防ぐ出力回路の例につ
いて説明する。
おいては、マルチビットテスト時に、生じるデータの伝
達の遅延によるアクセスの遅延を防ぐ出力回路の例につ
いて説明する。
【０１３７】ここで、図６を参照して、マルチビットテ
ストを行なうために接続されるイクスクルーシブＮＯＲ
回路Ｅ１およびイクスクルーシブＯＲ回路Ｅ２は、とも
に複数の論理ゲートを含む。したがって、それらの論理
ゲートを通って出力されるデータＤ，／Ｄは、それらの
論理ゲートを通ることによって遅延する。したがって、
そのようなデータの遅延によるアクセスの遅延を防ぐた
めには、次に示す図８のような回路構成にすればよい。
ストを行なうために接続されるイクスクルーシブＮＯＲ
回路Ｅ１およびイクスクルーシブＯＲ回路Ｅ２は、とも
に複数の論理ゲートを含む。したがって、それらの論理
ゲートを通って出力されるデータＤ，／Ｄは、それらの
論理ゲートを通ることによって遅延する。したがって、
そのようなデータの遅延によるアクセスの遅延を防ぐた
めには、次に示す図８のような回路構成にすればよい。
【０１３８】図８は、第４実施例による出力回路の要部
の構成を示す回路図である。図８において図６と共通す
る部分には同一の参照符号を付し、その説明を適宜省略
する。
の構成を示す回路図である。図８において図６と共通す
る部分には同一の参照符号を付し、その説明を適宜省略
する。
【０１３９】図８の出力回路が図６のものと異なるの
は、ゲート制御回路ＧＣ１の構成である。このゲート制
御回路ＧＣ１は、図６に示されたインバータ２１、ＮＯ
Ｒゲート２２および２３に加えて、インバータ４１およ
び４２を含む。
は、ゲート制御回路ＧＣ１の構成である。このゲート制
御回路ＧＣ１は、図６に示されたインバータ２１、ＮＯ
Ｒゲート２２および２３に加えて、インバータ４１およ
び４２を含む。
【０１４０】インバータ４１は、ＮＯＲゲート３１の出
力端子およびインバータ３３の入力端子の間のノード
と、ＮＯＲゲート２２の一方の入力端子との間に接続さ
れる。このインバータ４１は、ＮＯＲゲート３１から出
力される信号を反転してインバータ２２に供給する。イ
ンバータ４２は、ＮＯＲゲート３６の出力端子およびイ
ンバータ３７の入力端子の間のノードと、ＮＯＲゲート
２２の他方の入力端子との間に接続される。
力端子およびインバータ３３の入力端子の間のノード
と、ＮＯＲゲート２２の一方の入力端子との間に接続さ
れる。このインバータ４１は、ＮＯＲゲート３１から出
力される信号を反転してインバータ２２に供給する。イ
ンバータ４２は、ＮＯＲゲート３６の出力端子およびイ
ンバータ３７の入力端子の間のノードと、ＮＯＲゲート
２２の他方の入力端子との間に接続される。
【０１４１】このインバータ４２は、ＮＯＲゲート３６
から出力された信号を反転してＮＯＲゲート２２に供給
する。
から出力された信号を反転してＮＯＲゲート２２に供給
する。
【０１４２】この図８の出力回路で特徴的な部分は、ゲ
ート制御回路ＧＣ１の構成である。したがって、そのゲ
ート制御回路ＧＣ１の動作を説明する。
ート制御回路ＧＣ１の構成である。したがって、そのゲ
ート制御回路ＧＣ１の動作を説明する。
【０１４３】データＤｆ１〜Ｄｆ４および／Ｄｆ１〜／
Ｄｆ４がリセットされている状態、すなわち、それらの
データがすべてＬレベルである状態においては、インバ
ータ４１および４２がともにＨレベルの信号をＮＯＲゲ
ート２２に供給する。このため、そのようなリセット状
態では、制御信号ＣＳがＬレベルになる。
Ｄｆ４がリセットされている状態、すなわち、それらの
データがすべてＬレベルである状態においては、インバ
ータ４１および４２がともにＨレベルの信号をＮＯＲゲ
ート２２に供給する。このため、そのようなリセット状
態では、制御信号ＣＳがＬレベルになる。
【０１４４】一方、ＮＯＲゲート３１および３６の少な
くとも一方の出力信号がＨレベルになった場合、すなわ
ち、リセット状態が解除されて何らかのデータがＮＯＲ
ゲート３１および３６に与えられた場合は、制御信号Ｃ
ＳがＨレベルになる。ただし、その場合には、内部制御
信号ＴがＨレベルであることが必要である。
くとも一方の出力信号がＨレベルになった場合、すなわ
ち、リセット状態が解除されて何らかのデータがＮＯＲ
ゲート３１および３６に与えられた場合は、制御信号Ｃ
ＳがＨレベルになる。ただし、その場合には、内部制御
信号ＴがＨレベルであることが必要である。
【０１４５】このように、ゲート制御回路ＧＣ１では、
イクスクルーシブＮＯＲ回路Ｅ１のＮＯＲゲート３１
と、イクスクルーシブＯＲ回路Ｅ２のＮＯＲゲート３６
との少なくとも一方に何らかのデータが伝達され、それ
らのＮＯＲゲート３１および３６からデータが出力され
たことを検出したことに応答して、トランスファゲート
１１および１２をオンさせる制御を行なう。
イクスクルーシブＮＯＲ回路Ｅ１のＮＯＲゲート３１
と、イクスクルーシブＯＲ回路Ｅ２のＮＯＲゲート３６
との少なくとも一方に何らかのデータが伝達され、それ
らのＮＯＲゲート３１および３６からデータが出力され
たことを検出したことに応答して、トランスファゲート
１１および１２をオンさせる制御を行なう。
【０１４６】このため、図８の出力回路では、図６に示
されたものよりも早いタイミングでトランスファゲート
１１および１２をオンさせることができる。
されたものよりも早いタイミングでトランスファゲート
１１および１２をオンさせることができる。
【０１４７】したがって、図８の出力回路では、図６の
ものよりも外部出力データＤＯが早いタイミングで変化
する。その結果、外部出力データＤＯがフローティング
状態になるのが防がれることに加えて、データの伝達遅
延によるアクセスの遅延を防ぐことができる。
ものよりも外部出力データＤＯが早いタイミングで変化
する。その結果、外部出力データＤＯがフローティング
状態になるのが防がれることに加えて、データの伝達遅
延によるアクセスの遅延を防ぐことができる。
【０１４８】
【発明の効果】請求項１に記載の本発明によれば、メモ
リセルアレイのメモリセルから読出されたデータがデー
タ線対に伝達されたことを検出し、それが検出された場
合に、その伝達されたデータをラッチ手段にラッチさせ
るようにした。このため、ラッチするデータを、先にラ
ッチされたデータから新たに伝達されたデータに切換え
るタイミングは、データがデータ線対に伝達されたこと
が検出された時点である。
リセルアレイのメモリセルから読出されたデータがデー
タ線対に伝達されたことを検出し、それが検出された場
合に、その伝達されたデータをラッチ手段にラッチさせ
るようにした。このため、ラッチするデータを、先にラ
ッチされたデータから新たに伝達されたデータに切換え
るタイミングは、データがデータ線対に伝達されたこと
が検出された時点である。
【０１４９】したがって、外部へ出力するデータを、先
にデータ線対に伝達されたデータに応答するものから次
にデータ線対に伝達されたデータに応答するものに切換
える際に、外部に出力されるデータがフローティング状
態になることを防ぐことができる。このため、１つの動
作サイクルにおいて外部へ出力される有効なデータの継
続期間を長くすることができる。
にデータ線対に伝達されたデータに応答するものから次
にデータ線対に伝達されたデータに応答するものに切換
える際に、外部に出力されるデータがフローティング状
態になることを防ぐことができる。このため、１つの動
作サイクルにおいて外部へ出力される有効なデータの継
続期間を長くすることができる。
【０１５０】請求項２に記載の本発明によれば、増幅手
段による増幅前のデータのレベルに基づいてデータ線対
にデータが伝達されたことが検出され、その検出結果に
基づいてラッチ手段へデータを伝達する制御が行なわれ
る。すなわち、データ線対にデータが伝達されたことの
検出は、増幅手段によるデータの増幅に先立って行なわ
れる。
段による増幅前のデータのレベルに基づいてデータ線対
にデータが伝達されたことが検出され、その検出結果に
基づいてラッチ手段へデータを伝達する制御が行なわれ
る。すなわち、データ線対にデータが伝達されたことの
検出は、増幅手段によるデータの増幅に先立って行なわ
れる。
【０１５１】したがって、外部へ出力されるデータがフ
ローティング状態になるのが防がれることに加えて、デ
ータの伝達遅延によるアクセスの遅延を防ぐことができ
る。
ローティング状態になるのが防がれることに加えて、デ
ータの伝達遅延によるアクセスの遅延を防ぐことができ
る。
【０１５２】請求項３に記載の本発明によれば、内部制
御信号が非活性状態になると、ゲート手段によるラッチ
手段へのデータの伝達が行なわれない。このため、内部
制御信号が非活性状態の場合には、ラッチ手段にラッチ
されたデータに応じたデータが外部へ出力され続ける。
したがって、コラムアドレス信号が変化した場合、その
変化の際に外部に出力されているデータを継続して外部
へ出力することができる。
御信号が非活性状態になると、ゲート手段によるラッチ
手段へのデータの伝達が行なわれない。このため、内部
制御信号が非活性状態の場合には、ラッチ手段にラッチ
されたデータに応じたデータが外部へ出力され続ける。
したがって、コラムアドレス信号が変化した場合、その
変化の際に外部に出力されているデータを継続して外部
へ出力することができる。
【０１５３】請求項４に記載の本発明によれば、データ
線対のそれぞれのデータ線の論理レベルの否定論理積を
示す第１の論理信号を出力する第１の論理手段、内部制
御信号を反転した第２の論理信号を出力する第２の論理
手段ならびに第１および第２の論理信号の否定論理積を
示す第３の論理信号を出力する第３の論理手段によっ
て、制御信号を活性化するゲート制御手段を構成するこ
とができる。
線対のそれぞれのデータ線の論理レベルの否定論理積を
示す第１の論理信号を出力する第１の論理手段、内部制
御信号を反転した第２の論理信号を出力する第２の論理
手段ならびに第１および第２の論理信号の否定論理積を
示す第３の論理信号を出力する第３の論理手段によっ
て、制御信号を活性化するゲート制御手段を構成するこ
とができる。
【０１５４】請求項５に記載の本発明によれば、複数の
メモリセルから読出され、第１および第２の論理ゲート
手段に供給された複数ビットのデータ対の第１極性のデ
ータの排他的否定論理積を示す第１のデータと、第２極
性のデータの排他的論理積を示す第２のデータとが、デ
ータ線対に伝達されたことを検出し、それらの伝達され
たデータをラッチ手段にラッチさせるようにした。
メモリセルから読出され、第１および第２の論理ゲート
手段に供給された複数ビットのデータ対の第１極性のデ
ータの排他的否定論理積を示す第１のデータと、第２極
性のデータの排他的論理積を示す第２のデータとが、デ
ータ線対に伝達されたことを検出し、それらの伝達され
たデータをラッチ手段にラッチさせるようにした。
【０１５５】このため、ラッチするデータを、先にラッ
チされたデータから新たに伝達されたデータに切換える
タイミングは、第１および第２のデータがデータ線対に
伝達されたことが検出された時点である。
チされたデータから新たに伝達されたデータに切換える
タイミングは、第１および第２のデータがデータ線対に
伝達されたことが検出された時点である。
【０１５６】したがって、外部へ出力されるデータがフ
ローティング状態になることを防ぐことができる。この
ため、マルチビットテスト時において、１つの動作サイ
クルにおいて外部へ出力される有効なデータの継続期間
を長くすることができる。
ローティング状態になることを防ぐことができる。この
ため、マルチビットテスト時において、１つの動作サイ
クルにおいて外部へ出力される有効なデータの継続期間
を長くすることができる。
【０１５７】請求項６に記載の本発明によれば、第１の
論理ゲート手段における第１の論理手段を通過する前の
データと、第２の論理ゲート手段における第２の論理手
段を通過する前のデータとに基づいて、データ線対に第
１および第２のデータが伝達されたことが検出され、そ
の検出結果に基づいてラッチ手段への第１および第２の
データの伝達が行なわれる。
論理ゲート手段における第１の論理手段を通過する前の
データと、第２の論理ゲート手段における第２の論理手
段を通過する前のデータとに基づいて、データ線対に第
１および第２のデータが伝達されたことが検出され、そ
の検出結果に基づいてラッチ手段への第１および第２の
データの伝達が行なわれる。
【０１５８】すなわち、データ線対に第１および第２の
データが伝達されたことの検出は、第１の論理手段によ
る論理処理および第２の論理手段による論理処理に先立
って行なわれる。
データが伝達されたことの検出は、第１の論理手段によ
る論理処理および第２の論理手段による論理処理に先立
って行なわれる。
【０１５９】したがって、マルチビットテスト時におい
て、外部へ出力されるデータがフローティング状態にな
るのが防がれることに加えて、データの伝達遅延による
アクセスの遅延を防ぐことができる。
て、外部へ出力されるデータがフローティング状態にな
るのが防がれることに加えて、データの伝達遅延による
アクセスの遅延を防ぐことができる。
【０１６０】請求項７に記載の本発明によれば、内部制
御信号が非活性状態になると、ゲート手段によるラッチ
手段への第１および第２のデータの伝達が行なわれな
い。このため、内部制御信号が非活性状態の場合には、
ラッチ手段にラッチされた第１および第２のデータに応
じたデータが外部へ出力され続ける。したがって、コラ
ムアドレス信号が変化した場合、その変化の際に外部に
出力されているデータを継続して外部へ出力することが
できる。
御信号が非活性状態になると、ゲート手段によるラッチ
手段への第１および第２のデータの伝達が行なわれな
い。このため、内部制御信号が非活性状態の場合には、
ラッチ手段にラッチされた第１および第２のデータに応
じたデータが外部へ出力され続ける。したがって、コラ
ムアドレス信号が変化した場合、その変化の際に外部に
出力されているデータを継続して外部へ出力することが
できる。
【図面の簡単な説明】
【図１】 この発明の実施例によるＤＲＡＭの要部の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 第１実施例による出力回路の要部の構成を示
す回路図である。
す回路図である。
【図３】 図２の出力回路の各部の動作波形を示すタイ
ミングチャートである。
ミングチャートである。
【図４】 第２実施例による出力回路の要部の構成を示
す回路図である。
す回路図である。
【図５】 図４の出力回路の各部の動作波形を示すタイ
ミングチャートである。
ミングチャートである。
【図６】 第３実施例による出力回路の要部の構成を示
す回路図である。
す回路図である。
【図７】 マルチビットテスト時における図６の出力回
路の入出力レベルの関係を表で示す図である。
路の入出力レベルの関係を表で示す図である。
【図８】 第４実施例による出力回路の要部の構成を示
す回路図である。
す回路図である。
【図９】 ファーストページ機能を有する従来のＤＲＡ
Ｍの動作波形を示すタイミングチャートである。
Ｍの動作波形を示すタイミングチャートである。
【図１０】 ＥＤＯ機能を有する従来のＤＲＡＭの動作
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
【図１１】 ＥＤＯ機能を有する従来のＤＲＡＭの出力
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１２】 図１１の出力回路の各部の動作波形を示す
タイミングチャートである。
タイミングチャートである。
１ メモリセルアレイ、７ 出力回路、１１，１２ ト
ランスファゲート、１３，１４ ラッチ回路、２１ イ
ンバータ、２２，２３ ＮＯＲゲート、ＤＢ，／ＤＢ
データ線対、Ｅ１ イクスクルーシブＮＯＲ回路、Ｅ２
イクスクルーシブＯＲ回路、ＧＣ，ＧＣ１ ゲート制
御回路、ＯＢ 出力バッファ回路。
ランスファゲート、１３，１４ ラッチ回路、２１ イ
ンバータ、２２，２３ ＮＯＲゲート、ＤＢ，／ＤＢ
データ線対、Ｅ１ イクスクルーシブＮＯＲ回路、Ｅ２
イクスクルーシブＯＲ回路、ＧＣ，ＧＣ１ ゲート制
御回路、ＯＢ 出力バッファ回路。
Claims (7)
- 【請求項１】 データを記憶するための複数のメモリセ
ルを含むメモリセルアレイと、 前記メモリセルアレイのメモリセルから読出されたデー
タが伝達されるデータ線対と、 前記データ線対に伝達されたデータをラッチするための
ラッチ手段と、 制御信号を受け、その制御信号が活性化された場合に、
前記データ線対に伝達されたデータを前記ラッチ手段に
伝達するためのゲート手段と、 データの読出時に、前記データ線対にデータが伝達され
たことを検出し、そのデータが伝達されたことが検出さ
れた場合に、前記制御信号を活性化するゲート制御手段
と、 前記ラッチ手段にラッチされたデータに応答する出力デ
ータを外部へ出力する出力バッファ手段とを備えた、半
導体記憶装置。 - 【請求項２】 前記データ線対中に介在され、前記メモ
リセルから前記データ線対に伝達されたデータを増幅す
る増幅手段をさらに備え、 前記ゲート制御手段は、前記データ線対に伝達され、前
記増幅手段で増幅される前のデータを受け、そのデータ
のレベルに基づいて、前記データ線対にデータが伝達さ
れたことを検出する、請求項１記載の半導体記憶装置。 - 【請求項３】 前記ゲート制御手段は、外部から供給さ
れるコラムアドレスストローブ信号に基づいて得られる
内部制御信号を受け、その内部制御信号が活性化されて
いる状態で、前記データ線対にデータが伝達されたこと
を検出した場合に、前記制御信号を活性化する、請求項
１または２に記載の半導体記憶装置。 - 【請求項４】 前記ゲート制御手段は、 前記データ線対のそれぞれのデータ線の論理レベルの否
定論理積を示す第１の論理信号を出力する第１の論理手
段と、 前記内部制御信号を反転した第２の論理信号を出力する
第２の論理手段と、 前記第１および第２の論理信号の否定論理積を示す第３
の論理信号を出力する第３の論理手段とを含み、前記第
３の論理信号を前記制御信号として前記ゲート手段に供
給する、請求項３記載の半導体記憶装置。 - 【請求項５】 複数ビットのテストを同時に実行する半
導体記憶装置であって、 データを記憶するための複数のメモリセルを含むメモリ
セルアレイと、 前記テスト時に、同じデータが書込まれた前記複数のメ
モリセルのそれぞれから同時に読出された複数ビットの
データ対の各々の第１極性のデータを受け、それらの第
１極性のデータの排他的否定論理積を示す第１のデータ
を出力する第１の論理ゲート手段と、 前記テスト時に、前記複数のメモリセルから同時に読出
された複数ビットのデータ対の各々の第２極性のデータ
を受け、それらの第２極性のデータの排他的論理積を示
す第２のデータを出力する第２の論理ゲート手段と、 前記第１および第２の論理ゲート手段から出力された第
１および第２のデータが伝達されるデータ線対と、 前記データ線対に伝達された第１および第２のデータを
ラッチするためのラッチ手段と、 制御信号を受け、その制御信号が活性化された場合に、
前記データ線対に伝達された第１および第２のデータを
前記ラッチ手段に伝達するためのゲート手段と、 前記テスト時に、前記データ線対に前記第１および第２
のデータが伝達されたことを検出し、それらのデータが
伝達されたことが検出された場合に、前記制御信号を活
性化するゲート制御手段と、 前記ラッチ手段にラッチされた第１および第２のデータ
に応答する出力データを外部へ出力する出力バッファ手
段とを備えた、半導体記憶装置。 - 【請求項６】 前記第１の論理ゲート手段は、 前記テスト時に受けた複数の前記第１の極性のデータの
否定論理積を示すデータを出力する第１のＮＯＲゲート
と、 前記第１のＮＯＲゲートおよび前記ゲート手段の間に接
続された第１の論理手段とを含み、 前記第２の論理ゲート手段は、 前記テスト時に受けた複数の前記第２の極性のデータの
否定論理積を示すデータを出力する第２のＮＯＲゲート
と、 前記第２のＮＯＲゲートおよび前記ゲート手段の間に接
続された第２の論理手段とを含み、 前記ゲート制御手段は、前記第１および第２のＮＯＲゲ
ートのそれぞれから出力されるデータを受け、それらの
データのレベルに基づいて、前記データ線対に前記第１
および第２のデータが伝達されたことを検出する、請求
項５記載の半導体記憶装置。 - 【請求項７】 前記ゲート制御手段は、外部から供給さ
れるコラムアドレスストローブ信号に基づいて得られる
内部制御信号を受け、その内部制御信号が活性化されて
いる状態で、前記データ線対に前記第１および第２のデ
ータが伝達されたことを検出した場合に、前記制御信号
を活性化する、請求項５または６に記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6296761A JPH08161883A (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置 |
| US08/541,546 US5691942A (en) | 1994-11-30 | 1995-10-10 | Semiconductor memory having extended data out function |
| DE19539682A DE19539682C2 (de) | 1994-11-30 | 1995-10-25 | Halbleiterspeicher mit erweiterter Datenausgabefunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6296761A JPH08161883A (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161883A true JPH08161883A (ja) | 1996-06-21 |
Family
ID=17837786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6296761A Withdrawn JPH08161883A (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5691942A (ja) |
| JP (1) | JPH08161883A (ja) |
| DE (1) | DE19539682C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3808623B2 (ja) * | 1998-04-27 | 2006-08-16 | 株式会社東芝 | データ入出力回路、半導体記憶装置および情報処理装置 |
| TW444127B (en) * | 1999-08-20 | 2001-07-01 | Taiwan Semiconductor Mfg | Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices |
| DE102006035847B4 (de) | 2006-08-01 | 2009-11-19 | Airbus Deutschland Gmbh | Strukturanordnung sowie Verfahren zum Herstellen eines Bauteils für die Luft-und Raumfahrt |
| US8932418B2 (en) | 2007-12-21 | 2015-01-13 | Airbus Operations Gmbh | Hybrid joining method for lap joints |
| JP2011040111A (ja) * | 2009-08-06 | 2011-02-24 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637591A (ja) * | 1986-06-25 | 1988-01-13 | Nec Corp | アドレスマルチプレクス型半導体メモリ |
| JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3100622B2 (ja) * | 1990-11-20 | 2000-10-16 | 沖電気工業株式会社 | 同期型ダイナミックｒａｍ |
| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR960004567B1 (ko) * | 1994-02-04 | 1996-04-09 | 삼성전자주식회사 | 반도체 메모리 장치의 데이타 출력 버퍼 |
| EP0678869B1 (en) * | 1994-02-18 | 1999-07-07 | STMicroelectronics S.r.l. | Method and circuit for timing the loading of non-volatile memory output data. |
-
1994
- 1994-11-30 JP JP6296761A patent/JPH08161883A/ja not_active Withdrawn
-
1995
- 1995-10-10 US US08/541,546 patent/US5691942A/en not_active Expired - Fee Related
- 1995-10-25 DE DE19539682A patent/DE19539682C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5691942A (en) | 1997-11-25 |
| DE19539682A1 (de) | 1996-06-05 |
| DE19539682C2 (de) | 2000-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |