JPH08162611A

JPH08162611A - 半導体回路

Info

Publication number: JPH08162611A
Application number: JP6299725A
Authority: JP
Inventors: Yoshinori Okajima; 義憲岡島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-12-02
Filing date: 1994-12-02
Publication date: 1996-06-21
Anticipated expiration: 2019-07-07
Also published as: JP3539778B2

Abstract

(57)【要約】【目的】安定した所定の電圧を発生する半導体回路に
関し、少ない消費電力で小さな出力インピーダンスを有
する半導体回路の提供を目的とする。【構成】第１の電源手段Ｖccと第２の電源手段Ｖssと
の間に複数の第１導電型トランジスタQP1,QP2 および第
２導電型トランジスタQN1,QN2 を直列に設け、所定の第
１導電型トランジスタQP2 と第２導電型トランジスタQN
1 との接続個所である出力取出ノードN1から出力OUT を
取り出すように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体回路に関し、特
に、安定した所定の電圧を発生する半導体回路に関す
る。近年、様々な半導体機器の高速化, 小型化および低
消費電力化の要求に伴って、動作クロックの高速化およ
び電源電圧の低電圧化が進んで来ている。そして、例え
ば、半導体記憶装置（ＤＲＡＭ）のセル・プレート電圧
や、小振幅Ｉ／Ｏの基準電圧として、安定した電位の電
源電圧を生成することのできる半導体回路の提供が要望
されている。

【０００２】

【従来の技術】近年、携帯型コンピュータや携帯型通信
機器を始めとして、様々な半導体機器に対して、高速
化, 小型化および低消費電力化が要求されている。それ
に伴って、各種の半導体回路における動作クロックの高
速化および電源電圧の低電圧化が進んで来ている。そし
て、このような高速クロックおよび低電源電圧において
も正確な動作を確保するために、電源電圧（Ｖcc：例え
ば、3.３ボルト、Ｖss(GND):例えば、０ボルト）以外の
電圧（例えば、Ｖref, 1/2Ｖcc）を使用する場合も多く
なって来ている。

【０００３】図１３は本発明に対応する従来の半導体回
路の例を示す図であり、例えば、ＤＲＡＭのセル・プレ
ート電圧の発生、或いは、チップ間のデータ・バス線に
印加する基準電圧の発生や、受信側のチップにおいて入
力信号を差動増幅する際に使用される基準電圧の発生等
に使用される回路例を示している。図１３(a) および
(b) において、参照符号Ｖccは高電位の電源手段（例え
ば、３.3ボルト),Ｖssは低電位の電源手段（例えば、GN
D:０ボルト), 101,102は抵抗（インピーダンス素子), Q
N101,QN102,QN103はＮチャネル型ＭＯＳトランジスタを
示している。

【０００４】図１３(a) に示されるように、電源電圧Ｖ
ccおよびＶssが供給される回路において、電圧Ｖccおよ
びＶss以外の電圧Ｖref(例えば、１／２Ｖcc：出力out)
を生成（発生）するためには、電源手段（電源線）Ｖcc
とＶssとの間に抵抗101 および102 を直列に接続し、該
抵抗101 と102 との接続個所(out) から出力電圧（基準
電圧）Ｖref を取り出すようになっている。

【０００５】或いは、図１３(b) に示されるように、電
源線ＶccとＶssとの間に抵抗101,102 およびＮチャネル
型ＭＯＳトランジスタQN101 を直列に接続し、また、電
源手段ＶccとＶssとの間にＮチャネル型ＭＯＳトランジ
スタQN102,QN103 を直列に接続し、抵抗101 と102 との
接続個所をトランジスタQN102 のゲートに接続し、そし
て、トランジスタQN101 のゲートおよびドレインをトラ
ンジスタQN103 のゲートに接続するようになっている。

【０００６】このように、従来、電源電圧ＶccおよびＶ
ssが供給される回路において、電圧ＶccおよびＶss以外
のバイアス電圧（例えば、基準電圧Ｖref, 1/2Ｖcc）を
生成して、例えば、ＤＲＡＭのセル・プレート電源や小
振幅のＩ／Ｏの基準電圧発生回路として使用するには、
抵抗により電源電圧を分割（抵抗分割）するのが一般的
であった。

【０００７】図１４は図１３の半導体回路が適用される
一例としてのチップ間におけるバス線の構成を示すブロ
ック回路図であり、小振幅のＩ／Ｏの終端電源部を示す
ものである。すなわち、図１４は、図１３(a) および
(b) に示す半導体回路（基準電圧発生回路105)により生
成された基準電圧Ｖref を使用し、出力バッファ(200)
の後段に設けたプッシュ・プル回路(100) によりデータ
・バス(103) に供給される信号の波形整形を行って、よ
り正確なデータ転送を可能とするものである。

【０００８】図１４において、参照符号101 は駆動側チ
ップ,102は受信側チップ,121は差動増幅器,103はデータ
・バス,104は終端抵抗,105は基準電圧発生回路,100はプ
ッシュ・プル回路, そして,200は出力バッファを示して
いる。図１４に示されるように、駆動側チップ101 から
受信側チップ102 に対してデータを供給するデータ・バ
ス103 は、出力バッファ200 により制御されるＰチャネ
ル型ＭＯＳトランジスタQP100 およびＮチャネル型ＭＯ
ＳトランジスタQN100を有するプッシュ・プル回路100
により駆動されるようになっている。また、データ・バ
ス103 には、終端抵抗104 を介して基準電圧発生回路10
5 出力である基準電圧Ｖref が印加され、定常時（デー
タの転送が行われていない状態）のデータ・バス103 の
レベルを基準電圧Ｖref に保持するようになっている。
また、例えば、受信側チップ102 において、入力信号IN
は差動増幅器121 に供給され、基準電圧Ｖref との差動
増幅が行われるようになっている。

【０００９】

【発明が解決しようとする課題】上述したように、図１
３(a) に示す従来の半導体回路では、出力される基準電
圧Ｖref を安定させるためには、抵抗101,102 に対して
大きな電流を流さなければなない。すなわち、電源回路
の出力インピーダンスを下げるには、余程大きな直流電
流を流さなければならず、消費電力の面で問題がある。

【００１０】また、図１３(b) に示す従来の半導体回路
では、トランジスタQN102 を介して出力out に電流を供
給する場合（プル・ダウン側）の出力インピーダンスは
低いが、トランジスタQN103 を介して出力out から電流
を低電位の電源線（Ｖss）へ引き込む場合（プル・アッ
プ側）の出力インピーダンスは十分に下げることができ
ない。すなわち、トランジスタQN103 を介して大きな電
流を流すことができず、出力電圧out(基準電圧Ｖref)を
十分に安定させることが困難である。

【００１１】また、例えば、図１４における基準電圧発
生回路105 として図１３(b) の半導体回路が適用された
場合、該基準電圧発生回路105 には終端抵抗104 を介し
て電流が流れ込む（プル・アップ側に電流が流れ込む）
こともあれば、電流が流れ出す（プル・ダウン側に電流
が流れ出す）こともあり、両方の場合で出力電圧Ｖref
を安定させる必要がある。しかしながら、図１３(b) の
回路では、基準電圧Ｖref に対して双方向に安定して駆
動することが困難となっている。

【００１２】尚、上述した半導体回路（基準電圧発生回
路）は、例えば、受信側チップ102の差動増幅器121 に
供給される基準電圧Ｖref を発生する回路として、或い
は、ＤＲＡＭのセル・プレート電源の発生回路として使
用され、さらに、入力バッファ回路や閾値を有する論理
ゲート等に対しても適用されるものである。図１５は関
連技術としての半導体回路の例を示すブロック回路図で
あり、出力される電圧（基準電圧）を安定化させるため
に、Ｐチャネル型ＭＯＳトランジスタQP301,Ｎチャネル
型ＭＯＳトランジスタQN301,および, ゲート電圧作成回
路300,300'を設けて構成したものである。

【００１３】図１５(a) および(b) に示されるように、
安定した出力電圧を発生する回路として、電源線Ｖccと
Ｖssとの間にＮチャネル型ＭＯＳトランジスタQN301 お
よびＰチャネル型ＭＯＳトランジスタQP301 を直列に接
続し、これらトランジスタQN301 およびQP301 をゲート
電圧作成回路300,300'により制御するものが考えられて
いる。

【００１４】しかしながら、図１５(a) に示す半導体回
路は、各トランジスタQN301 およびQP301 のゲートに供
給する信号を作成するゲート電圧作成回路300 の構成が
難しい。そこで、図１５(b) に示すように、出力電圧の
ゆれを検出するフィード・バック回路を構成するために
アナログ的な演算増幅機器（オペ・アンプ)301を用いた
ゲート電圧作成回路300'も考えられている。

【００１５】しかし、より簡略な構成でより少ない消費
電力で安定した出力電圧を発生することのできる半導体
回路の提供が望まれている。本発明は、上述した従来の
半導体回路が有する課題に鑑み、少ない消費電力で小さ
な出力インピーダンスを有する半導体回路の提供を目的
とする。

【００１６】

【課題を解決するための手段】本発明によれば、第１の
電源手段Ｖccと第２の電源手段Ｖssとの間に複数の第１
導電型トランジスタQP1,QP2 および第２導電型トランジ
スタQN1,QN2 を直列に設け、所定の第１導電型トランジ
スタQP2 と第２導電型トランジスタQN1 との接続個所で
ある出力取出ノードN1から出力OUT を取り出すようにし
たことを特徴とする半導体回路が提供される。

【００１７】

【作用】本発明の半導体回路によれば、複数の第１導電
型トランジスタQP1,QP2 および第２導電型トランジスタ
QN1,QN2 が第１の電源手段Ｖccと第２の電源手段Ｖssと
の間に設けられる。そして、所定の第１導電型トランジ
スタQP2 と第２導電型トランジスタQN1 との接続個所で
ある出力取出ノードN1から出力OUT が取り出されるよう
になっている。これによって、少ない消費電力で小さな
出力インピーダンスを持たせることができる。

【００１８】

【実施例】以下、図面を参照して本発明に係る半導体回
路の各実施例を説明する。図１は本発明に係る半導体回
路の実施例を示す回路図（その１）であり、同図(a) 〜
(e) は本発明の第１〜第５実施例を示している。図１
(a) 〜(e) において、参照符号Ｖccは高電位の電源手段
（高電位電源線：例えば、３.3ボルト),Ｖssは低電位の
電源手段（低電位電源線：例えば、GND:０ボルト), QP
1,QP2,QP11,QP12,QP21,QP22はＰチャネル型ＭＯＳトラ
ンジスタ, そして,QN1,QN2,QN11,QN12,QN21,QN22はＮチ
ャネル型ＭＯＳトランジスタを示している。

【００１９】図１(a) に示す第１実施例では、高電位電
源線Ｖccと低電位電源線Ｖssとの間に、２つのＰチャネ
ル型ＭＯＳトランジスタQP1,QP2 および２つのＮチャネ
ル型ＭＯＳトランジスタQN1,QN2 が直列に設けられてい
る。すなわち、トランジスタQP1 のソースは高電位電源
線Ｖccに接続され、トランジスタQP1 のドレインはトラ
ンジスタQN1 のドレインに接続され、トランジスタQN1
のソースはノードN1でトランジスタQP2 のソースに接続
されている。また、トランジスタQP2 のドレインはトラ
ンジスタQN2 のドレインに接続され、トランジスタQN2
のソースは低電位電源線Ｖssに接続されている。ここ
で、出力電圧OUT(基準電圧Ｖref:例えば、１／２Ｖcc)
は、トランジスタQN1 とQP2 との接続個所であるノード
N1から取り出されるようになっている。

【００２０】図１(b) に示す第２実施例では、図１(a)
の第１実施例において、トランジスタQN1 のゲートおよ
びドレインが共通接続され、また、トランジスタQP2 の
ソースおよびゲートが共通接続されるようになってい
る。すなわち、トランジスタQN1 およびQP2 をダイオー
ドとして構成するようになっている。図１(c) に示す第
３実施例では、図１(a) の第１実施例において、トラン
ジスタQP1 のソースおよびゲートが共通接続され、ま
た、トランジスタQN2 のドレインおよびゲートが共通接
続されるようになっている。すなわち、トランジスタQP
1 およびQN2 をダイオードとして構成するようになって
いる。

【００２１】図１(d) に示す第４実施例では、図１(b)
および(c) の実施例を組み合わせたもので、図１(a) の
第１実施例において、トランジスタQP1 のソースおよび
ゲートが共通接続され、トランジスタQN1 のゲートおよ
びドレインが共通接続され、トランジスタQP2 のソース
およびゲートが共通接続され、そして、トランジスタQN
2 のドレインおよびゲートが共通接続されるようになっ
ている。すなわち、トランジスタQP1,QP2 およびQN1,QN
2 をダイオードとして構成するようになっている。

【００２２】図１(e) に示す第５実施例では、図１(d)
の第４実施例において、トランジスタQP1,QP2 およびQN
1,QN2 をそれぞれ２つのトランジスタとして構成したも
のである。尚、図１(e)(図１(d))の実施例において、ト
ランジスタQP11,QP12,QN11,QN12(QP1,QN1)のゲートを共
通接続し、且つ、トランジスタQP21,QP22,QN21,QN22(QP
2,QN2)のゲートを共通接続するのは、例えば、各ゲート
を共通接続しないで、８つ（４つ）のダイオード（ダイ
オード接続のトランジスタ）を直列に接続すると該ダイ
オードによる電圧降下（例えば、５.6ボルト（２.8ボル
ト）が大きくなって、例えば、電源電圧Ｖcc＝３.3ボル
トの場合に、基準電圧発生回路として有効に機能するこ
とが困難となるため、降下電圧を実質的にダイオード２
つ分（例えば、１.4ボルト）に抑えるようになってい
る。もちろん、使用する電圧が高ければ、各トランジス
タのゲート同士を接続しないように構成できることもあ
る。

【００２３】ここで、図１(a) 〜(e) に示す第１〜第５
実施例から明らかなように、本発明の半導体回路は、Ｐ
チャネル型ＭＯＳトランジスタQP1,QP2;QP11,QP12,QP2
1,QP22 の数は、Ｎチャネル型ＭＯＳトランジスタQN1,Q
N2;QN11,QN12,QN21,QN22 の数と同数とされている。ま
た、高電位電源線Ｖccと出力電圧OUT を取り出すノード
N1との間のトランジスタ構成は、ノードN1と低電位電源
線Ｖssとの間のトランジスタ構成と同じにされている。
さらに、Ｐチャネル型ＭＯＳトランジスタQP1,QP2;QP1
1,QP12,QP21,QP22 とＮチャネル型ＭＯＳトランジスタQ
N1,QN2;QN11,QN12,QN21,QN22 の総数は、４および８と
されているが、一般に、４のｎ倍〔ｎは自然数〕として
構成することができる。また、Ｐチャネル型ＭＯＳトラ
ンジスタQP1,QP2;QP11,QP12,QP21,QP22 の閾値電圧とＮ
チャネル型ＭＯＳトランジスタQN1,QN2;QN11,QN12,QN2
1,QN22 の閾値電圧をそれぞれ等しいものしてもよい。
或いは、Ｐチャネル型ＭＯＳトランジスタの閾値電圧と
Ｎチャネル型ＭＯＳトランジスタの閾値電圧との差を電
源電圧に比して10％以下となるようにしてもよい。これ
らの回路構成の変形は、以下の各実施例（第６実施例〜
第１５実施例）においても、上記の第１実施例〜第５実
施例と同様に適用することができる。

【００２４】さらに、本発明の各実施例（第１実施例〜
第１５実施例）では、例えば、基準電圧Ｖref を、高電
位電源線Ｖccと低電位電源線Ｖssとの間に設けた対称な
回路構成を有するＰチャネル型ＭＯＳトランジスタおよ
びＮチャネル型ＭＯＳトランジスタの両方を使用して発
生するようになっており、半導体回路（基準電圧発生回
路）に電流が流れ込む（プル・アップ側に電流が流れ込
む）場合、および、電流が流れ出す（プル・ダウン側に
電流が流れ出す）場合の両方で出力電圧（基準電圧）Ｖ
ref を安定させることができる。そして、本発明の各実
施例によれば、常に直流電流を消費する抵抗を用いるこ
となく少ない直流電流消費で、また、小さな出力インピ
ーダンスを持つ半導体回路を構成することが可能とな
る。

【００２５】図２は本発明の半導体回路の実施例を示す
回路図（その２）であり、同図(a)〜(d) は本発明の第
６〜第９実施例を示している。図２(a) に示す第６実施
例では、高電位電源線Ｖccに接続されたトランジスタQP
1 のゲートおよび低電位電源線Ｖssに接続されたトラン
ジスタQN2 のゲートを、トランジスタQN1 のソースとト
ランジスタQP2 のソースの接続個所（OUT)に接続するよ
うになっている。すなわち、高電位電源線Ｖccと低電位
電源線Ｖssとの間に直列接続されるトランジスタの外側
のトランジスタQP1,QN2 のゲートに供給する信号を出力
OUT から取り出すようになっている。

【００２６】図２(b) に示す第７実施例では、図２(a)
の第６実施例において、トランジスタQN1 およびQP2 を
図１(b) の第２実施例のようにダイオード接続するよう
にしたものである。すなわち、トランジスタQP1,QN2 の
ゲートに供給する信号を出力OUT から取り出し、トラン
ジスタQN1 のゲートおよびドレインを共通接続し、そし
て、トランジスタQP2 のソースおよびゲートが共通接続
するようになっている。

【００２７】図２(c) に示す第８実施例では、図２(a)
の第６実施例において、トランジスタQN1 およびQP2 の
基板バイアス電位（ウェルバイアス電位）も出力OUT に
接続するようになっている。すなわち、トランジスタQP
1,QN2 のゲートおよびトランジスタQN1,QP2 のバックゲ
ートに対して、出力OUT の電位を印加するようになって
いる。

【００２８】図２(d) に示す第９実施例では、図２(b)
および図２(c) の実施例を組み合わせた構成とされ、ト
ランジスタQN1 およびQP2 をダイオード接続し、トラン
ジスタQP1,QN2 のゲートに出力OUT の電位を印加すると
共に、トランジスタQN1 およびQP2 のバックゲートに対
しても出力OUT の電位を印加するように構成されてい
る。ここで、図２(c) および(d) の第８および第９実施
例において、トランジスタQP1 のバックゲート（基板ま
たはウェル）には高電位電源電圧Ｖccが印加され、ま
た、トランジスタQN2 のバックゲートには低電位電源電
圧Ｖssが印加されている。

【００２９】尚、図２(c) および図２(d) に示す実施例
では、例えば、半導体回路がトリプルウェル（Tripple-
Well) 構造を使用して形成される。図３は本発明の半導
体回路の実施例を示す回路図（その３）であり、同図
(a)および(b) は本発明の第１０および第１１実施例を
示している。図３(a) および(b) において、参照符号10
は第１出力部を示し、また、20は第２出力部を示してい
る。

【００３０】図３(a) に示す第１０実施例では、図２
(d) に示す第９実施例（第１出力部10）に対して第２の
出力OUT-B を取り出す第２出力部（20）が並列に設けら
れている。第２出力部20は、高電位電源線Ｖccと低電位
電源線Ｖssとの間に直列に接続されたＮチャネル型ＭＯ
ＳトランジスタQN3 およびＰチャネル型ＭＯＳトランジ
スタQP3 を備えて構成されており、トランジスタQN3 の
ドレインは高電位電源線Ｖccに接続され、トランジスタ
QN3 のソースはトランジスタQP3 のソースおよび第２の
出力OUT-B に共通接続され、そして、トランジスタQP3
のドレインは低電位電源線Ｖssに接続されている。

【００３１】第１出力部10は、前述した図２(d) に示す
第９実施例と同様の構成とされ、その出力OUT(第１の出
力OUT-A)は、第２出力部20におけるトランジスタQN3,QP
3 のバックゲート（基板またはウェル）に接続され、ト
ランジスタQN3 のゲートは第２出力部20におけるトラン
ジスタQP1 のドレインとトランジスタQN1 のゲートおよ
びドレインとの接続個所に共通接続され、そして、トラ
ンジスタQP3 のゲートは第２出力部20におけるトランジ
スタQN2 のドレインとトランジスタQP2 のゲートおよび
ドレインとの接続個所に共通接続されている。

【００３２】図３(b) に示す第１１実施例(50)も、上記
の第１０実施例と同様に、図２(d)に示す第９実施例
（第１出力部10）に対して第２の出力OUT-B を取り出す
第２出力部(20)が並列に設けられている。ここで、本第
１１実施例では、図３(a) の第１０実施例において、第
２出力部20におけるトランジスタQN3,QP3 のバックゲー
トに第１出力部10の出力 (第１の出力)OUT-Aを接続する
代わりに、該第２出力部20の出力 (第２の出力) OUT-B
を接続するようになっている。すなわち、第２の出力OU
T-B は、第２出力部20におけるトランジスタQN3 のソー
スおよびバックゲートとトランジスタQP3 のソースおよ
びバックゲートに対して共通に接続されている。

【００３３】図４は図３に示す半導体回路を制御回路に
より制御する様子を示す図であり、図４(a) および(b)
は図３(a) および(b) に対応するものである。すなわ
ち、図４(a) は、図３(a) に示す第１０実施例の半導体
回路において、トランジスタQP1,QN2 のゲートを第１の
出力OUT-A から切り離し、該トランジスタQP1,QN2 のゲ
ート（入力）に対して抵抗Ｒ1 を介して他の制御回路30
の出力を供給するようにしたものである。また、図４
(b) は、図３(b) に示す第１１実施例の半導体回路にお
いて、トランジスタQP1,QN2 のゲートを第１の出力OUT-
A から切り離し、該トランジスタQP1,QN2 のゲート（入
力）に対して抵抗Ｒ1 を介して他の制御回路30の出力を
供給するようにしたものである。そして、制御回路30に
より出力電圧（OUT-A,OUT-B)の微調整を行うようになっ
ている。

【００３４】図５は図３に示す半導体回路の一実施例を
適用した回路例を示す図であり、図４(b) に示す回路の
一例を具体的に示したものである。図５に示されるよう
に、制御回路30は、例えば、Ｐチャネル型ＭＯＳトラン
ジスタQP31〜QP36およびＮチャネル型ＭＯＳトランジス
タQN31〜QN36を備えて構成されており、トランジスタQN
32のゲートおよびトランジスタQP35のゲートには、基準
電圧Ｖref が印加されるようになっている。

【００３５】図６は本発明の半導体回路の実施例を示す
回路図（その４）であり、本発明の第１２実施例を示し
ている。本第１２実施例では、前述した図３(b) に示す
第１１実施例において、トランジスタQP1,QN2 のゲート
を第１出力部10の出力 (第１の出力)OUT-Aに接続する代
わりに、第２出力部20の出力 (第２の出力) OUT-B に接
続するようになっている。

【００３６】図７は本発明の半導体回路の実施例を示す
回路図（その５）であり、本発明の第１３実施例を示し
ている。本第１３実施例では、上記の図６の第１２実施
例における第２出力部20を第１出力部10と同様に４つの
トランジスタで構成するようになっている。すなわち、
第２出力部20は、高電位電源線Ｖccと低電位電源線Ｖss
との間に、２つのＰチャネル型ＭＯＳトランジスタQP3,
QP4 および２つのＮチャネル型ＭＯＳトランジスタQN3,
QN4 が直列に設けられている。すなわち、トランジスタ
QP4 のソースは高電位電源線Ｖccに接続され、トランジ
スタQP4 のドレインはトランジスタQN3 のドレインに接
続され、トランジスタQN3 のソースおよびバックゲート
（基板またはウェル）はトランジスタQP3 のソースおよ
びバックゲートに接続されると共に、第２出力部20の出
力（第２の出力)OUT-Bが接続されている。また、トラン
ジスタQP3 のドレインはトランジスタQN4 のドレインに
接続され、トランジスタQN4 のソースは低電位電源線Ｖ
ssに接続されている。ここで、第１出力部10におけるト
ランジスタQP1 のゲートおよびトランジスタQN2 のゲー
トは第２の出力OUT-B に共通接続され、トランジスタQN
3 のゲートはトランジスタQN1 のゲートに接続され、そ
して、トランジスタQP3 のゲートはトランジスタQP2 の
ゲートに接続されるようになっている。

【００３７】図８は本発明の半導体回路の実施例を示す
回路図（その６）であり、本発明の第１４実施例(40)を
示している。本第１４実施例では、上記の図７の第１３
実施例において、トランジスタQP4 のバックゲートを高
電位電源線Ｖccに接続し、トランジスタQN4 のバックゲ
ートを低電位電源線Ｖssに接続し、第２出力部20におけ
るトランジスタQP4 のゲートおよびトランジスタQN4 の
ゲートを第１の出力OUT-A に共通接続するようになって
いる。すなわち、第２出力部20を第１出力部10と同様の
構成とするようになっている。

【００３８】図９は本発明の半導体回路の実施例を示す
回路図（その７）であり、本発明の第１５実施例を示し
ている。本第１５実施例では、上記の図８の第１４実施
例の半導体回路40を２つ接続するようになっている。す
なわち、第１の半導体回路における第２の出力OUT-1Bを
第２の半導体回路における第１の出力OUT-2Aに接続して
出力OUT とし、さらに、第２の半導体回路における第２
の出力OUT-2Bを第１の半導体回路における第１の出力OU
T-1Aに接続するようになっている。ここで、第２の出力
OUT-2Bは、例えば、終端抵抗４を介してデータ・バス３
に接続されるようになっている。

【００３９】図１０は本発明の半導体回路が適用される
一例としてのチップ間におけるバス線の構成を示すブロ
ック回路図であり、小振幅のＩ／Ｏの終端電源部を示す
ものである。同図において、参照符号１は駆動側チッ
プ, ２は受信側チップ, ３はデータ・バス, ４は終端抵
抗（Ｒ_TT),５は本発明の半導体回路が組み込まれた終端
用チップ, そして, 11および12は駆動側チップ１におけ
るプッシュ・プル回路および出力バッファを示してい
る。

【００４０】図１０に示されるように、駆動側チップ１
から受信側チップ２に対してデータを供給するデータ・
バス３は、出力バッファ12により制御されるＰチャネル
型ＭＯＳトランジスタQP10およびＮチャネル型ＭＯＳト
ランジスタQN10を有するプッシュ・プル回路11により駆
動されるようになっている。ここで、プッシュ・プル回
路11には出力用電源Ｖ_DDQおよびＶ_SSQが印加されてい
る。

【００４１】駆動側チップ１において、出力バッファ12
は、インバータI1〜I3, ノアゲートNOR1, ナンドゲート
NAND1 を備えて構成され、インバータI2およびI3の出力
によりトランジスタQP10およびQN10が制御されるように
なっている。ノアゲートNOR1およびナンドゲートNAND1
の入力には、例えば、前段のフリップ・フロップの反転
レベルの出力信号(/Q)が供給されると共に、制御信号SS
およびその反転信号が供給されるようになっている。こ
こで、制御信号SSが高レベル“Ｈ”のときは、トランジ
スタQP10およびQN10が両方ともスイッチ・オフとなり駆
動側チップ１の出力OUT が高インピーダンス状態とな
る。

【００４２】受信側チップ２において、入力INには入力
バッファ21が設けられ、入力INの信号と基準電圧Ｖref
との差動増幅を行うようになっている。また、入力バッ
ファ（差動増幅器)21 の出力は、例えば、インバータI4
を介して次段の回路へ供給される。入力バッファ21は、
例えば、Ｐチャネル型ＭＯＳトランジスタQP121,QP122
およびＮチャネル型ＭＯＳトランジスタQN121,QN122,QN
123 により構成されている。ここで、トランジスタQN12
3 のゲートには、活性化信号ACT が供給され、該入力バ
ッファ21の動作を制御するようになっている。

【００４３】図１１は本発明の半導体回路が適用される
図１０における終端用チップの一例を示す回路図であ
る。図１１に示されるように、終端用チップ５は、終端
抵抗４（Ｒ_TT),２つの半導体回路（基準電圧発生回路)5
1,52(50), および, 制御回路30' を備えて構成されてい
る。ここで、基準電圧発生回路51,52 は、前述した図３
(b) に示す第１１実施例の半導体回路50に対応するもの
である。尚、終端用チップ５の電源は、例えば、駆動側
チップ１の電源と同様に、出力用電源Ｖ_DDQおよびＶ
_SSQ（０ボルト）が使用されている。

【００４４】基準電圧発生回路51は、終端抵抗４を介し
てデータ・バス３に接続され、該データ・バス３に基準
電圧Ｖref を印加するようになっている。また、基準電
圧発生回路52は、制御回路30' における差動増幅器に対
して基準電圧Ｖref を供給すると共に、図１０に示す受
信側チップ２における差動増幅器（入力バッファ)21に
対して基準電圧Ｖref を供給するようになっている。こ
こで、基準電圧Ｖrefとしては、例えば、出力用電源Ｖ
_DDQおよびＶ_SSQの中間電位の電圧 1/2Ｖ_DDQとされて
いる。

【００４５】制御回路30' は、Ｐチャネル型ＭＯＳトラ
ンジスタQP31,QP32 およびＮチャネル型ＭＯＳトランジ
スタQN31,QN32,QN33により構成された入力バッファ（差
動増幅器),および, Ｐチャネル型ＭＯＳトランジスタQP
33およびＮチャネル型ＭＯＳトランジスタQN34により構
成されたインバータを備えて構成されている。制御回路
30' の入力（入力バッファの入力）には、終端抵抗４を
介してデータ・バス３が接続され（基準電圧発生回路51
の第２の出力OUT-B が供給され),基準電圧発生回路52の
出力である基準電圧Ｖref と差動増幅されるようになっ
ている。また、制御回路30' の出力（インバータァの出
力）は、抵抗R1を介して基準電圧発生回路51の入力（第
１の出力OUT-A)に供給されるようになっている。これに
より、データ転送が行われていない時のデータ・バス３
のレベルを基準電圧Ｖref に保持するようになってい
る。

【００４６】図１２は本発明の半導体回路が適用される
他の例としての入力バッファの一例の構成を示す回路図
であり、図８に示す本発明の半導体回路の第１４実施例
を適用した入力バッファの例を示すものである。図１２
および図８から明らかなように、本実施例の入力バッフ
ァは、第１４実施例における第１の出力OUT-A を入力IN
とし、Ｐチャネル型ＭＯＳトランジスタQP5 とＮチャネ
ル型ＭＯＳトランジスタQN5 との接続個所から出力OUT
を取り出すようになっている。ここで、トランジスタQP
5 のゲートにはトランジスタQP4とQN3 との接続個所か
らの信号が供給され、また、トランジスタQN5 のゲート
にはトランジスタQP3 とQN4 との接続個所からの信号が
供給されるようになっている。このように、本発明に係
る半導体回路は、前述した基準電圧発生回路やＤＲＡＭ
のセル・プレート電源の発生回路としての適用だけでな
く、図１２に示すような入力バッファへの適用、或い
は、閾値を有する論理ゲート等に対しても適用すること
ができる。

【００４７】以上、詳述したように、本発明に係る半導
体回路の各実施例によれば、高電位電源線Ｖccと低電位
電源線Ｖssとの間に設けた対称な回路構成を有するＰチ
ャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳ
トランジスタの両方を使用し、半導体回路（基準電圧発
生回路）に電流が流れ込む場合、および、電流が流れ出
す場合の両方で出力（基準電圧Ｖref)を安定させること
ができる。

【００４８】

【発明の効果】以上、詳述したように、本発明の半導体
回路によれば、少ない直流電流消費で、小さな出力イン
ピーダンスを持つ半導体回路を構成することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体回路の実施例を示す回路図
（その１）である。

【図２】本発明の半導体回路の実施例を示す回路図（そ
の２）である。

【図３】本発明の半導体回路の実施例を示す回路図（そ
の３）である。

【図４】図３に示す半導体回路を制御回路により制御す
る様子を示す図である。

【図５】図３に示す半導体回路の一実施例を適用した回
路例を示す図である。

【図６】本発明の半導体回路の実施例を示す回路図（そ
の４）である。

【図７】本発明の半導体回路の実施例を示す回路図（そ
の５）である。

【図８】本発明の半導体回路の実施例を示す回路図（そ
の６）である。

【図９】本発明の半導体回路の実施例を示す回路図（そ
の７）である。

【図１０】本発明の半導体回路が適用される一例として
のチップ間におけるバス線の構成を示すブロック回路図
である。

【図１１】本発明の半導体回路が適用される図１０にお
ける終端用チップの一例を示す回路図である。

【図１２】本発明の半導体回路が適用される他の例とし
ての入力バッファの一例の構成を示す回路図である。

【図１３】本発明に対応する従来の半導体回路の例を示
す図である。

【図１４】図１３の半導体回路が適用される一例として
のチップ間におけるバス線の構成を示すブロック回路図
である。

【図１５】関連技術としての半導体回路の例を示すブロ
ック回路図である。

【符号の説明】

１…駆動側チップ２…受信側チップ３…データ・バス４…終端抵抗５…終端用チップ

Claims

【特許請求の範囲】

【請求項１】第１の電源手段（Ｖcc）と第２の電源手
段（Ｖss）との間に複数の第１導電型トランジスタ(QP
1,QP2) および第２導電型トランジスタ(QN1,QN2) を直
列に設け、所定の第１導電型トランジスタ(QP2) と第２
導電型トランジスタ(QN1) との接続個所である出力取出
ノード（N1）から出力（OUT)を取り出すようにしたこと
を特徴とする半導体回路。
【請求項２】前記直列接続された第２導電型トランジ
スタの数は、前記直列接続された第１導電型トランジス
タの数と同数とされ、且つ、前記第１の電源手段（Ｖc
c）と前記出力取出ノード（N1）との間のトランジスタ
の構成は、該出力取出ノード（N1）と前記第２の電源手
段（Ｖss）との間のトランジスタの構成と同じにされて
いることを特徴とする請求項１の半導体回路。
【請求項３】前記第１の電源手段（Ｖcc）は高電位の
電源手段であり、前記第２の電源手段（Ｖss）は低電位
の電源手段であり、前記第１導電型トランジスタはＰチ
ャネル型ＭＯＳトランジスタであり、そして、前記第２
導電型トランジスタはＮチャネル型ＭＯＳトランジスタ
であることを特徴とする請求項１の半導体回路。
【請求項４】前記第１導電型トランジスタと前記第２
導電型トランジスタの総数は、４のｎ倍〔ｎは自然数〕
とされていることを特徴とする請求項１の半導体回路。
【請求項５】前記出力（OUT)は、前記第１の電源手段
（Ｖcc）の電圧と前記第２の電源手段（Ｖss）の電圧と
の中間電位の電圧（1/2Vcc）となっていることを特徴と
する請求項１の半導体回路。
【請求項６】前記第１導電型トランジスタおよび前記
第２導電型トランジスタをそれぞれダイオードとして構
成するようにしたことを特徴とする請求項１の半導体回
路。
【請求項７】前記第１の電源手段（Ｖcc）に接続され
るトランジスタ（QP1)の制御電極および前記第２の電源
手段（Ｖss）に接続されるトランジスタ（QN2)の制御電
極に供給する信号を、前記出力（OUT)から取るようにし
たことを特徴とする請求項１の半導体回路。
【請求項８】前記第１の電源手段（Ｖcc）に接続され
るトランジスタおよび前記第２の電源手段（Ｖss）に接
続されるトランジスタ（QP1,QN2)以外のトランジスタ
（QP2,QN1)の基板またはウェル電位として前記出力（OU
T)からの出力電圧を印加するようにしたことを特徴とす
る請求項１の半導体回路。
【請求項９】前記第１導電型トランジスタおよび前記
第２導電型トランジスタの閾値電圧を両者の差が電源電
圧に比して10％以下となるようにすることを特徴とする
請求項１の半導体回路。
【請求項１０】前記半導体回路は、さらに、前記第１
の電源手段（Ｖcc）と前記第２の電源手段（Ｖss）との
間に直列に接続された第２導電型トランジスタ（QN3)お
よび第１導電型トランジスタ（QP3)で構成される第２出
力部（20）を具備し、該第１出力部（10）から取り出さ
れる第１の出力（OUT,OUT-A)とは異なる第２の出力（OU
T-B)を該第２出力部（20）から取り出すようにしたこと
を特徴とする請求項１の半導体回路。
【請求項１１】前記第２出力部（20）において、前記
第２の出力（OUT-B)は、前記第２導電型トランジスタ
（QN3)および前記第１導電型トランジスタ（QP3)の接続
個所から取り出され、且つ、該第２出力部（20）の第２
導電型トランジスタ（QN3)および第１導電型トランジス
タ（QP3)の制御電極は、前記１出力部（10）における所
定の第２導電型トランジスタ（QN1)および第１導電型ト
ランジスタ（QP2)の制御電極にそれぞれ共通接続されて
いることを特徴とする請求項１０の半導体回路。
【請求項１２】前記第２出力部（20）において前記第
２の出力（OUT-B)に接続されるトランジスタ（QP3,QN3)
の基板またはウェル電位として前記第１の出力（OUT-A)
からの出力電圧を印加するようにしたことを特徴とする
請求項１０の半導体回路。
【請求項１３】前記第２出力部（20）において前記第
２の出力（OUT-B)に接続されるトランジスタ（QP3,QN3)
の基板またはウェル電位として前記第２の出力（OUT-B)
からの出力電圧を印加するようにしたことを特徴とする
請求項１０の半導体回路。
【請求項１４】前記第１出力部（10）において、前記
第１の電源手段（Ｖcc）に接続されるトランジスタ（QP
1)および前記第２の電源手段（Ｖss）に接続されるトラ
ンジスタ（QN2)の各制御電極に対して制御回路（30）の
出力が印加され、前記出力（OUT-A,OUT-B)の微調整が行
われるようになっていることを特徴とする請求項１２ま
たは１３の半導体回路。
【請求項１５】前記第１出力部（10）における前記第
１の電源手段（Ｖcc）に接続されるトランジスタ（QP1)
および前記第２の電源手段（Ｖss）に接続されるトラン
ジスタ（QN2)の各制御電極と前記制御回路（30）との間
に抵抗（R1）を設けるようにしたことを特徴とする請求
項１４の半導体回路。
【請求項１６】前記制御回路（30）は、前記第１また
は第２の出力（OUT-A,OUT-B)と、さらに他の基準電圧
（Ｖref)との電位差を検知するようになっている請求項
１５の半導体回路
【請求項１７】前記第２出力部（20）は、前記第１の
電源手段（Ｖcc）と該第２出力部（20）における前記第
２導電型トランジスタ（QN3)との間に設けられた第１導
電型トランジスタ（QP4)と、前記第２の電源手段（Ｖs
s）と第２出力部（20）における前記第１導電型トラン
ジスタ（QP3)との間に設けられた第２導電型トランジス
タ（QN4)とを具備することを特徴とする請求項１０の半
導体回路。
【請求項１８】前記第１出力部（10）における前記第
１の電源手段（Ｖcc）に接続されるトランジスタ（QP1)
および前記第２の電源手段（Ｖss）に接続されるトラン
ジスタ（QN2)の各制御電極に対して前記第２の出力（OU
T-B)からの出力電圧を印加するようにしたことを特徴と
する請求項１７の半導体回路。
【請求項１９】前記第２出力部（20）における前記第
１の電源手段（Ｖcc）に接続されるトランジスタ（QP4)
および前記第２の電源手段（Ｖss）に接続されるトラン
ジスタ（QN4)の各制御電極に対して前記第１の出力（OU
T-A)からの出力電圧を印加するようにしたことを特徴と
する請求項１８の半導体回路。