JPH08162632A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】サリサイド化によるブリッジングを精度良く防
止した高性能の半導体装置およびその製造方法を提供す
る。 【構成】ゲートパターン側壁に酸化膜スペーサ４００を
有するトランジスタで、ソース，ドレイン拡散層電極２
２０上にタングステン層５００を選択的に堆積後、第２
スペーサ７００を設け、ゲートパターンの最下層を残し
て加工してゲート電極３００とソース，ドレイン拡散層
電極２２０上に膜厚の異なるタングステン層５００を得
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタで、サリサイド化によるブリッジングを信
頼性良く、容易に抑制し、寄生抵抗を極限まで低減し、
ディープサブミクロン以下の高性能デバイスを実現する
ための半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】絶縁ゲート型電界効果トランジスタは、
製造プロセスが単純であるため、微細化が容易であり、
そのため、高集積化，高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲート型電界効
果トランジスタであるシリコン基板上に形成されたＭＯ
Ｓ(metal oxide semiconductor）トランジスタでは、パ
ンチスルー及びしきい値電圧の制御を行うための高濃度
不純物層を基板内に形成し、基板上に酸化工程により酸
化膜を形成し、高濃度に不純物をドーピングすることで
導電化した多結晶シリコンを堆積し、ホトレジスト法を
用いて多結晶シリコン層をパターニングし、ゲート電極
を形成し、ゲート電極をマスクにイオン打ち込みするこ
とで、ソース及びドレイン電極を形成して、トランジス
タをつくることができる。

【０００３】この製造工程では、トランジスタの３端子
を構成するゲート電極とソース及びドレイン電極が、自
己整合的に形成され、基板内の高濃度不純物層によりパ
ンチスルーが抑制できるため、微細化を達成することが
できる。

【０００４】しかし、従来技術では、トランジスタの微
細化に従いゲート電極及びソース，ドレイン拡散層電極
および各電極部と配線間とのコンタクトの高抵抗化が、
高性能デバイスの実現を困難にしている。そのため文献
１９８１年アイイーディーエム テクニカルダイジェス
ト(１９８１．ＩＥＤＭ．TECHNICALDIGEST）６４７−６
５０頁でみられるような、ゲート電極及びソース，ドレ
イン拡散層領域に抵抗率の低い金属膜を自己整合的に形
成する、サリサイド化が考えられている。

【０００５】

【発明が解決しようとする課題】上記従来技術では、ゲ
ート電極側壁にスペーサ形成後、ゲート電極及びソース
及びドレイン拡散層領域をサリサイド化するため、ゲー
ト電極の微細化に伴いゲート電極及びソース及びドレイ
ン拡散層領域がショートするブリッジングが非常に重大
な問題となる。ブリッジングの対策は、ゲート電極ある
いはスペーサの厚膜化が容易に考えられるが、ゲート電
極段差による加工性の悪化あるいは寄生容量及び寄生抵
抗の増大という問題が生じる。

【０００６】本発明の目的は、上記課題を信頼性良く、
容易に解決するための半導体装置及びその製造方法を提
供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は図１のように、絶縁ゲート型電界効果トラ
ンジスタで、２層以上に積層された材料を用いたゲート
パターン３１０（例えば多結晶シリコン膜），９１０
（例えばシリコン窒化膜）の側壁に第１スペーサ４００
を設け、ソース，ドレイン拡散層２２０領域上に金属膜
５００を選択的に堆積あるいは成長させた後、前記金属
膜５００と選択比の異なる材料を堆積し、前記選択比の
異なる材料を異方的にエッチングすることで、前記選択
比の異なる材料は、前記金属膜５００上で前記第１スペ
ーサ４００の側壁に形成され、素子分離領域１５０上で
は前記金属膜５００の側壁に形成され第２スペーサ７０
０となる。

【０００８】次いで図２のように、前記第１スペーサ４
００および前記金属膜５００および前記第２スペーサ７
００および前記素子分離領域１５０をマスクに、前記ゲ
ートパターンのシリコン窒化膜９１０を異方的にエッチ
ングし、前記ゲートパターン部の多結晶シリコン膜３１
０を露出させる。この際、シリコン窒化膜９１０の膜厚
に相当する酸化膜がエッチングされるため、前記第２ス
ペーサ７００が酸化膜系の場合、素子分離領域１５０上
の前記金属膜５００の側壁に形成された第２スペーサ７
００はたいてい除去されるが、前記金属膜５００と併せ
て前記素子間分離領域１５０端を十分に保護できる。

【０００９】以上のように、ゲートパターン部の３１０
がシリコン膜である場合、酸化膜及び金属膜との十分な
選択比の差により前記スペーサ４００高さに対し低く加
工され、前記ゲートパターン部の３１０および前記金属
膜５００上に金属膜５００をさらに選択的に堆積あるい
は成長させることで、ゲート電極及びソース，ドレイン
電極で膜厚の異なる金属膜５００を得ることができ、任
意のゲート電極膜厚を有するトランジスタを信頼性良
く、容易に形成することができる。また、ゲートパター
ン部を金属膜，シリコン膜，酸化膜の３層で形成し、最
下層を金属膜とすることで、メタルゲート電極を容易に
形成することができる。

【００１０】

【作用】ソース，ドレイン拡散層領域に選択的に形成さ
れた金属膜と第２スペーサにより、素子分離領域端にお
けるシリコン基板削れの保護および第１スペーサ強度を
向上し、かつ、シリコン膜に対する酸化膜および金属膜
の選択比の差により、信頼性良く、容易に、ゲートパタ
ーン部の最下層を第１スペーサ高さに対し低く加工で
き、最下層が金属膜である場合メタルゲート電極を容易
に形成できる。これにより、第１スペーサ膜厚およびゲ
ート電極膜厚に関係なくブリッジングを抑制でき、寄生
容量および寄生抵抗の増大、あるいはゲート電極膜厚に
よる加工性の悪化の問題もなく、各電極部の抵抗及び各
電極部と配線間のコンタクト抵抗を極限まで低減させ
る。また、第２スペーサはソース，ドレイン拡散層領域
に選択的に形成されたタングステン上に形成されている
ため、ブリッジングの抑制をより信頼性良く達成でき、
第１スペーサ強度の向上も図れる。

【００１１】

【実施例】

（実施例１）図３は、本発明構造のシリコン基板上に形
成された絶縁ゲート型電界効果トランジスタの素子断面
を示すものである。

【００１２】１００はシリコン基板、１５０は素子分離
領域を形成するフィールド酸化膜層、３００はｎ型に導
電化された多結晶シリコン層およびタングステン層の２
層構造をもつゲート電極、２２０および２１０は不純物
拡散層電極（ソースおよびドレイン）、９００はゲート
絶縁膜、２００はイオン打ち込みにより基板中に形成さ
れたｐ型の高濃度不純物層、４００はゲート電極３００
側壁に形成された第１スペーサ層、５００はソースおよ
びドレイン部に形成したタングステン層、700は第１ス
ペーサ層４００の側壁およびタングステン層５００上に
形成された第２スペーサ層、９６０は層間絶縁膜層、６
００は、それぞれ、ゲート、ソース，ドレインへの配線
層である。

【００１３】本実施例のトランジスタの、基本的構造お
よび動作は、従来と同様であるが、本発明構造を特徴付
ける第２スペーサ層７００が形成され、ゲート電極３０
０中の多結晶シリコン層３１０は、第１スペーサ層４０
０より低く、ソースおよびドレイン部に形成したタング
ステン層５００の膜厚は、ゲート電極３００中のタング
ステン層５００膜厚と異なりブリッジングを抑制し、課
題を満たす構造が実現されている。

【００１４】図４から図１５を用いて本発明の構造の製
造方法を説明する。

【００１５】図４で、ｐ型不純物を１０¹⁵cm^-3含むシリ
コン基板に、ボロンをイオン打ち込み法により１０¹³cm
^-2ドーピングし、１０５０℃のアニールを行うことで、
表面付近に基板に比べ約１桁濃度の高い層（ｐウェル）
を形成する。このとき、ウェルの形成工程は特に無くて
も良い。図４は基板表面付近を図示したものであり、１
００はシリコン基板（ｐウェル）を示している。ｐウェ
ルを形成してから、基板表面を熱酸化し、基板全面に２
０ｎｍのシリコン酸化膜を形成する。ＣＶＤ(chemical
vapor deposition）法により、シリコン窒化膜を１２０
ｎｍ堆積し、ホトレジスト法を用いてパターニングし、
異方的にエッチングすることで、シリコン窒化膜を加工
した後、基板を熱酸化し、シリコン窒化膜に覆われてい
ない部分（素子分離領域）に厚さ３００ｎｍの酸化膜１
５０（フィールド酸化膜）を形成する。シリコン窒化膜
をウエットエッチングにより除去し、さらに、シリコン
窒化膜下に形成したシリコン酸化膜を除去した後、熱酸
化により、厚さ４ｎｍのゲート酸化膜９００を形成す
る。

【００１６】図５で、多結晶シリコン層３１０をＣＶＤ
法により厚さ１５０ｎｍ堆積した後、ＣＶＤ法により３
０ｎｍのシリコン窒化膜（９１０）を堆積し、ホトレジ
スト法を用いてパターニングしたレジスト材をマスク
に、シリコン窒化膜９１０および多結晶シリコン層３１
０を異方的にエッチングし、ゲートパターンを加工す
る。

【００１７】図６で、ボロンを加速電圧３００ｋｅＶ，
ドーズ量５×１０¹³cm^-2でイオン打ち込みすることで、
シリコン基板１００中にｐ型の高濃度不純物層２００を
得ることができ、ゲートパターンに加工された多結晶シ
リコン層３１０及びシリコン窒化膜９１０をマスクに、
ヒ素を加速電圧１０ｋｅＶ，ドーズ量８×１０¹⁴cm^-2で
イオン打ち込みすることで、浅接合拡散層２１０を形成
する。

【００１８】高濃度不純物層２００のイオン打ち込み
は、チャネル部の基板表面が任意の閾値を実現できる濃
度になるように設定すれば良い。

【００１９】図７で、ＲＴＡ（Rapid Thermal Anneal）
法により、浅接合拡散層２１０及び高濃度不純物層２０
０を活性化した後、ＣＶＤ法によりシリコン酸化膜３０
ｎｍを堆積し異方的にエッチングすることで、第１スペ
ーサ４００を形成し、ゲートパターンに加工された多結
晶シリコン層３１０及びシリコン窒化膜９１０及び第１
スペーサ４００をマスクに、ヒ素を加速電圧２０ｋｅ
Ｖ，ドーズ量２×１０¹⁵cm^-2でイオン打ち込みすること
で、ソース，ドレイン拡散層電極２２０を形成する。

【００２０】この際、第１スペーサ４００形成後に高濃
度不純物層２００を形成しても良く、高濃度不純物層２
００の形成では、ゲートパターン形成後配線系プロセス
に至るまで特に規制はない。

【００２１】図８で、ゲートパターン部のシリコン窒化
膜９１０及び第１スペーサ４００及び素子分離領域１５
０をマスクに、ソース，ドレイン拡散層電極２２０部に
選択ＣＶＤ法によりタングステン層５００を形成する。

【００２２】図９で、プラズマＣＶＤ法によりシリコン
酸化膜を１５０ｎｍ堆積し異方的にエッチングすること
で、第１スペーサ４００の側壁及び素子分離領域１５０
上のタングステン層５００の側壁に第２スペーサ７００
を形成する。

【００２３】図１０で、シリコン窒化膜９１０を異方的
にエッチングすることで多結晶シリコン層３１０を露出
させる。この際、第１，第２スペーサは同種の酸化膜で
あるため、シリコン窒化膜９１０の膜厚分がエッチング
され、素子分離領域１５０上のタングステン層５００の
側壁の第２スペーサ７００はたいてい除去される。

【００２４】図１１で、シリコン層が露出している部分
は、ゲートパターン部の多結晶シリコン層３１０とな
り、異方的にエッチングすることで自由に膜厚を選べ、
多結晶シリコン層３１０は第１スペーサ４００高さより
低く形成される。

【００２５】図１２で、ゲートパターン部の多結晶シリ
コン層３１０及びソース，ドレイン拡散層電極２２０部
のタングステン層５００上に、選択ＣＶＤ法によりタン
グステン層５００を選択的に堆積することで、ゲート電
極部とソース，ドレイン拡散層電極部で、膜厚の異なる
タングステン層５００を得ることができる。

【００２６】図１３で、表面が平坦化される層間絶縁膜
９６０を形成する。

【００２７】図１４では層間絶縁膜９６０に各電極への
コンタクト孔を形成する。

【００２８】さらに、図１５ではスパッタ法によりアル
ミニウムを堆積し、ホトレジスト法を用いてパターン上
に加工し、配線６００を形成する。

【００２９】（実施例２）また、図１６で、高濃度不純
物層２００をゲート絶縁膜９００形成前後に、イオン打
ち込み法により形成し同様にトランジスタを形成するこ
とができる。

【００３０】（実施例３）更に、図１７で、ソース，ド
レイン拡散層電極２２０形成前後に、ソース，ドレイン
拡散層と同型の導電型を持つ不純物をイオン打ち込みに
よりドーピングすることで、ソース，ドレイン拡散層２
２０下に拡散層接合容量低減層２３０を形成することが
できる。拡散層接合容量低減層２３０のイオン打ち込み
は、打ち込み深さをゲート電極下の基板表面に漏れない
ようにし、パンチスルーを損なわないで任意の接合容量
を実現できる濃度になるように設定すれば良い。

【００３１】ここでは素子間分離層を高濃度不純物層２
００と同時に形成したが、フィールド酸化膜１５０形成
前のパターニング時に、基板と同型の導電型を持つ不純
物をイオン打ち込みによりドーピングする、フィールド
インプラ法として知られる従来法を用いることもでき
る。また、本実施例では、ｎ型の導電型不純物を拡散層
電極に持つｎチャネルＭＯＳトランジスタについて述べ
たが、ｐ型の導電型不純物についても同様に形成するこ
とができる。

【００３２】（実施例４）実施例１と同様にゲート酸化
膜９００を形成し、図１８で、チタン窒化膜550をスパ
ッタ法により厚さ２０ｎｍ堆積し、多結晶シリコン層３
１０をＣＶＤ法により厚さ１００ｎｍ堆積し、シリコン
窒化膜９１０を３０ｎｍ堆積し、ホトレジスト法を用い
てパターニングしたレジスト材をマスクに、シリコン窒
化膜９１０及び多結晶シリコン層３１０を異方的にエッ
チングし、レジスト材を除去した後、シリコン窒化膜９
１０及び多結晶シリコン層３１０をマスクにチタン窒化
膜５５０を異方的にエッチングしゲートパターンを加工
し、実施例１と同様に、浅接合拡散層２１０及び第１ス
ペーサ４００及び高濃度不純物層２００及びソース，ド
レイン拡散層電極２２０及びタングステン層５００及び
第２スペーサ７００を形成する。

【００３３】図１９で、シリコン窒化膜９１０を異方的
にエッチングした後、多結晶シリコン層３１０をチタン
窒化膜５５０をストッパに異方的にエッチングし、選択
CVD法によりタングステン層５００を、ゲートパターン
部のチタン窒化膜５５０及びソース，ドレイン拡散層電
極２２０部のタングステン層５００上に選択的に堆積す
ることで、メタルゲートを有するトランジスタを形成す
ることができる。

【００３４】（実施例５）実施例１と同様にゲート酸化
膜９００を形成し、図２０で、ｎ型にドーピングされた
多結晶シリコン層３１０をＣＶＤ法により厚さ１５０ｎ
ｍ堆積した後、ＣＶＤ法によりＰＳＧ(phosphosilicate
glass）膜（９４０）３０ｎｍを堆積し、ホトレジスト
法を用いてパターニングしたレジスト材をマスクに、Ｐ
ＳＧ膜９４０および多結晶シリコン層３１０を異方的に
エッチングし、ゲートパターンを加工し、実施例１と同
様に、浅接合拡散層２１０を形成後、ＣＶＤ法によりシ
リコン酸化膜１００ｎｍを堆積し異方的にエッチングす
ることで第１スペーサ４００を形成し、実施例１と同様
に高濃度不純物層２００及びソース，ドレイン拡散層電
極２２０及びタングステン層５００を形成する。

【００３５】図２１で、ＰＳＧ膜９４０をフッ酸系ウエ
ット雰囲気のエッチングにより除去することで、多結晶
シリコン層３１０はＰＳＧ膜９４０の膜厚分第１スペー
サ４００の高さより低く加工され、第２スペーサと同様
の効果を得ることができる。

【００３６】この際、ＰＳＧ膜９４０はベーパー雰囲気
のエッチングを用いても同様に除去される。

【００３７】図２２で、必要に応じて多結晶シリコン層
３１０を異方的にエッチングし、ブリッジングを抑制で
き得る第１スペーサ４００との段差を設け、選択ＣＶＤ
法によりタングステン層５００を選択的に堆積させるこ
とで、第２スペーサ７００を形成せずに実施例１と同様
にゲート電極部とソース，ドレイン拡散層電極部で、膜
厚の異なるタングステン層５００を得ることができる。

【００３８】（実施例６）実施例１と同様にゲート酸化
膜９００を形成し、図２３で、多結晶シリコン層３１０
をＣＶＤ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法
によりシリコン酸化膜（９３０）１０ｎｍを堆積し、リ
ンを加速電圧４０ｋｅＶ，ドーズ量１×１０¹⁶cm^-2でイ
オン打ち込みすることで、多結晶シリコン層３１０をｎ
型にドーピングする。

【００３９】図２４で、ＣＶＤ法により多結晶シリコン
層３２０の５０ｎｍを堆積し、CVD法によりＰＳＧ膜９
４０の３０ｎｍを堆積し、ホトレジスト法を用いてパタ
ーニングしたレジスト材をマスクに、ＰＳＧ膜９４０お
よび多結晶シリコン層３１０，３２０及びシリコン酸化
膜９３０を異方的にエッチングし、ゲートパターンを加
工し、実施例３と同様に、浅接合拡散層２１０及び第１
スペーサ４００及び高濃度不純物層２００及びソース，
ドレイン拡散層電極２２０及びタングステン層５００を
形成する。

【００４０】図２５で、ＰＳＧ膜９４０をフッ酸系ウエ
ット雰囲気のエッチングにより除去することで、ゲート
パターンはＰＳＧ膜９４０の膜厚分第１スペーサ４００
の高さより低く加工され、実施例３と同様に第２スペー
サと同様の効果を得ることができ、多結晶シリコン層３
２０をシリコン酸化膜９３０をストッパに異方的にエッ
チングし、シリコン酸化膜９３０を更に異方的にエッチ
ングすることで、精度良く多結晶シリコン層３１０の膜
厚を制御できる。

【００４１】（実施例７）バルク１００上に形成した酸
化膜９０１上に形成されたＳＯＩ（Silicon OnInsulato
r ）基板１０５を用いて、ソース，ドレイン２２０，５
００及びゲート電極３１０，５００へのコンタクトと共
に、酸化膜９０１下の基板へのコンタクトも同時に行い
電位を与えることができる。

【００４２】図２６にその構造を示す。３重ウェル構造
を持つ基板１００，１０１，１０２は、各々ソース，ド
レイン電極２２０及びゲート電極３１０のサリサイド化
500と同時にコンタクトが形成され、３重ウェル構造基
板１００，１０１，１０２に電位を与えることができバ
イポーラ動作を可能にする。基板１００についてはウエ
ーハの裏面から電位を与える。

【００４３】

【発明の効果】ゲートパターンとソース，ドレイン拡散
層電極部を自己整合的に金属膜で分離することで、ゲー
トパターン形成後にゲート電極膜厚を任意に選択でき、
シリコンに対する酸化膜及び金属膜との選択比の差か
ら、ゲート電極と第１スペーサ高さとの高低差を精度良
く実現することで、第１スペーサ膜厚及びゲート電極膜
厚に関係なく、サリサイド化に伴うブリッジングによる
各電極のショートを信頼性良く、容易に解決し、かつ、
ソース，ドレイン拡散層電極上の金属膜及び第２スペー
サにより、素子間分離領域端における保護及び第１スペ
ーサの薄膜化に対する強度を向上し、寄生容量及び寄生
抵抗の増大、あるいはゲート電極膜厚による加工性の悪
化の問題もなく、各電極部の抵抗及び各電極と配線間の
コンタクト抵抗を極限まで低減し、高性能トランジスタ
を実現する。

【図面の簡単な説明】

【図１】本発明の製造方法を説明するための素子の断面
図。

【図２】本発明の製造方法を説明するための素子の断面
図。

【図３】本発明の一実施例の素子の断面図。

【図４】本発明の製造方法を示す第１ステップの素子の
断面図。

【図５】本発明の製造方法を示す第２ステップの素子の
断面図。

【図６】本発明の製造方法を示す第３ステップの素子の
断面図。

【図７】本発明の製造方法を示す第４ステップの素子の
断面図。

【図８】本発明の製造方法を示す第５ステップの素子の
断面図。

【図９】本発明の製造方法を示す第６ステップの素子の
断面図。

【図１０】本発明の製造方法を示す第７ステップの素子
の断面図。

【図１１】本発明の製造方法を示す第８ステップの素子
の断面図。

【図１２】本発明の製造方法を示す第９ステップの素子
の断面図。

【図１３】本発明の製造方法を示す第１０ステップの素
子の断面図。

【図１４】本発明の製造方法を示す第１１ステップの素
子の断面図。

【図１５】本発明の製造方法を示す第１２ステップの素
子の断面図。

【図１６】その他の実施例を示す素子の断面図。

【図１７】その他の実施例を示す素子の断面図。

【図１８】実施例４を示す第１ステップの素子の断面
図。

【図１９】実施例４を示す第２ステップの素子の断面
図。

【図２０】実施例５を示す第１ステップの素子の断面
図。

【図２１】実施例５を示す第２ステップの素子の断面
図。

【図２２】実施例５を示す第３ステップの素子の断面
図。

【図２３】実施例６を示す第１ステップの素子の断面
図。

【図２４】実施例６を示す第２ステップの素子の断面
図。

【図２５】実施例６を示す第３ステップの素子の断面
図。

【図２６】実施例７を示す素子の断面図。

【符号の説明】

１００…シリコン基板、１５０…フィールド酸化膜、２
００…高濃度不純物層、２１０，２２０…拡散層電極、
３００…ゲート電極、４００…第１スペーサ層、５００
…タングステン層、６００…配線層、７００…第２スペ
ーサ層、９００…ゲート絶縁膜、９６０…層間絶縁膜。

Claims (11)

【特許請求の範囲】
1. 【請求項１】半導体基板上に絶縁膜を介して設けられた
   ゲート電極，基板の導電型と異なる導電型を有する不純
   物拡散層をソース及びドレイン電極とする絶縁ゲート型
   電界効果トランジスタにおいて、前記ソース及びドレイ
   ン電極部に選択的に堆積あるいは成長させた第１の材料
   により、前記ソース及びドレイン電極部と前記ゲート電
   極を分離し、前記ゲート電極膜厚を任意に設定可能とし
   たことを特徴とする半導体装置。
2. 【請求項２】ゲート電極が２層以上の積層膜を有し、少
   なくとも最下層の第２の材料は、第１の材料と区別さ
   れ、前記第２の材料上に選択的に堆積あるいは成長させ
   た第３の材料は、前記第１の材料と膜厚が異なることを
   特徴とする請求項１記載の半導体装置。
3. 【請求項３】ゲート電極部にスペーサを有する半導体装
   置において、ソース及びドレイン電極部に選択的に堆積
   あるいは成長させた第１の材料と、前記スペーサの側壁
   かつ前記第１の材料上あるいは前記第１の材料の側壁
   に、前記第１の材料と異なる第４の材料を有することを
   特徴とする請求項１または請求項２記載の半導体装置。
4. 【請求項４】ゲート電極部にスペーサを有する半導体装
   置において、前記ゲート電極が２層以上の積層膜を有
   し、少なくとも最下層の第２の材料が、前記スペーサの
   高さに比べ、少なくとも低いことを特徴とする請求項１
   または請求項２あるいは請求項３記載の半導体装置。
5. 【請求項５】半導体基板上に絶縁膜を介して設けられた
   ゲート電極、また基板の導電型と異なる導電型を有する
   不純物拡散層をソース及びドレイン電極とする絶縁ゲー
   ト型電界効果トランジスタの、前記ゲート電極にスペー
   サを有する半導体装置の製造方法において、ゲートパタ
   ーン形成で複数層に積層した材料を用いる工程と、前記
   ソース及び前記ドレイン電極に第１の材料を選択的に堆
   積あるいは成長させる工程と、前記ゲートパターン部の
   材料を少なくとも最下層の第２の材料を残して加工する
   工程と、前記第２の材料上に第３の材料を選択的に堆積
   あるいは成長させる工程を含むことを特徴とする半導体
   装置の製造方法。
6. 【請求項６】請求項５において、前記ソース及び前記ド
   レイン電極に前記第１の材料を選択的に堆積あるいは成
   長させる工程と、第４の材料を堆積する工程と、前記第
   ４の材料を異方的にエッチングする工程を含む半導体装
   置の製造方法。
7. 【請求項７】請求項１，２，３または４において、前記
   第１の材料および前記第３の材料がタングステンで形成
   されている半導体装置。
8. 【請求項８】請求項３または４において、前記第４の材
   料がプラズマ酸化膜で形成されている半導体装置。
9. 【請求項９】請求項２，３または４において、前記第２
   の材料がシリコン膜または金属膜で形成されている半導
   体装置。
10. 【請求項１０】請求項５または６において、前記第１の
    材料および前記第３の材料が選択CVD法により形成され
    る半導体装置の製造方法。
11. 【請求項１１】請求項５または６において、前記第４の
    材料がプラズマＣＶＤ法により形成されている半導体装
    置の製造方法。