JPH0945913A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH0945913A JPH0945913A JP19628995A JP19628995A JPH0945913A JP H0945913 A JPH0945913 A JP H0945913A JP 19628995 A JP19628995 A JP 19628995A JP 19628995 A JP19628995 A JP 19628995A JP H0945913 A JPH0945913 A JP H0945913A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ソース・ドレイン間の抵抗値が高くなってし
まったり、ゲートとソース・ドレインとの間の容量が大
きくなってしまうという問題点がある。 【解決手段】 半導体基板１上のゲート領域に形成され
たゲート酸化膜２、ゲート電極３及び二酸化シリコン膜
８と、ゲート酸化膜２、ゲート電極３及び二酸化シリコ
ン膜８の周囲に形成された第１のサイドウォール４と、
半導体基板１上の第１のサイドウォール４の一側面に接
してソース・ドレイン領域に形成されたリンをドープし
たシリコン膜５と、シリコン膜５から拡散された拡散層
１０と、シリコン膜５上に第１のサイドウォール４の一
側面に接するように形成された第２のサイドウォール６
と、シリコン膜５上に第２のサイドウォール６の一側面
に接するように形成されたヒ素をドープしたシリコン膜
７とから主に構成されている。
まったり、ゲートとソース・ドレインとの間の容量が大
きくなってしまうという問題点がある。 【解決手段】 半導体基板１上のゲート領域に形成され
たゲート酸化膜２、ゲート電極３及び二酸化シリコン膜
８と、ゲート酸化膜２、ゲート電極３及び二酸化シリコ
ン膜８の周囲に形成された第１のサイドウォール４と、
半導体基板１上の第１のサイドウォール４の一側面に接
してソース・ドレイン領域に形成されたリンをドープし
たシリコン膜５と、シリコン膜５から拡散された拡散層
１０と、シリコン膜５上に第１のサイドウォール４の一
側面に接するように形成された第２のサイドウォール６
と、シリコン膜５上に第２のサイドウォール６の一側面
に接するように形成されたヒ素をドープしたシリコン膜
７とから主に構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、ソース・ドレインの形成方法に関する。
関し、特に、ソース・ドレインの形成方法に関する。
【０００２】
【従来の技術】従来より、半導体集積回路のソース・ド
レイン領域の形成においては、短チャネル効果を抑制す
るために様々な方法が用いられている。
レイン領域の形成においては、短チャネル効果を抑制す
るために様々な方法が用いられている。
【０００３】図３は、特開平３−５０７４２号公報に開
示されている従来の半導体集積回路の構成を示す断面図
である。
示されている従来の半導体集積回路の構成を示す断面図
である。
【０００４】図３に示す半導体集積回路は、半導体基板
１０１上のゲート領域にゲート酸化膜１０２及びゲート
電極１０３が形成され、その後、不純物ドーピングと選
択エピタキシャル成長を同時に行うことにより、ゲート
酸化膜１０２及びフィールド酸化膜１１２以外の部分
に、ゲート酸化膜１０２よりも膜厚が薄く不純物をドー
プしたエピタキシャル層１０５ａが形成され、不純物拡
散が行われて拡散層１１０が形成されることにより構成
されている。
１０１上のゲート領域にゲート酸化膜１０２及びゲート
電極１０３が形成され、その後、不純物ドーピングと選
択エピタキシャル成長を同時に行うことにより、ゲート
酸化膜１０２及びフィールド酸化膜１１２以外の部分
に、ゲート酸化膜１０２よりも膜厚が薄く不純物をドー
プしたエピタキシャル層１０５ａが形成され、不純物拡
散が行われて拡散層１１０が形成されることにより構成
されている。
【０００５】上記のように構成された半導体集積回路に
おいては、ゲート酸化膜１０２よりも膜厚が薄いエピタ
キシャル層１０５ａにより拡散層１１０が形成されるた
め、０．１μｍ以下の浅い接合のソース・ドレインが形
成され、短チャネル効果が抑制される。
おいては、ゲート酸化膜１０２よりも膜厚が薄いエピタ
キシャル層１０５ａにより拡散層１１０が形成されるた
め、０．１μｍ以下の浅い接合のソース・ドレインが形
成され、短チャネル効果が抑制される。
【０００６】図４は、特開昭５９−１５１４７１号公報
に開示されている従来の半導体集積回路の構成を示す断
面図である。
に開示されている従来の半導体集積回路の構成を示す断
面図である。
【０００７】図４に示す半導体集積回路は、半導体基板
２０１上のゲート領域にゲート電極２０３及び二酸化シ
リコン膜２０８が形成され、さらにゲート電極２０３の
周囲にサイドウォール２０４が形成され、その後、半導
体基板２０１上のソース・ドレイン領域に選択エピタキ
シャル成長法によりエピタキシャル層２０７ａが積み上
げられ、半導体基板２０１内に届くまで不純物拡散が行
われて不純物拡散層２１０が形成されることにより構成
されている。
２０１上のゲート領域にゲート電極２０３及び二酸化シ
リコン膜２０８が形成され、さらにゲート電極２０３の
周囲にサイドウォール２０４が形成され、その後、半導
体基板２０１上のソース・ドレイン領域に選択エピタキ
シャル成長法によりエピタキシャル層２０７ａが積み上
げられ、半導体基板２０１内に届くまで不純物拡散が行
われて不純物拡散層２１０が形成されることにより構成
されている。
【０００８】上記のように構成された半導体集積回路に
おいては、不純物拡散層がエピタキシャル層２０７ａと
不純物拡散層２１０とから構成され、層の深さが深いた
め、ソース・ドレインの抵抗値が低くなり、また、ゲー
ト領域での拡散深さは見かけ上極めて浅くなっているた
め、短チャネル効果が抑制される。
おいては、不純物拡散層がエピタキシャル層２０７ａと
不純物拡散層２１０とから構成され、層の深さが深いた
め、ソース・ドレインの抵抗値が低くなり、また、ゲー
ト領域での拡散深さは見かけ上極めて浅くなっているた
め、短チャネル効果が抑制される。
【０００９】
【発明が解決しようとする課題】しかしながら上述した
従来の半導体集積回路においては、以下に記載するよう
な問題点がある。
従来の半導体集積回路においては、以下に記載するよう
な問題点がある。
【００１０】（１）特開平３−５０７４２号公報に開示
されているのものについて 短チャネル効果を抑制するために不純物拡散層の深さが
浅くなっているため、ソース・ドレイン間の抵抗値が高
くなってしまったり、また、コンタクトエッチングの際
に、本来削除すべきでない不純物拡散層を削ってしま
い、削った部分の層の深さが浅くなり、その部分におい
て接合リークが発生してしまう虞れがある。さらに、ソ
ース・ドレイン間の抵抗値を下げるために不純物拡散層
上をチタンシリサイド化した場合は、シリコンとチタン
が反応して不純物拡散層となる部分がさらに浅くなって
しまい、接合リークが増加してしまう虞れがある。
されているのものについて 短チャネル効果を抑制するために不純物拡散層の深さが
浅くなっているため、ソース・ドレイン間の抵抗値が高
くなってしまったり、また、コンタクトエッチングの際
に、本来削除すべきでない不純物拡散層を削ってしま
い、削った部分の層の深さが浅くなり、その部分におい
て接合リークが発生してしまう虞れがある。さらに、ソ
ース・ドレイン間の抵抗値を下げるために不純物拡散層
上をチタンシリサイド化した場合は、シリコンとチタン
が反応して不純物拡散層となる部分がさらに浅くなって
しまい、接合リークが増加してしまう虞れがある。
【００１１】（２）特開昭５９−１５１４７１号公報に
開示されているのものについて ソース・ドレイン間の抵抗値を下げるために不純物拡散
層の深さを深く、かつ、短チャネル効果を抑制するため
にゲート領域における拡散深さを浅く形成してはいるも
のの、ゲート酸化膜とソース・ドレイン領域との間に形
成されるサイドウォールの厚さが薄いため、ゲートとソ
ース・ドレインとの間の容量が大きくなってしまうとい
う問題点がある。
開示されているのものについて ソース・ドレイン間の抵抗値を下げるために不純物拡散
層の深さを深く、かつ、短チャネル効果を抑制するため
にゲート領域における拡散深さを浅く形成してはいるも
のの、ゲート酸化膜とソース・ドレイン領域との間に形
成されるサイドウォールの厚さが薄いため、ゲートとソ
ース・ドレインとの間の容量が大きくなってしまうとい
う問題点がある。
【００１２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、ゲートとソー
ス・ドレインとの間の容量を大きくすることなく、短チ
ャネル効果の抑制及びソース・ドレイン間の抵抗値の低
減を行うことができる半導体集積回路及びその製造方法
を提供することを目的とする。
る問題点に鑑みてなされたものであって、ゲートとソー
ス・ドレインとの間の容量を大きくすることなく、短チ
ャネル効果の抑制及びソース・ドレイン間の抵抗値の低
減を行うことができる半導体集積回路及びその製造方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板上に、ゲート電極を有するゲー
ト領域及びソース・ドレイン領域が形成される半導体集
積回路において、前記半導体基板上の前記ゲート領域と
前記ソース・ドレイン領域との間に、前記ゲート領域と
前記ソース・ドレイン領域とを隔離するように形成され
た第１のサイドウォールと、前記半導体基板上の前記ソ
ース・ドレイン領域に前記第１のサイドウォールの一側
面に接するように形成された第１の不純物層と、前記第
１の不純物層上の前記第１のサイドウォールの一側面に
接する位置に前記第１のサイドウォールと平行に形成さ
れた第２のサイドウォールと、前記第１の不純物層上に
前記第２のサイドウォールの一側面に接するように形成
された第２の不純物層とを有することを特徴とする。
に本発明は、半導体基板上に、ゲート電極を有するゲー
ト領域及びソース・ドレイン領域が形成される半導体集
積回路において、前記半導体基板上の前記ゲート領域と
前記ソース・ドレイン領域との間に、前記ゲート領域と
前記ソース・ドレイン領域とを隔離するように形成され
た第１のサイドウォールと、前記半導体基板上の前記ソ
ース・ドレイン領域に前記第１のサイドウォールの一側
面に接するように形成された第１の不純物層と、前記第
１の不純物層上の前記第１のサイドウォールの一側面に
接する位置に前記第１のサイドウォールと平行に形成さ
れた第２のサイドウォールと、前記第１の不純物層上に
前記第２のサイドウォールの一側面に接するように形成
された第２の不純物層とを有することを特徴とする。
【００１４】また、前記第１の不純物層の厚さは、前記
第２の不純物層の厚さよりも薄いことを特徴とする。
第２の不純物層の厚さよりも薄いことを特徴とする。
【００１５】また、前記第１のサイドウォールの厚さ
は、前記第２のサイドウォールの厚さよりも薄いことを
特徴とする。
は、前記第２のサイドウォールの厚さよりも薄いことを
特徴とする。
【００１６】また、前記第２の不純物層の厚さは、前記
ゲート電極の厚さに略等しいことを特徴とする。
ゲート電極の厚さに略等しいことを特徴とする。
【００１７】また、前記第１及び第２の不純物層は、不
純物をドープしたエピタキシャル膜であることを特徴と
する。
純物をドープしたエピタキシャル膜であることを特徴と
する。
【００１８】また、半導体基板上にゲート領域及びソー
ス・ドレイン領域が形成される半導体集積回路の製造方
法において、前記半導体基板上の前記ゲート領域と前記
ソース・ドレイン領域との間に、前記ゲート領域と前記
ソース・ドレイン領域とを隔離するように第１のサイド
ウォールを形成し、前記半導体基板上の前記ソース・ド
レイン領域に前記第１のサイドウォールの一側面に接す
るように第１の不純物層を形成し、前記第１の不純物層
上の前記第１のサイドウォールの一側面に接する位置に
前記第１のサイドウォールと平行に第２のサイドウォー
ルを形成し、前記第１の不純物層上に前記第２のサイド
ウォールの一側面に接するように第２の不純物層を形成
することを特徴とする。
ス・ドレイン領域が形成される半導体集積回路の製造方
法において、前記半導体基板上の前記ゲート領域と前記
ソース・ドレイン領域との間に、前記ゲート領域と前記
ソース・ドレイン領域とを隔離するように第１のサイド
ウォールを形成し、前記半導体基板上の前記ソース・ド
レイン領域に前記第１のサイドウォールの一側面に接す
るように第１の不純物層を形成し、前記第１の不純物層
上の前記第１のサイドウォールの一側面に接する位置に
前記第１のサイドウォールと平行に第２のサイドウォー
ルを形成し、前記第１の不純物層上に前記第２のサイド
ウォールの一側面に接するように第２の不純物層を形成
することを特徴とする。
【００１９】また、前記不純物層は、不純物をドープし
たエピタキシャル膜であることを特徴とする。
たエピタキシャル膜であることを特徴とする。
【００２０】（作用）上記のように構成された本発明で
は、ゲートとソース・ドレインとの間に設けられるサイ
ドウォールが、半導体基板に近い部分においては、第１
のサイドウォールのみにより構成され、その他の部分に
おいては、第１及び第２のサイドウォールにより構成さ
れている。半導体基板に近い部分においては、第１のサ
イドウォールのみにより構成されるので、サイドウォー
ルの厚さが薄くなり、不純物層を拡散源として拡散させ
た場合、ゲート領域の端まで不純物が拡散されるととも
に、ソース・ドレインの接合が浅くなり、また、その他
の部分においては、第１及び第２のサイドウォールによ
り構成されているので、サイドウォールの厚さが厚くな
り、ゲートとソース・ドレインとの間の容量が低減され
る。
は、ゲートとソース・ドレインとの間に設けられるサイ
ドウォールが、半導体基板に近い部分においては、第１
のサイドウォールのみにより構成され、その他の部分に
おいては、第１及び第２のサイドウォールにより構成さ
れている。半導体基板に近い部分においては、第１のサ
イドウォールのみにより構成されるので、サイドウォー
ルの厚さが薄くなり、不純物層を拡散源として拡散させ
た場合、ゲート領域の端まで不純物が拡散されるととも
に、ソース・ドレインの接合が浅くなり、また、その他
の部分においては、第１及び第２のサイドウォールによ
り構成されているので、サイドウォールの厚さが厚くな
り、ゲートとソース・ドレインとの間の容量が低減され
る。
【００２１】
【発明の実施の形態】以下に、本発明の半導体集積回路
の実施の形態について図面を参照して説明する。
の実施の形態について図面を参照して説明する。
【００２２】図１は、本発明の半導体集積回路の一形態
の特徴を示す要部断面図である。
の特徴を示す要部断面図である。
【００２３】本形態は図１に示すように、半導体基板１
上のゲート領域に形成されたゲート酸化膜２、ゲート電
極３及び二酸化シリコン膜８と、ゲート酸化膜２、ゲー
ト電極３及び二酸化シリコン膜８の周囲に形成された第
１のサイドウォール４と、半導体基板１上の第１のサイ
ドウォール４の一側面に接してソース・ドレイン領域に
形成されたリンをドープした第１の不純物層であるシリ
コン膜５と、シリコン膜５から拡散された拡散層１０
と、シリコン膜５上に第１のサイドウォール４の一側面
に接するように形成された第２のサイドウォール６と、
シリコン膜５上に第２のサイドウォール６の一側面に接
するように形成されたヒ素をドープした第２の不純物層
であるシリコン膜７とから主に構成されている。
上のゲート領域に形成されたゲート酸化膜２、ゲート電
極３及び二酸化シリコン膜８と、ゲート酸化膜２、ゲー
ト電極３及び二酸化シリコン膜８の周囲に形成された第
１のサイドウォール４と、半導体基板１上の第１のサイ
ドウォール４の一側面に接してソース・ドレイン領域に
形成されたリンをドープした第１の不純物層であるシリ
コン膜５と、シリコン膜５から拡散された拡散層１０
と、シリコン膜５上に第１のサイドウォール４の一側面
に接するように形成された第２のサイドウォール６と、
シリコン膜５上に第２のサイドウォール６の一側面に接
するように形成されたヒ素をドープした第２の不純物層
であるシリコン膜７とから主に構成されている。
【００２４】以下に、本形態における半導体集積回路の
製造方法について説明する。
製造方法について説明する。
【００２５】図２は、図１に示した半導体集積回路の製
造方法について説明するための図である。
造方法について説明するための図である。
【００２６】まず、半導体基板１上にゲート酸化膜２を
８０Å、多結晶シリコン３ａを１５００Åそれぞれ成長
させた後、全面に二酸化シリコン膜８を１５００Å成長
させる（図２（ａ））。
８０Å、多結晶シリコン３ａを１５００Åそれぞれ成長
させた後、全面に二酸化シリコン膜８を１５００Å成長
させる（図２（ａ））。
【００２７】次に、ホトリソグラフィー技術及びエッチ
ング技術を用い、ゲート電極３を形成する（図２
（ｂ））。
ング技術を用い、ゲート電極３を形成する（図２
（ｂ））。
【００２８】フォトレジスト１３を取り除いた後、全面
に二酸化シリコンを５００Å成長させて異方性エッチン
グを行い第１のサイドウォール４を形成する（図２
（ｃ））。
に二酸化シリコンを５００Å成長させて異方性エッチン
グを行い第１のサイドウォール４を形成する（図２
（ｃ））。
【００２９】次に、拡散層上にリンをドープしたシリコ
ンを選択的に２００Åエピタキシャル成長させ、シリコ
ン膜５を形成する（図２（ｄ））。
ンを選択的に２００Åエピタキシャル成長させ、シリコ
ン膜５を形成する（図２（ｄ））。
【００３０】再び全面に二酸化シリコンを１０００Å成
長させ異方性エッチングを行い第２のサイドウォール６
を形成する（図２（ｅ））。
長させ異方性エッチングを行い第２のサイドウォール６
を形成する（図２（ｅ））。
【００３１】そして、拡散層上にヒ素をドープしたシリ
コンをゲート電極３と同じ厚さだけ選択的に１４００Å
エピタキシャル成長させてシリコン膜７を形成し、その
後、１０００℃の温度で１０秒間の熱処理を行いゲート
領域の端までリンを拡散し、拡散層１０を形成する（図
２（ｆ））。
コンをゲート電極３と同じ厚さだけ選択的に１４００Å
エピタキシャル成長させてシリコン膜７を形成し、その
後、１０００℃の温度で１０秒間の熱処理を行いゲート
領域の端までリンを拡散し、拡散層１０を形成する（図
２（ｆ））。
【００３２】その後、全面に層間膜として二酸化シリコ
ン膜１４を５０００Å成長させ、ＣＭＰにて平坦化を行
い、フォトリソグラフィーとエッチング技術を用いてコ
ンタクト用穴を開口して埋め込み配線１１を形成する
（図２（ｇ））。
ン膜１４を５０００Å成長させ、ＣＭＰにて平坦化を行
い、フォトリソグラフィーとエッチング技術を用いてコ
ンタクト用穴を開口して埋め込み配線１１を形成する
（図２（ｇ））。
【００３３】上述した半導体集積回路においては、ゲー
ト電極３とソース・ドレインとの間に形成されたサイド
ウォールが第１のサイドウォール４と第２のサイドウォ
ール６とから構成されているため、従来のものと比べて
厚さが厚くなっており、ゲートとソース・ドレインとの
間の容量を低減することができる。
ト電極３とソース・ドレインとの間に形成されたサイド
ウォールが第１のサイドウォール４と第２のサイドウォ
ール６とから構成されているため、従来のものと比べて
厚さが厚くなっており、ゲートとソース・ドレインとの
間の容量を低減することができる。
【００３４】また、ゲート領域の下部においては、サイ
ドウォールが第１のサイドウォール４のみによる構成と
なっているため、不純物層であるシリコン膜５を拡散源
として拡散させた場合、ゲート領域の端まで不純物を拡
散させることができると同時に、浅い接合のソース・ド
レインを形成することができる。
ドウォールが第１のサイドウォール４のみによる構成と
なっているため、不純物層であるシリコン膜５を拡散源
として拡散させた場合、ゲート領域の端まで不純物を拡
散させることができると同時に、浅い接合のソース・ド
レインを形成することができる。
【００３５】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。
ているので以下に記載するような効果を奏する。
【００３６】請求項１及び請求項６に記載のものにおい
ては、半導体基板に近い部分では、サイドウォールを第
１のサイドウォールのみにて構成したため、サイドウォ
ールの厚さが薄くなり、不純物層を拡散源として拡散さ
せた場合、ゲート領域の端まで不純物を拡散させること
ができ、また、ソース・ドレインの接合を浅くすること
ができる。それにより、短チャネル効果を抑制すること
ができる。また、その他の部分においては、サイドウォ
ールを第１及び第２のサイドウォールにより構成したた
め、サイドウォールの厚さが厚くなり、ゲートとソース
・ドレインとの間の容量を低減することができる。
ては、半導体基板に近い部分では、サイドウォールを第
１のサイドウォールのみにて構成したため、サイドウォ
ールの厚さが薄くなり、不純物層を拡散源として拡散さ
せた場合、ゲート領域の端まで不純物を拡散させること
ができ、また、ソース・ドレインの接合を浅くすること
ができる。それにより、短チャネル効果を抑制すること
ができる。また、その他の部分においては、サイドウォ
ールを第１及び第２のサイドウォールにより構成したた
め、サイドウォールの厚さが厚くなり、ゲートとソース
・ドレインとの間の容量を低減することができる。
【００３７】請求項２に記載のものにおいては、第１の
不純物層の厚さを第２の不純物層の厚さよりも薄くした
ため、ソース・ドレインの接合を浅くすることができる
とともに、不純物層の深さが深くなり、ソース・ドレイ
ン間の抵抗値を低減することができる。
不純物層の厚さを第２の不純物層の厚さよりも薄くした
ため、ソース・ドレインの接合を浅くすることができる
とともに、不純物層の深さが深くなり、ソース・ドレイ
ン間の抵抗値を低減することができる。
【００３８】請求項３に記載のものにおいては、第１の
サイドウォールの厚さを第２のサイドウォールの厚さよ
りも薄くしたため、ゲートとソース・ドレインとの間の
容量を大きくすることなくゲート領域の端まで不純物を
拡散させることができる。
サイドウォールの厚さを第２のサイドウォールの厚さよ
りも薄くしたため、ゲートとソース・ドレインとの間の
容量を大きくすることなくゲート領域の端まで不純物を
拡散させることができる。
【００３９】請求項４に記載のものにおいては、第２の
不純物層の厚さをゲート電極の厚さとほぼ等しくしたた
め、従来よりも容易にコンタクトのエッチングを行うこ
とができる。
不純物層の厚さをゲート電極の厚さとほぼ等しくしたた
め、従来よりも容易にコンタクトのエッチングを行うこ
とができる。
【図１】本発明の半導体集積回路の一形態の特徴を示す
要部断面図である。
要部断面図である。
【図２】図１に示した半導体集積回路の製造方法につい
て説明するための図である。
て説明するための図である。
【図３】特開平３−５０７４２号公報に開示されている
従来の半導体集積回路装置の構成を示す断面図である。
従来の半導体集積回路装置の構成を示す断面図である。
【図４】特開昭５９−１５１４７１号公報に開示されて
いる従来の半導体集積回路装置の構成を示す断面図であ
る。
いる従来の半導体集積回路装置の構成を示す断面図であ
る。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ３ａ 多結晶シリコン ４ 第１のサイドウォール ５，７ シリコン膜 ６ 第２のサイドウォール ８，１４ 二酸化シリコン膜 １０ 拡散層 １１ 埋め込み配線 １３ フォトレジスト
Claims (7)
- 【請求項１】 半導体基板上に、ゲート電極を有するゲ
ート領域及びソース・ドレイン領域が形成される半導体
集積回路において、 前記半導体基板上の前記ゲート領域と前記ソース・ドレ
イン領域との間に、前記ゲート領域と前記ソース・ドレ
イン領域とを隔離するように形成された第１のサイドウ
ォールと、 前記半導体基板上の前記ソース・ドレイン領域に前記第
１のサイドウォールの一側面に接するように形成された
第１の不純物層と、 前記第１の不純物層上の前記第１のサイドウォールの一
側面に接する位置に前記第１のサイドウォールと平行に
形成された第２のサイドウォールと、 前記第１の不純物層上に前記第２のサイドウォールの一
側面に接するように形成された第２の不純物層とを有す
ることを特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、 前記第１の不純物層の厚さは、前記第２の不純物層の厚
さよりも薄いことを特徴とする半導体集積回路。 - 【請求項３】 請求項１または請求項２に記載の半導体
集積回路において、 前記第１のサイドウォールの厚さは、前記第２のサイド
ウォールの厚さよりも薄いことを特徴とする半導体集積
回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体集積回路において、 前記第２の不純物層の厚さは、前記ゲート電極の厚さに
略等しいことを特徴とする半導体集積回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体集積回路において、 前記第１及び第２の不純物層は、不純物をドープしたエ
ピタキシャル膜であることを特徴とする半導体集積回
路。 - 【請求項６】 半導体基板上にゲート領域及びソース・
ドレイン領域が形成される半導体集積回路の製造方法に
おいて、 前記半導体基板上の前記ゲート領域と前記ソース・ドレ
イン領域との間に、前記ゲート領域と前記ソース・ドレ
イン領域とを隔離するように第１のサイドウォールを形
成し、 前記半導体基板上の前記ソース・ドレイン領域に前記第
１のサイドウォールの一側面に接するように第１の不純
物層を形成し、 前記第１の不純物層上の前記第１のサイドウォールの一
側面に接する位置に前記第１のサイドウォールと平行に
第２のサイドウォールを形成し、 前記第１の不純物層上に前記第２のサイドウォールの一
側面に接するように第２の不純物層を形成することを特
徴とする半導体集積回路の製造方法。 - 【請求項７】 請求項６に記載の半導体集積回路の製造
方法において、 前記不純物層は、不純物をドープしたエピタキシャル膜
であることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196289A JP2778535B2 (ja) | 1995-08-01 | 1995-08-01 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196289A JP2778535B2 (ja) | 1995-08-01 | 1995-08-01 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945913A true JPH0945913A (ja) | 1997-02-14 |
| JP2778535B2 JP2778535B2 (ja) | 1998-07-23 |
Family
ID=16355333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196289A Expired - Lifetime JP2778535B2 (ja) | 1995-08-01 | 1995-08-01 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778535B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190821A (ja) * | 2005-01-06 | 2006-07-20 | Sony Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| JP2006253706A (ja) * | 1998-06-29 | 2006-09-21 | Toshiba Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| JP2010503997A (ja) * | 2006-09-15 | 2010-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高い位置のソース／ドレイン・フィン・ストラップを備える電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162632A (ja) * | 1994-12-06 | 1996-06-21 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH08330582A (ja) * | 1995-06-02 | 1996-12-13 | Oki Electric Ind Co Ltd | Ｍｏｓｆｅｔおよびその製造方法 |
-
1995
- 1995-08-01 JP JP7196289A patent/JP2778535B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162632A (ja) * | 1994-12-06 | 1996-06-21 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH08330582A (ja) * | 1995-06-02 | 1996-12-13 | Oki Electric Ind Co Ltd | Ｍｏｓｆｅｔおよびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253706A (ja) * | 1998-06-29 | 2006-09-21 | Toshiba Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| JP2006190821A (ja) * | 2005-01-06 | 2006-07-20 | Sony Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US8030708B2 (en) | 2005-01-06 | 2011-10-04 | Sony Corporation | Insulated gate field-effect transistor |
| JP2010503997A (ja) * | 2006-09-15 | 2010-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高い位置のソース／ドレイン・フィン・ストラップを備える電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2778535B2 (ja) | 1998-07-23 |
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