JPH08162918A - パルス信号生成回路 - Google Patents
パルス信号生成回路Info
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- JPH08162918A JPH08162918A JP6298303A JP29830394A JPH08162918A JP H08162918 A JPH08162918 A JP H08162918A JP 6298303 A JP6298303 A JP 6298303A JP 29830394 A JP29830394 A JP 29830394A JP H08162918 A JPH08162918 A JP H08162918A
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Abstract
(57)【要約】
【目的】 一つのパルス信号から同一周波数で互いに異
なるデューティの複数のパルス信号を生成する。 【構成】 基準クロック発生器１０１で生成される基準
クロックＣＫREF をを３分周回路１０２で３分周するこ
とにより、基準クロックＣＫREF の立下がりに同期した
デューティ３３％のクロックＣＫ1 が得られる。このク
ロックＣＫ1 をＤラッチフリップフロップ１０３のＤ入
力端に供給し、基準クロックＣＫREF の立上がりで打ち
抜くことにより、３分周クロックＣＫ1 を基準クロック
ＣＫREF の半周期分遅延させることができる。そこで、
このフリップフロップ１０３のＱ出力ＣＫ1 ′と元の３
分周クロックＣＫ1 をＯＲゲート１０４に入力して論理
和をとる。これにより、デューティ５０％のクロックＣ
Ｋ2 を生成する。
なるデューティの複数のパルス信号を生成する。 【構成】 基準クロック発生器１０１で生成される基準
クロックＣＫREF をを３分周回路１０２で３分周するこ
とにより、基準クロックＣＫREF の立下がりに同期した
デューティ３３％のクロックＣＫ1 が得られる。このク
ロックＣＫ1 をＤラッチフリップフロップ１０３のＤ入
力端に供給し、基準クロックＣＫREF の立上がりで打ち
抜くことにより、３分周クロックＣＫ1 を基準クロック
ＣＫREF の半周期分遅延させることができる。そこで、
このフリップフロップ１０３のＱ出力ＣＫ1 ′と元の３
分周クロックＣＫ1 をＯＲゲート１０４に入力して論理
和をとる。これにより、デューティ５０％のクロックＣ
Ｋ2 を生成する。
Description
【０００１】
【産業上の利用分野】この発明は、例えば電子交換機等
の電子機器で、クロック信号やタイミング信号等のパル
ス信号を生成するパルス信号生成回路に係り、特に一つ
のパルス信号から同一周波数で互いにデューティの異な
る複数のパルス信号を生成する技術に関する。
の電子機器で、クロック信号やタイミング信号等のパル
ス信号を生成するパルス信号生成回路に係り、特に一つ
のパルス信号から同一周波数で互いにデューティの異な
る複数のパルス信号を生成する技術に関する。
【０００２】
【従来の技術】周知のように、電子交換機等の電子機器
にあっては、多数のＬＳＩが用いられているが、例えば
ＣＰＵ（コントロール・プロセッサ・ユニット）やＤＭ
Ａ（ダイレクト・メモリ・アクセス装置）等のように、
ＬＳＩによってはクロック入力のデューティ条件が異な
る場合がある。この場合、各ＬＳＩにクロック信号を供
給するクロック信号生成回路では、周波数が一致してい
ても同一のクロック信号を使用することができない。こ
のため、クロック発生器、分周回路がそれぞれデューテ
ィ毎に必要となっている。
にあっては、多数のＬＳＩが用いられているが、例えば
ＣＰＵ（コントロール・プロセッサ・ユニット）やＤＭ
Ａ（ダイレクト・メモリ・アクセス装置）等のように、
ＬＳＩによってはクロック入力のデューティ条件が異な
る場合がある。この場合、各ＬＳＩにクロック信号を供
給するクロック信号生成回路では、周波数が一致してい
ても同一のクロック信号を使用することができない。こ
のため、クロック発生器、分周回路がそれぞれデューテ
ィ毎に必要となっている。
【０００３】例えば、周波数８ＭＨｚのクロック信号か
らデューティ３３％と５０％の２種類のクロック信号を
生成する場合、２４ＭＨｚと１６ＭＨｚの２つのクロッ
ク発生器を用い、２４ＭＨｚのクロック発生器の出力を
３分周回路で３分周することでデューティ３３％のパル
ス信号を得る。また、１６ＭＨｚのクロック発生器の出
力をＪＫフリップフロップで２分周することでデューテ
ィ５０％のクロックを得る。尚、デューティ変動マージ
ン保証のために、８ＭＨｚのクロック発生器を単体では
用いないのが普通である。
らデューティ３３％と５０％の２種類のクロック信号を
生成する場合、２４ＭＨｚと１６ＭＨｚの２つのクロッ
ク発生器を用い、２４ＭＨｚのクロック発生器の出力を
３分周回路で３分周することでデューティ３３％のパル
ス信号を得る。また、１６ＭＨｚのクロック発生器の出
力をＪＫフリップフロップで２分周することでデューテ
ィ５０％のクロックを得る。尚、デューティ変動マージ
ン保証のために、８ＭＨｚのクロック発生器を単体では
用いないのが普通である。
【０００４】このように、従来のクロック信号生成回路
では、供給先のデューティが異なる場合、クロック発生
器をデューティ毎に別々に持たなければならず、コスト
アップの要因となっている。
では、供給先のデューティが異なる場合、クロック発生
器をデューティ毎に別々に持たなければならず、コスト
アップの要因となっている。
【０００５】特に、同一周波数でデューティの異なるク
ロックで動作するＣＰＵ、ＤＭＡから一つのメモリ装置
を選択的にアクセスする場合、上記クロック信号生成回
路を使用すると、それぞれのクロック信号の同期がとれ
ていないため、リード・ライト信号を生成するタイミン
グ信号生成回路を別々に設けなければならないという問
題もある。
ロックで動作するＣＰＵ、ＤＭＡから一つのメモリ装置
を選択的にアクセスする場合、上記クロック信号生成回
路を使用すると、それぞれのクロック信号の同期がとれ
ていないため、リード・ライト信号を生成するタイミン
グ信号生成回路を別々に設けなければならないという問
題もある。
【０００６】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、一つのパルス信号から同一
周波数で互いに異なるデューティの複数のパルス信号を
生成することのできるパルス信号生成回路を提供するこ
とを目的とする。
な点に鑑みなされたもので、一つのパルス信号から同一
周波数で互いに異なるデューティの複数のパルス信号を
生成することのできるパルス信号生成回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係るクロック信号やタイミング信号等の
パルス信号生成回路は、基準周波数パルス信号を発生す
るパルス発生器と、このパルス発生器の出力パルス信号
を任意のデューティに応じて分周して第１のデューティ
を有するパルス信号を生成する分周回路と、この分周回
路の出力パルス信号のレベルを前記パルス発生器の出力
パルス信号の立上がり、立下がりのいずれか一方のエッ
ジタイミングでホールドするホールド回路と、前記分周
回路の出力と前記ホールド回路の出力に基づく論理積等
の論理演算を行って前記第１のデューティとは異なる第
２のデューティを有するパルス信号を生成する論理演算
回路とを具備して構成される。
に、この発明に係るクロック信号やタイミング信号等の
パルス信号生成回路は、基準周波数パルス信号を発生す
るパルス発生器と、このパルス発生器の出力パルス信号
を任意のデューティに応じて分周して第１のデューティ
を有するパルス信号を生成する分周回路と、この分周回
路の出力パルス信号のレベルを前記パルス発生器の出力
パルス信号の立上がり、立下がりのいずれか一方のエッ
ジタイミングでホールドするホールド回路と、前記分周
回路の出力と前記ホールド回路の出力に基づく論理積等
の論理演算を行って前記第１のデューティとは異なる第
２のデューティを有するパルス信号を生成する論理演算
回路とを具備して構成される。
【０００８】
【作用】上記構成によるパルス信号生成回路では、基準
となるパルス信号を分周することで第１のデューティを
有するパルス信号を生成し、この分周パルス信号を基準
パルス信号の任意のエッジタイミングでホールドし、こ
のホールド出力と分周パルス信号との論理演算を行うこ
とで、分周パルス信号とは周波数が同じであるが、第１
のデューティとは異なる第２のデューティを有するパル
ス信号を生成するようにしている。
となるパルス信号を分周することで第１のデューティを
有するパルス信号を生成し、この分周パルス信号を基準
パルス信号の任意のエッジタイミングでホールドし、こ
のホールド出力と分周パルス信号との論理演算を行うこ
とで、分周パルス信号とは周波数が同じであるが、第１
のデューティとは異なる第２のデューティを有するパル
ス信号を生成するようにしている。
【０００９】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１０】図１は、この発明に係る第１の実施例とし
てのクロック信号生成回路の構成を示すものである。基
準クロック発生器１０１で生成された基準クロックＣＫ
REFは３分周回路１０２及びＤラッチ型フリップフロッ
プ１０３のクロック入力端に供給される。
てのクロック信号生成回路の構成を示すものである。基
準クロック発生器１０１で生成された基準クロックＣＫ
REFは３分周回路１０２及びＤラッチ型フリップフロッ
プ１０３のクロック入力端に供給される。
【００１１】３分周回路１０２は入力した基準クロック
ＣＫREF を３分周して出力するもので、この３分周クロ
ックＣＫ1 はデューティ３３％のクロックとして出力さ
れ、同時にフリップフロップ１０３のＤ入力端に供給さ
れると共に、ＯＲゲート１０４の一方の入力端に供給さ
れる。また、フリップフロップ１０３のＱ出力はＯＲゲ
ート１０４の他方の入力端に供給される。ＯＲゲート１
０４の出力はデューティ５０％のクロックＣＫ2 として
出力される。
ＣＫREF を３分周して出力するもので、この３分周クロ
ックＣＫ1 はデューティ３３％のクロックとして出力さ
れ、同時にフリップフロップ１０３のＤ入力端に供給さ
れると共に、ＯＲゲート１０４の一方の入力端に供給さ
れる。また、フリップフロップ１０３のＱ出力はＯＲゲ
ート１０４の他方の入力端に供給される。ＯＲゲート１
０４の出力はデューティ５０％のクロックＣＫ2 として
出力される。
【００１２】上記回路構成の動作を図２を参照して説明
する。
する。
【００１３】図２は上記回路の各部出力波形を示すもの
で、図２（ａ）は基準クロック発生器１０１で生成され
る基準クロックＣＫREF を示している。この基準クロッ
クＣＫREF を３分周回路１０２で３分周することによ
り、図２（ｂ）に示すように、基準クロックＣＫREF の
立下がりに同期したデューティ３３％のクロックＣＫ1
が得られる。
で、図２（ａ）は基準クロック発生器１０１で生成され
る基準クロックＣＫREF を示している。この基準クロッ
クＣＫREF を３分周回路１０２で３分周することによ
り、図２（ｂ）に示すように、基準クロックＣＫREF の
立下がりに同期したデューティ３３％のクロックＣＫ1
が得られる。
【００１４】このクロックＣＫ1 をＤラッチフリップフ
ロップ１０３のＤ入力端に供給し、基準クロックＣＫRE
F の立上がりで打ち抜くことにより、３分周クロックＣ
Ｋ1を、図２（ｃ）に示すように、基準クロックＣＫREF
の半周期分遅延させることができる。そこで、このフ
リップフロップ１０３のＱ出力ＣＫ1 ′と元の３分周ク
ロックＣＫ1 をＯＲゲート１０４に入力して論理和（Ｏ
Ｒ）をとる。これにより、図２（ｄ）示すようにデュー
ティ５０％のクロックＣＫ2 を生成することができる。
ロップ１０３のＤ入力端に供給し、基準クロックＣＫRE
F の立上がりで打ち抜くことにより、３分周クロックＣ
Ｋ1を、図２（ｃ）に示すように、基準クロックＣＫREF
の半周期分遅延させることができる。そこで、このフ
リップフロップ１０３のＱ出力ＣＫ1 ′と元の３分周ク
ロックＣＫ1 をＯＲゲート１０４に入力して論理和（Ｏ
Ｒ）をとる。これにより、図２（ｄ）示すようにデュー
ティ５０％のクロックＣＫ2 を生成することができる。
【００１５】したがって、上記構成によるクロック信号
生成回路によれば、一つのクロック発生器から出力され
るクロックから同一周波数であるが異なるデューティの
複数のクロックを生成することできる。この場合、クロ
ック発生器を複数使用していないので、クロックのジッ
タが起こらないという効果が得られる。
生成回路によれば、一つのクロック発生器から出力され
るクロックから同一周波数であるが異なるデューティの
複数のクロックを生成することできる。この場合、クロ
ック発生器を複数使用していないので、クロックのジッ
タが起こらないという効果が得られる。
【００１６】特に、入力クロックのデューティの異なる
ＬＳＩ同士のアドレスやデータの送受信タイミングにお
いて、従来の方式では２つのクロックの位相にずれが生
じるので、１クロック分余計にマージンをとらなければ
ならなかったが、上記構成によるクロック信号生成回路
を用いれば、クロック位相のずれがゲート遅延分しか発
生していないので、動作マージンを少なくすることがで
き、高速データ転送が可能になる。
ＬＳＩ同士のアドレスやデータの送受信タイミングにお
いて、従来の方式では２つのクロックの位相にずれが生
じるので、１クロック分余計にマージンをとらなければ
ならなかったが、上記構成によるクロック信号生成回路
を用いれば、クロック位相のずれがゲート遅延分しか発
生していないので、動作マージンを少なくすることがで
き、高速データ転送が可能になる。
【００１７】尚、上記実施例では、３３％のデューティ
のクロック信号を得るため、分周回路を３分周として説
明したが、２５％のデューティの場合は４分周というよ
うに、デューティに合わせて分周比を設定すればよい。
のクロック信号を得るため、分周回路を３分周として説
明したが、２５％のデューティの場合は４分周というよ
うに、デューティに合わせて分周比を設定すればよい。
【００１８】また、３３％のデューティを持つクロック
信号から５０％のデューティを持つクロック信号を得る
ため、Ｄラッチ型フリップフロップを１段として、分周
クロック信号を基準クロック信号の半周期分遅らせる構
成としたが、さらにフリップフロップを多段接続し、個
々のフリップフロップ出力を選択的に取り出して、分周
クロックとの論理積を演算することで、適当なデューテ
ィを持つクロック信号を取り出すこともできる。
信号から５０％のデューティを持つクロック信号を得る
ため、Ｄラッチ型フリップフロップを１段として、分周
クロック信号を基準クロック信号の半周期分遅らせる構
成としたが、さらにフリップフロップを多段接続し、個
々のフリップフロップ出力を選択的に取り出して、分周
クロックとの論理積を演算することで、適当なデューテ
ィを持つクロック信号を取り出すこともできる。
【００１９】図４は、この発明に係る第２の実施例とし
て、メモリ装置に対するリード・ライト等のタイミング
信号を生成するタイミング信号生成回路の構成を示すも
のである。尚、図３では全体を（ａ）〜（ｅ）に分割し
て示している。
て、メモリ装置に対するリード・ライト等のタイミング
信号を生成するタイミング信号生成回路の構成を示すも
のである。尚、図３では全体を（ａ）〜（ｅ）に分割し
て示している。
【００２０】まず、図３（ａ）に示すＣＰＵ２０１及び
ＤＭＡ２０２は、第１の実施例のクロック信号生成回路
で生成される条件にあったデューティのクロック信号に
より駆動され、各アドレス出力Ａ０〜Ａｎは共にアドレ
スバスを介してアドレスデコーダ２０３に供給され、リ
ード信号ＲＤ＜Ｎ＞及びライト信号ＷＤ＜Ｎ＞はＮＡＮ
Ｄゲート２０５に供給される。また、リード信号ＲＤ＜
Ｎ＞は図３（ｄ）に示すＮＡＮＤゲート２１１に供給さ
れ、ライト信号ＷＤ＜Ｎ＞は図３（ｃ）に示すＮＡＮＤ
ゲート２１０に供給される。
ＤＭＡ２０２は、第１の実施例のクロック信号生成回路
で生成される条件にあったデューティのクロック信号に
より駆動され、各アドレス出力Ａ０〜Ａｎは共にアドレ
スバスを介してアドレスデコーダ２０３に供給され、リ
ード信号ＲＤ＜Ｎ＞及びライト信号ＷＤ＜Ｎ＞はＮＡＮ
Ｄゲート２０５に供給される。また、リード信号ＲＤ＜
Ｎ＞は図３（ｄ）に示すＮＡＮＤゲート２１１に供給さ
れ、ライト信号ＷＤ＜Ｎ＞は図３（ｃ）に示すＮＡＮＤ
ゲート２１０に供給される。
【００２１】ＮＡＮＤゲート２０５の出力ＣＴＬ＜Ｐ＞
は、図３（ｂ）に示すＤラッチ型フリップフロップ２０
６，２０７，２０８の各リセット入力端に供給される。
アドレスデコーダ２０３の出力はＡＮＤゲート２０４に
供給され、その出力は図３（ｂ）に示すフリップフロッ
プ２０６のＤ入力端に供給される。
は、図３（ｂ）に示すＤラッチ型フリップフロップ２０
６，２０７，２０８の各リセット入力端に供給される。
アドレスデコーダ２０３の出力はＡＮＤゲート２０４に
供給され、その出力は図３（ｂ）に示すフリップフロッ
プ２０６のＤ入力端に供給される。
【００２２】図３（ｂ）に示すフリップフロップ２０６
のＱ出力Ｔ１は、同図中のフリップフロップ２０７のＤ
入力端に供給される共に、図３（ｃ）に示すＮＡＮＤゲ
ート２１０及び図３（ｄ）に示すＮＡＮＤゲート２１１
に供給され、さらに図３（ｅ）に示すようにレディ信号
ＲＤＹ＜Ｐ＞として単独で出力される。
のＱ出力Ｔ１は、同図中のフリップフロップ２０７のＤ
入力端に供給される共に、図３（ｃ）に示すＮＡＮＤゲ
ート２１０及び図３（ｄ）に示すＮＡＮＤゲート２１１
に供給され、さらに図３（ｅ）に示すようにレディ信号
ＲＤＹ＜Ｐ＞として単独で出力される。
【００２３】図３（ｂ）に示すフリップフロップ２０７
のＱ出力Ｔ２は、同図中のフリップフロップ２０８のＤ
入力端に供給される。また、図３（ｂ）に示すフリップ
フロップ２０８のＱ出力Ｔ３は図３（ｃ）に示すＮＯＴ
ゲート２０９に供給される。
のＱ出力Ｔ２は、同図中のフリップフロップ２０８のＤ
入力端に供給される。また、図３（ｂ）に示すフリップ
フロップ２０８のＱ出力Ｔ３は図３（ｃ）に示すＮＯＴ
ゲート２０９に供給される。
【００２４】図３（ｂ）において、フリップフロップ２
０６，２０７，２０８のクロック入力端にはシステムク
ロックＣＬＫ＜Ｎ＞が供給される。また、図３（ｃ）に
おいて、ＮＯＴゲート２０９の出力はＴ１，ＷＲ＜Ｎ＞
と共にＮＡＮＤゲート２１０に供給され、その出力はラ
イト信号ＷＲＩＴＥ＜Ｎ＞として出力される。さらに、
図３（ｄ）において、ＮＡＮＤゲート２１１の出力はリ
ード信号ＲＥＡＤ＜Ｎ＞として出力される。
０６，２０７，２０８のクロック入力端にはシステムク
ロックＣＬＫ＜Ｎ＞が供給される。また、図３（ｃ）に
おいて、ＮＯＴゲート２０９の出力はＴ１，ＷＲ＜Ｎ＞
と共にＮＡＮＤゲート２１０に供給され、その出力はラ
イト信号ＷＲＩＴＥ＜Ｎ＞として出力される。さらに、
図３（ｄ）において、ＮＡＮＤゲート２１１の出力はリ
ード信号ＲＥＡＤ＜Ｎ＞として出力される。
【００２５】すなわち、上記構成によるタイミング信号
生成回路は、第１の実施例のクロック信号発生回路を用
いて、同一周波数でデューティの異なるクロックで動作
する２つのＬＳＩ（ＣＰＵ２０１，ＤＭＡ２０２）を動
作させた場合、アドレスデコーダ、リード・ライト信号
及びレディ信号等のタイミング信号生成を兼用するよう
にしたものである。
生成回路は、第１の実施例のクロック信号発生回路を用
いて、同一周波数でデューティの異なるクロックで動作
する２つのＬＳＩ（ＣＰＵ２０１，ＤＭＡ２０２）を動
作させた場合、アドレスデコーダ、リード・ライト信号
及びレディ信号等のタイミング信号生成を兼用するよう
にしたものである。
【００２６】第１の実施例に示したクロック信号生成回
路を用いることにより、図４のＣＰＵ２０１、ＤＭＡ２
０２の２つが、互いに同期のとれたクロック信号で動作
する。このため、それぞれが出力するリード信号ＲＤ＜
Ｎ＞、ライト信号ＷＲ＜Ｎ＞もクロック信号に同期する
ことになる。
路を用いることにより、図４のＣＰＵ２０１、ＤＭＡ２
０２の２つが、互いに同期のとれたクロック信号で動作
する。このため、それぞれが出力するリード信号ＲＤ＜
Ｎ＞、ライト信号ＷＲ＜Ｎ＞もクロック信号に同期する
ことになる。
【００２７】ここで、リード信号ＲＤ＜Ｎ＞、ライト信
号ＷＲ＜Ｎ＞のＮＡＮＤをとった信号ＣＴＬ＜Ｐ＞をフ
リップフロップ２０６，２０７，２０８の起動条件とす
る。これにより、ＣＰＵ２０１がマスターまたはＤＭＡ
２０２がマスターどちらかの時も、フリップフロップ２
０６，２０７，２０８の各Ｑ出力Ｔ１，Ｔ２，Ｔ３がシ
ステムクロックＣＬＫに同期する。
号ＷＲ＜Ｎ＞のＮＡＮＤをとった信号ＣＴＬ＜Ｐ＞をフ
リップフロップ２０６，２０７，２０８の起動条件とす
る。これにより、ＣＰＵ２０１がマスターまたはＤＭＡ
２０２がマスターどちらかの時も、フリップフロップ２
０６，２０７，２０８の各Ｑ出力Ｔ１，Ｔ２，Ｔ３がシ
ステムクロックＣＬＫに同期する。
【００２８】Ｔ１がオンしてからＣＴＬ＜Ｐ＞がゲート
するまでをリード信号ＲＥＡＤ＜Ｎ＞とし、Ｔ１がオン
してからＴ３がオンするまでをライト信号ＷＲＩＴＥ＜
Ｎ＞とする。ライト信号ＷＲＩＴＥ＜Ｎ＞を早く立ち上
げるのは、データホールド時間を十分にとるためであ
る。レディ信号ＲＤＹ＜Ｐ＞はＴ１の立上がりタイミン
グで返すことになる。図４に以上に説明した動作タイミ
ング波形を示す。
するまでをリード信号ＲＥＡＤ＜Ｎ＞とし、Ｔ１がオン
してからＴ３がオンするまでをライト信号ＷＲＩＴＥ＜
Ｎ＞とする。ライト信号ＷＲＩＴＥ＜Ｎ＞を早く立ち上
げるのは、データホールド時間を十分にとるためであ
る。レディ信号ＲＤＹ＜Ｐ＞はＴ１の立上がりタイミン
グで返すことになる。図４に以上に説明した動作タイミ
ング波形を示す。
【００２９】従来は２つのクロック信号の同期がとれて
いないため、リード・ライトタイミング信号生成回路を
別々に持たなければならなかったが、上記構成によれ
ば、共通回路として用いることが可能となり、部品数の
削減でき、コスト低減を図ることができる。
いないため、リード・ライトタイミング信号生成回路を
別々に持たなければならなかったが、上記構成によれ
ば、共通回路として用いることが可能となり、部品数の
削減でき、コスト低減を図ることができる。
【００３０】また、タイミング信号Ｔ１，Ｔ２，Ｔ３を
組み合わせることにより、任意のタイミングが作成でき
る。さらに、クロック信号が同期しているので、パリテ
ィエラー検出回路も共通回路として用いることが可能で
ある。その他、ＩＯアドレス、メモリアドレスのデコー
ダも共用できる。
組み合わせることにより、任意のタイミングが作成でき
る。さらに、クロック信号が同期しているので、パリテ
ィエラー検出回路も共通回路として用いることが可能で
ある。その他、ＩＯアドレス、メモリアドレスのデコー
ダも共用できる。
【００３１】尚、上記実施例では負論理で動作する場合
について説明したが、正論理で動作する場合でも全く同
様に実現可能である。その他、この発明の要旨を逸脱し
ない範囲で種々変形しても同様に実施可能であることは
いうまでもない。
について説明したが、正論理で動作する場合でも全く同
様に実現可能である。その他、この発明の要旨を逸脱し
ない範囲で種々変形しても同様に実施可能であることは
いうまでもない。
【００３２】
【発明の効果】以上述べたようにこの発明によれば、一
つのパルス信号から同一周波数で互いに異なるデューテ
ィの複数のパルス信号を生成することのできるパルス信
号生成回路を提供することができる。
つのパルス信号から同一周波数で互いに異なるデューテ
ィの複数のパルス信号を生成することのできるパルス信
号生成回路を提供することができる。
【図１】この発明に係る第１の実施例とするクロック信
号生成回路の構成を示す回路図である。
号生成回路の構成を示す回路図である。
【図２】同第１の実施例の各部出力波形を示す波形図で
ある。
ある。
【図３】この発明に係る第２の実施例とするタイミング
信号生成回路の構成を示す回路図である。
信号生成回路の構成を示す回路図である。
【図４】同第２の実施例の各部出力波形を示す波形図で
ある。
ある。
１０１ 基準クロック発生器 １０２ ３分周回路 １０３ Ｄラッチ型フリップフロップ １０４ ＯＲゲート ２０１ ＣＰＵ ２０２ ＤＭＡ ２０３ アドレスデコーダ ２０４ ＡＮＤゲート ２０５ ＮＡＮＤゲート ２０６，２０７，２０８ Ｄラッチ型フリップフロップ ２０９，２１０，２１１ ＮＡＮＤゲート
Claims (5)
- 【請求項１】 基準周波数パルス信号を発生するパルス
発生器と、 このパルス発生器の出力パルス信号を任意のデューティ
に応じて分周して第１のデューティを有するパルス信号
を生成する分周回路と、 この分周回路の出力パルス信号のレベルを前記パルス発
生器の出力パルス信号の立上がり、立下がりのいずれか
一方のエッジタイミングでホールドするホールド回路
と、 前記分周回路の出力と前記ホールド回路の出力に基づく
論理演算を行って前記第１のデューティとは異なる第２
のデューティを有するパルス信号を生成する論理演算回
路とを具備することを特徴とするパルス信号生成回路。 - 【請求項２】 前記ホールド回路は、Ｄラッチ型フリッ
プフロップであり、前記分周回路の出力を前記パルス発
生器の出力の立上がりエッジでラッチすることを特徴と
する請求項１記載のパルス信号生成回路。 - 【請求項３】 前記ホールド回路は、複数のＤラッチ型
フリップフロップを直列に接続し、前記分周回路の出力
を各フリップフロップで前記パルス発生器の出力パルス
の半周期分ずつシフトし、任意のフリップフロップの出
力を選択的に出力することを特徴とする請求項１記載の
パルス信号生成回路。 - 【請求項４】 請求項１のクロック信号生成回路が用い
られ、 前記第１のデューティを有するパルス信号で動作し、ア
ドレス信号、リード信号、ライト信号を生成する第１の
制御処理回路と、 前記第２のデューティを有するパルス信号で動作し、ア
ドレス信号、リード信号、ライト信号を生成する第２の
制御処理回路と、 前記第１、第２の制御処理回路の各アドレス信号を共通
に入力してアドレス変換を行うアドレスデコーダと、 このアドレスデコーダの出力の論理積を演算するＡＮＤ
ゲートと、 前記第１、第２の制御処理回路の各リード信号、ライト
信号を共通に入力して反転論理積を演算するＮＡＮＤゲ
ートと、 複数のフリップフロップを多段接続し、各フリップフロ
ップを前記ＮＡＮＤゲートの出力でリセットし、各フリ
ップフロップをシステムクロックにより駆動して前記Ａ
ＮＤゲート出力をシフトするシフト処理回路と、 このシフト処理回路の任意のフリップフロップ出力に基
づいて前記リード信号、ライト信号について論理演算を
行うことでタイミング関係を制御するタイミング制御手
段とを具備することを特徴とするタイミング信号生成回
路。 - 【請求項５】 請求項７において、前記シフト処理回路
の初段フリップフロップ出力をレディ信号として取り出
すことを特徴とするタイミング信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298303A JPH08162918A (ja) | 1994-12-01 | 1994-12-01 | パルス信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298303A JPH08162918A (ja) | 1994-12-01 | 1994-12-01 | パルス信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162918A true JPH08162918A (ja) | 1996-06-21 |
Family
ID=17857906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298303A Pending JPH08162918A (ja) | 1994-12-01 | 1994-12-01 | パルス信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510457B1 (ko) * | 1998-02-27 | 2005-10-24 | 삼성전자주식회사 | 액정표시장치의시스템클럭신호발생방법및회로 |
| CN120743036A (zh) * | 2025-06-20 | 2025-10-03 | 宁波奥拉半导体股份有限公司 | 时钟发生器和异步读取电路 |
-
1994
- 1994-12-01 JP JP6298303A patent/JPH08162918A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510457B1 (ko) * | 1998-02-27 | 2005-10-24 | 삼성전자주식회사 | 액정표시장치의시스템클럭신호발생방법및회로 |
| CN120743036A (zh) * | 2025-06-20 | 2025-10-03 | 宁波奥拉半导体股份有限公司 | 时钟发生器和异步读取电路 |
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