JPH08162921A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 トランジスタに生じたしきい値電圧の揺らぎ
が圧縮された半導体装置を提供する。 【構成】 定電流源１０３ａ，１０３ｂから接地電位Ｇ
ＮＤ側に定電流が流れ、定電流源１０３ａ，１０３ｂと
接地電位ＧＮＤとの間に接続されるＭＯＳトランジスタ
１０５ａ，１０５ｂのそれぞれにはしきい値電圧Ｖｔ
ｈ．Ｈ，Ｖｔｈ．Ｌが生じている。ｌｏｇ変換回路１０
７ａはそのしきい値電圧Ｖｔｈ．Ｌの揺らぎを圧縮して
差動増幅器１０９に与え、ｌｏｇ変換回路１０７ｂはし
きい値電圧Ｖｔｈ．Ｈの揺らぎを圧縮して差動増幅器１
０９に与え、差動増幅器１０９はその差を求めて基準電
圧Ｖ″ｒｅｆとして出力し、変動の少ない基準電圧が得
られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、トランジスタのしきい値電圧の揺らぎを抑えるこ
とができるような半導体装置に関する。

【０００２】

【従来の技術】図４は、通常のＤＲＡＭを示す概略ブロ
ック図である。

【０００３】図４を参照して、ＤＲＡＭ１には、メモリ
セルアレイ３と、ロウデコーダ５と、コラムデコーダ７
と、センスアンプおよびＩ／Ｏ制御回路９と、アドレス
バッファ１１と、下位データ入力バッファ１３ａと、上
位データ入力バッファ１３ｂと、下位データ出力バッフ
ァ１５ａと、上位データ出力バッファ１５ｂと、クロッ
ク信号発振回路１７とを備える。また、このＤＲＡＭ１
は、制御信号入力端子２１，２３，２５，２７と、アド
レス信号入力端子群１９と、出力イネーブル信号入力端
子３５と、データ入出力端子群２９ａ，２９ｂと、電源
電位Ｖｃｃ端子３１と、接地電位Ｖｓｓ端子３３とを備
える。

【０００４】メモリセルアレイ３は、行および列に配設
された複数のメモリセルと、メモリセルの各行に対応し
て設けられたワード線と、メモリセルの各列に対応して
設けられたビット線対とを含む。アドレスバッファ１１
は、アドレス信号入力端子群１９を介して外部から与え
られたアドレス信号Ａ０〜Ａ８をロウデコーダ５および
コラムデコーダ７に選択的に与える。

【０００５】ロウデコーダ５は、アドレスバッファ１１
から与えられた行アドレス信号Ａ０〜Ａ８に応答して、
複数のワード線のうちの１本を選択し、そのワード線に
接続されたメモリセルを活性化させる。コラムデコーダ
７は、アドレスバッファ１１から与えられた列アドレス
信号Ａ０〜Ａ８に応答して、複数のビット線対のうちの
１本を選択する。

【０００６】下位データ入力バッファ１３ａおよび上位
データ入力バッファ１３ｂは、ライト動作時に、データ
入出力端子群２９ａ，２９ｂのそれぞれから入力された
データをセンスアンプおよびＩ／Ｏ制御回路９を介し
て、選択されたビット線対に与える。センスアンプおよ
びＩ／Ｏ制御回路９は、リード動作時に、選択されたビ
ット線対の微小電位を増幅して下位データ出力バッファ
１５ａおよび上位データ出力バッファ１５ｂのそれぞれ
に与える。

【０００７】下位データ出力バッファ１５ａは、出力イ
ネーブル信号入力端子３５から入力された出力イネーブ
ル信号／ＯＥに応答して、センスアンプおよびＩ／Ｏ制
御回路９からの読出データをデータ入出力端子群２９ａ
に出力する。同様に、上位データ出力バッファ１５ｂ
は、出力イネーブル信号入力端子３５から入力された出
力イネーブル信号／ＯＥに応答して、センスアンプおよ
びＩ／Ｏ制御回路９からの読出データをデータ入出力端
子群２９ｂに出力する。

【０００８】クロック信号発振回路１７は、制御信号入
力端子２１，２３，２５，２７を介して外部から与えら
れた行アドレスストローブ信号／ＲＡＳ、下位列アドレ
スストローブ信号／ＬＣＡＳ、上位列アドレスストロー
ブ信号／ＵＣＡＳに基づいて所定の動作モードを選択
し、ＤＲＡＭ１全体を制御して駆動させる。

【０００９】このようなＤＲＡＭでは、アドレスバッフ
ァなどに比較回路が用いられている場合も多い。そし
て、比較回路における比較対象となる基準電圧を発生す
るためには、基準電圧発生回路が必要とされる。

【００１０】図５は、そのような従来の半導体装置とし
ての基準電圧発生回路を示した回路図である。

【００１１】図５を参照して、従来の基準電圧発生回路
５１は、第１の定電流源５３ａと、第２の定電流源５３
ｂと、ＭＯＳトランジスタ５５ａ，５５ｂと、差動増幅
器５７とを含む。

【００１２】第１の定電流源５３ａは、ノードＡを介し
てＭＯＳトランジスタ５５ａのソース／ドレインの一方
に接続される。さらに、定電流源５３ａは、ノードＡを
介してＭＯＳトランジスタ５５ａのゲートに接続され
る。ＭＯＳトランジスタ５５ａのソース／ドレインの他
方には、接地電位ＧＮＤが与えられる。したがって、定
電流源５３ａからノードＡ、ＭＯＳトランジスタ５５ａ
を介して接地電位ＧＮＤに定電流が流れる。そのためノ
ードＡにはＭＯＳトランジスタ５５ａのしきい値電圧Ｖ
ｔｈ．Ｈの電圧が生じている。

【００１３】同様に、定電流源５３ｂは、ノードＢを介
してＭＯＳトランジスタ５５ｂのゲートおよびソース／
ドレインの一方に接続され、ＭＯＳトランジスタ５５ｂ
のソース／ドレインの他方には接地電位ＧＮＤが与えら
れる。そして、ノードＢにはＭＯＳトランジスタ５５ａ
のしきい値電圧Ｖｔｈ．Ｈと異なるＭＯＳトランジスタ
５５ｂのしきい値電圧Ｖｔｈ．Ｌの電圧が生じている。

【００１４】ノードＡは差動増幅器５７の−端子に接続
され、ノードＢは差動増幅器５７の＋端子に接続され
る。差動増幅器５７は、理想的に動作した場合には、基
準電圧Ｖｒｅｆとしての理想のＶｒｅｆ．ｉｄｅａｌを
出力する。理想の基準電圧Ｖｒｅｆ．ｉｄｅａｌは、第
（１）式のように与えられる。

【００１５】 Ｖｒｅｆ．ｉｄｅａｌ＝Ｖｔｈ．Ｌ−Ｖｔｈ．Ｈ…（１） ここで、ＭＯＳトランジスタ５５ａのしきい値電圧Ｖｔ
ｈ．ＨとＭＯＳトランジスタ５５ｂのしきい値電圧Ｖｔ
ｈ．Ｌには、それぞれσＨとσＨの揺らぎが発生すると
する。それにより、しきい値電圧Ｖｔｈ．ＨとＶｔｈ．
ＬはσＨとσＬの変動をし得るため、実際のこの回路か
ら得られる基準電圧Ｖｒｅｆ．ａｃｔｕａｌは、第
（２）式のようになる。

【００１６】 Ｖｒｅｆ．ａｃｔｕａｌ＝（Ｖｔｈ．Ｈ±σＨ）−（Ｖｔｈ．Ｌ±σＬ）…（ ２） 第（１）式および第（２）式より基準電圧Ｖｒｅｆは、
第（３）式の範囲で変動する。

【００１７】 ｜Ｖｒｅｆ．ｉｄｅａｌ−Ｖｒｅｆ．ａｃｔｕａｌ｜≦σＨ＋σＬ…（３） したがって、図５に示す基準電圧発生回路５１の基準電
圧Ｖｒｅｆの変動の最大値ΔＶｒｅｆ．ｍａｘは、しき
い値電圧の変動により第（４）式のようになる。

【００１８】ΔＶｒｅｆ．ｍａｘ＝σＨ＋σＬ…（４） このように、ＭＯＳトランジスタ５５ａ，５５ｂのしき
い値電圧の変動は基準電圧Ｖｒｅｆの値に影響を及ぼ
す。

【００１９】図６は、従来の他の半導体装置としての基
準電位発生回路の回路図である。図６を参照して、基準
電位発生回路７１は、第１の定電流源７３ａと、第２定
電流源７３ｂと、ＭＯＳトランジスタ７５と、抵抗７７
１〜７７ｎと、ヒューズ７９１〜７９ｎとを含む。

【００２０】定電流源７３ａは、ＭＯＳトランジスタ７
５のゲートおよびソース／ドレインの一方に接続され、
ＭＯＳトランジスタ７５のソース／ドレインの他方には
接地電位ＧＮＤが与えられる。定電流源７３ｂは、ノー
ドＣを介して直列接続された抵抗７７１〜７７ｎに接続
され、抵抗７７ｎは接地電位ＧＮＤに接続される。各抵
抗７７１〜７７ｎにはヒューズ７９１〜７９ｎが並列接
続される。そして、ノードＣの電位が基準電圧とされ
る。

【００２１】ヒューズ７９１〜７９ｎがレーザブローさ
れることで、基準電圧Ｖｒｅｆは所望の値となる。この
ように、ヒューズ７９１〜７９ｎがブローされて所望の
値となる基準電圧Ｖ′ｒｅｆは、図５に示す従来例と同
様にＭＯＳトランジスタ７５のしきい値電圧の揺らぎに
影響を受けて変動する。

【００２２】ＭＯＳトランジスタ７５のしきい値電圧Ｖ
ｔｈの揺らぎがσとされると、図６に示す基準電位発生
回路７１の基準電圧Ｖｒｅｆの変動の最大値ΔＶ′ｒｅ
ｆ．ｍａｘは、第（５）式のようになる。

【００２３】ΔＶ′ｒｅｆ．ｍａｘ＝σ…（５） このように、図６に示す従来例においても、基準電圧
Ｖ′ｒｅｆは、ＭＯＳトランジスタ７５のしきい値電圧
Ｖｔｈの揺らぎによる影響を受けて変動する。

【００２４】

【発明が解決しようとする課題】ところで、近年微細化
が進むにつれて電源電圧が下げられる必要が生じてい
る。これに伴って、トランジスタのしきい値電圧は下げ
ざるを得なくなってきている。一般に、実際に作成され
るトランジスタのしきい値電圧はガウス分布に従うこと
がよく知られている。そこで、ガウス分布の分散値σｔ
ｈが可能な限り小さくされれば、安定な回路動作が補償
される。

【００２５】しかしながら、微細化が進につれてしきい
値電圧が下げられると、しきい値の変動が大きくなるこ
とが近年になってわかってきている。このことは、たと
えばＴ．Ｍｉｚｕｎｏ ｅｔ ａｌ．，１９９４ Ｓｙ
ｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ Ｄｌｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ ｐ．１３，１４に同様に報告されている。この
報告では、プロセスによる長さがＬ＝０．５μｍの場合
にしきい値電圧Ｖｔｈ＝０．２１Ｖ，分散値σｔｈ＝
０．００９６Ｖであるのに対し、プロセスによる長さが
Ｌ＝０．１μｍの場合にしきい値電圧Ｖｔｈ＝０．０８
２Ｖ，分散値σｔｈ＝０．０３５Ｖとなることが示され
ている。

【００２６】したがって、図５に示す従来例および図６
に示す従来例においても、発生する基準電圧がしきい値
の変動の大きさが大きくなることに伴って大きくなると
いう問題を生じる。このような基準電圧の大きな変動に
より、回路動作が補償されなくなるという問題をさらに
生じる。

【００２７】ゆえに、本発明の目的は、トランジスタに
生じたしきい値電圧の揺らぎが圧縮された半導体装置を
提供することである。

【００２８】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、第１電極に第１の基準電位が与えられ、第
２電極に第２の基準電位が与えられ、その第１電極と制
御電極との間にしきい値電圧が生じているトランジスタ
と、トランジスタの第１電極と制御電極との間に生じた
しきい値電圧の揺らぎを圧縮する圧縮手段とを備えて構
成される。

【００２９】請求項２では、請求項１の圧縮手段は、所
定の対数関数に従ってトランジスタの第１電極と制御電
極との間に生じたしきい値電圧のその値を小さな値に変
換するための対数変換回路手段を含んでいる。

【００３０】請求項３では、請求項１の圧縮手段は、揺
らぎの圧縮されたしきい値電圧を基準電圧として出力す
る。

【００３１】請求項４では、請求項１のトランジスタ
は、互いに並列接続される第１および第２のトランジス
タを含み、圧縮手段は、第１および第２のトランジスタ
のそれぞれの第１電極と制御電極との間に生じたしきい
値電圧の揺らぎを圧縮するとともに、それらのしきい値
電圧を出力する第１および第２の圧縮手段を含み、請求
項４の発明に係る半導体装置は、さらに、第１および第
２の圧縮手段が出力したしきい値電圧の差を基準電圧と
して出力する出力手段を備えて構成される。

【００３２】

【作用】請求項１の発明に係る半導体装置は、第１電極
に第１の基準電位が与えられ、第２電極に第２の基準電
位が与えられているトランジスタの第１電極と制御電極
との間に生じたしきい値電圧の揺らぎを圧縮して、しき
い値電圧の揺らぎを抑えることができる。

【００３３】請求項２の発明に係る半導体装置は、トラ
ンジスタの第１電極と制御電極との間に生じたしきい値
電圧のその値を小さな値に変換して、しきい値電圧の揺
らぎを圧縮し、しきい値電圧の揺らぎを抑えることがで
きる。

【００３４】請求項３の発明に係る半導体装置は、揺ら
ぎの圧縮されたしきい値電圧を基準電圧として出力し
て、変動の少ない基準電圧を作ることができる。

【００３５】請求項４の発明に係る半導体装置は、互い
に並列接続される第１および第２のトランジスタのしき
い値電圧の揺らぎを圧縮し、その揺らぎの圧縮されたし
きい値電圧の差を基準電圧として出力して、変動の少な
い基準電圧を作ることができる。

【００３６】

【実施例】図１は、この発明の一実施例による半導体装
置としての基準電位発生回路の回路図である。

【００３７】基準電位発生回路１０１は、第１の定電流
源１０３ａと、第２の定電流源１０３ｂと、ＭＯＳトラ
ンジスタ１０５ａ，１０５ｂと、ｌｏｇ変換回路１０７
ａ，１０７ｂと、差動増幅器１０９とを含む。

【００３８】定電流源１０３ａは、ノードＤを介してＭ
ＯＳトランジスタ１０５ａの制御電極およびソース／ド
レインの一方に接続され、ＭＯＳトランジスタ１０５ａ
のソース／ドレインの他方には接地電位ＧＮＤが与えら
れる。ノードＤはｌｏｇ変換回路１０７ｂに接続され、
ｌｏｇ変換回路１０７ｂの出力は差動増幅器１０９の−
端子に与えられる。

【００３９】定電流源１０３ｂはノードＥを介してＭＯ
Ｓトランジスタ１０５ｂのゲートおよびソース／ドレイ
ンの一方に接続され、ＭＯＳトランジスタ１０５ｂのソ
ース／ドレインの他方には接地電位ＧＮＤが与えられ
る。ノードＥはｌｏｇ変換回路１０７ａに接続され、ｌ
ｏｇ変換回路１０７ａの出力は差動増幅器１０９の＋端
子に与えられる。

【００４０】ＭＯＳトランジスタ１０５ａにはしきい値
電圧Ｖｔｈ．Ｈが生じており、ＭＯＳトランジスタ１０
５ｂにはしきい値電圧Ｖｔｈ．Ｈと異なるＶｔｈ．Ｌが
発生している。したがって、ＭＯＳトランジスタ１０５
ａのしきい値電圧Ｖｔｈ．ＨがノードＤを介してｌｏｇ
変換回路１０７ｂに与えられ、ＭＯＳトランジスタ１０
５ｂのしきい値電圧Ｖｔｈ．ＬがノードＥを介してｌｏ
ｇ変換回路１０７ａに与えられる。ｌｏｇ変換回路１０
７ａ，１０７ｂのそれぞれは、与えられたしきい値電圧
を後で説明するような方法で対数変換してしきい値電圧
の揺らぎを圧縮する。そして、圧縮されたしきい値電圧
に等価な信号が差動増幅器１０９の＋端子と−端子のそ
れぞれに与えられて、差動増幅器１０９はその差を求め
て基準電圧Ｖｒｅｆとして出力する。

【００４１】そこで、以下にｌｏｇ変換回路１０７ａ，
１０７ｂについて詳しく説明する。図２は、ｌｏｇ変換
回路の回路図である。

【００４２】図２を参照して、ｌｏｇ変換回路１０７ａ
（１０７ｂ）は、抵抗１１１と、バイポーラトランジス
タ１１３と、差動増幅器１１５とを含む。抵抗１１１の
一端側はノードＥ（Ｄ）に接続され、他端側はノードＦ
を介して差動増幅器の＋端子およびバイポーラトランジ
スタ１１３のコレクタに接続される。差動増幅器１１１
５の−端子には接地電位ＧＮＤが与えられる。バイポー
ラトランジスタ１１１３のベースにも接地電位ＧＮＤが
与えられる。バイポーラトランジスタ１１３のエミッタ
と差動増幅器１１５の出力側がノードＧを介して接続さ
れている。そして、ノードＧは図１の差動増幅器１０９
の＋（−）端子に接続されている。

【００４３】動作について説明する。差動増幅器１１５
の入力電圧はその特性により０とされなければならな
い。したがって、抵抗１１１に与えられる入力電圧が入
力電圧Ｖｓとされると、抵抗１１１を流れる入力電流Ｉ
１は、入力電圧Ｖｓが抵抗１１１の抵抗値Ｒで割られた
値となる。この入力電流Ｉ１は、図２のバイポーラトラ
ンジスタ１１３のコレクタに流れるため、結局バイポー
ラトランジスタ１１３のコレクタ電流Ｉｃは入力電圧Ｖ
ｓに比例することとなる。

【００４４】バイポーラトランジスタ１１３の順方向動
作領域におけるベース・エミッタ電圧Ｖｂｅはコレクタ
電流Ｉｃに対して対数関係にある。そして、出力電圧Ｖ
ｏはバイポーラトランジスタ１１３のベース・エミッタ
電圧Ｖｂｅそのものであるため、対数関係が第（６）式
のように得られる。

【００４５】 Ｉ１＝Ｖｓ／Ｒ＝Ｉｃ＝Ｉｓ（ｅｘｐ（Ｖｂｅ／Ｖｔ）−１）〜Ｉｓｅｘｐ（ Ｖｂｅ／Ｖｔ）…（６） ここで、Ｉｓはトランスポート・サーチレーション・カ
レントであり、バイポーラトランジスタ１１３に流れる
最大の電流を表わし、Ｖｔはサーマルボルテージを表わ
し、室温で第（７）式とされる。

【００４６】Ｖｔ＝０．０２６ｍＶ…（７） また、図２に示す出力電圧Ｖｏは、ベース・エミッタ電
圧Ｖｂｅと第（８）式に示されるような関係にある。

【００４７】Ｖｏ＝−Ｖｂｅ…（８） そして、第（６）式および第（８）式に従って、第
（９）式のような関係が得られ、入力電圧Ｖｓが出力電
圧Ｖｏに対数変換されることとなる。

【００４８】 Ｖｏ＝−Ｖｔｌｎ（Ｖｓ／（ＩｓＲ））…（９） このようなｌｏｇ変換回路１０７ａ，１０７ｂが用いら
れることで、図１に示す基準電位発生回路１０１の基準
電圧Ｖ″ｒｅｆの変動について最大値を評価する。

【００４９】図１に示す基準電位発生回路１０１が理想
的に動作した場合には、この基準電圧Ｖ″ｒｅｆ．ｉｄ
ｅａｌは第（９）式に従って、第（１０）式のようにな
る。

【００５０】 Ｖ″ｒｅｆ．ｉｄｅａｌ＝−Ｖｔｌｎ（Ｖｔｈ．Ｌ／（ＩｓＲ））＋Ｖｔｌｎ （Ｖｔｈ．Ｈ／（ＩｓＲ））＝Ｖｔｌｎ（Ｖｔｈ．Ｈ／Ｖｔｈ．Ｌ）…（１０） この基準電位発生回路１０１におけるＭＯＳトランジス
タ１０５ａのしきい値電圧Ｖｔｈ．ＨとＭＯＳトランジ
スタ１０５ｂのしきい値電圧Ｖｔｈ．Ｌの揺らぎが、図
５に示す従来例の場合と同様にそれぞれσＨとσＬとす
る。したがって、しきい値電圧Ｖｔｈ．Ｈ，Ｖｔｈ．Ｌ
はそれぞれσＨ，σＬ変動するため、実際のこの基準電
位発生回路１０１の基準電圧Ｖ″ｒｅｆ．ａｃｔｕａｌ
は第（１１）式のようになる。

【００５１】 Ｖ″ｒｅｆ．ａｃｔｕａｌ＝Ｖｔｈｌｎ（（Ｖｔｈ．Ｈ±σＨ）／（Ｖｔｈ． Ｌ±σＬ））…（１１） このように得られた第（１０）式および第（１１）式に
より、基準電圧Ｖ″ｒｅｆは第（１２）式で示される範
囲で変動する。

【００５２】 ｜Ｖ″ｒｅｆ．ｉｄｅａｌ−Ｖ″ｒｅｆ．ａｃｔｕａｌ｜≦Ｖｔｌｎ（（１＋ σＬ／Ｖｔｈ．Ｌ）／（１−σＨ／Ｖｔｈ．Ｈ））…（１２） ここで、第（４）式の結果と比較を容易にするため、し
きい値電圧Ｖｔｈのプロセスによる長さが前述したＬ＝
０．１μｍよりもいくぶん緩いが、しきい値Ｖｔｈの揺
らぎがしきい値Ｖｔｈと同じオーダでない場合を考え
る。たとえば、プロセスによる長さＬ＝０．２５μｍの
場合を考える。この場合、しきい値電圧Ｖｔｈ．Ｌは
０．４Ｖとされ、しきい値電圧Ｖｔｈ．Ｈは０．８Ｖと
される。このような比較的プロセスが緩い場合であって
も、第（４）式に示すような基準電位の変動の最大値を
小さくできるため、以下に説明する。

【００５３】上記のような例の場合、σ／Ｖｔｈ＞＞１
であるため、第（１３）式のような近似が用いられるこ
とが可能となる。

【００５４】 ｌｏｇ（１＋ｘ）〜ｘ（ｘ＜＜１）…（１３） したがって、図１に示す基準電位発生回路１０１のＭＯ
Ｓトランジスタ１０５ａ，１０５ｂのしきい値の変動に
よる基準電圧Ｖ″ｒｅｆの変動の最大値ΔＶ″ｒｅｆ．
ｍａｘは、第（１２）式および第（１３）式により、第
（１４）式のように得られる。

【００５５】 ΔＶ″ｒｅｆ．ｍａｘ＝Ｖｔｌｎ（（１＋σＬ／Ｖｔｈ．Ｌ）／（１−σＨ／ Ｖｔｈ．Ｈ）） 〜Ｖｔ（σＬ／Ｖｔｈ．Ｌ＋σＨ／Ｖｔｈ．Ｈ） ＝（Ｖｔ／Ｖｔｈ．Ｌ）σＬ＋（Ｖｔ／Ｖｔｈ．Ｈ） σＨ…（１４） ここで、第（４）式および第（１４）式を比較する。第
（７）式が考慮されると、プロセスによる長さＬ＝０．
２５μｍの場合にはＶｔ（＝０．０２６Ｖ）＜Ｖｔｈ．
Ｌ（０．４Ｖ），Ｖｔｈ．Ｈ（０．８Ｖ）なので、必ず
第（１４）式における（Ｖｔ／Ｖｔｈ．Ｌ）と（Ｖｔ／
Ｖｔｈ．Ｈ）は１より小さくなる。したがって、基準電
圧の変動の最大値の関係は、第（１５）式のように得ら
れる。

【００５６】 ΔＶ″ｒｅｆ．ｍａｘ＜ΔＶｒｅｆ．ｍａｘ…（１５） これにより、しきい値の揺らぎが圧縮されることで、基
準電圧Ｖｒｅｆの変動が抑制されることは明らかであ
る。そして、基準電圧Ｖｒｅｆが安定することで、回路
動作が保証される。

【００５７】図３は、この発明の他の実施例による半導
体装置としての基準電位発生回路の回路図である。

【００５８】図３を参照して、基準電位発生回路１３１
は、定電流源１３３と、ＭＯＳトランジスタ１３５と、
ｌｏｇ変換回路１３７とを含む。定電流源１３３は、ノ
ードＦを介してＭＯＳトランジスタ１３５のゲートとソ
ース／ドレインの一方とに接続され、ＭＯＳトランジス
タ１３５のソース／ドレインの他方には接地電位ＧＮＤ
が与えられる。そして、ＭＯＳトランジスタ１３５には
しきい値電圧Ｖｔｈが発生している。定電流源１３３
は、ノードＦを介してｌｏｇ変換回路１３７にも接続さ
れており、ＭＯＳトランジスタ１３５のしきい値電圧Ｖ
ｔｈが与えられる。ｌｏｇ変換回路１３７は図２に示す
回路構成をしている。したがって、ｌｏｇ変換回路１３
７はＭＯＳトランジスタ１３５のしきい値電圧Ｖｔｈを
対数変換して、その値を基準電圧Ｖ″′ｒｅｆとして出
力する。

【００５９】図１に示した実施例での説明から明らかな
ように、基準電圧Ｖ″′の変動の最大値ΔＶ″′ｒｅ
ｆ．ｍａｘは、第（１６）式のようになる。

【００６０】 ΔＶ″′ｒｅｆ．ｍａｘ＝Ｖｔｌｎ（１＋σ／Ｖｔｈ） 〜（Ｖｔ／Ｖｔｈ）σ…（１６） ここで、σはＭＯＳトランジスタ１３５のしきい値電圧
Ｖｔｈの揺らぎを表わす。これにより、図１に示した実
施例と同様に、しきい値電圧Ｖｔｈの揺らぎが圧縮さ
れ、基準電圧Ｖ″′ｒｅｆの変動が抑制される。そし
て、基準電圧が安定することで、回路動作が保証され
る。

【００６１】以上のようにして、図１に示す実施例およ
び図３に示す実施例においても、トランジスタのしきい
値電圧が圧縮されている。この圧縮は、前述したように
特にしきい値電圧が小さくなった場合に効果的である。
それは、前述したようにしきい値電圧が小さくなるにつ
れてその揺らぎが大きくなる傾向があるためである。特
に、このようなしきい値の揺らぎの影響を受ける基準電
位発生回路の場合には、基準電圧の変動が小さくなるた
め、回路動作が補償される。

【００６２】なお、図２に示すｌｏｇ変換回路のバイポ
ーラトランジスタは、ＢｉＣＭＯＳプロセスで作成され
てもよく、ＣＭＯＳプロセスで作成されてもよい。

【００６３】また、しきい値電圧を発生するトランジス
タはＮチャネルＭＯＳトランジスタでもよく、Ｐチャネ
ルＭＯＳトランジスタでもよい。さらに、しきい値電圧
を発生しているトランジスタであればどのようなもので
もよい。

【００６４】さらに、基準電位発生回路は、ＤＲＡＭに
用いられるだけでなく、ＳＲＡＭやＡ／Ｄコンバータな
どにも適用される。

【００６５】さらに、トランジスタのしきい値電圧の揺
らぎが抑えられる半導体装置は、基準電位発生回路に限
定されるものではない。

【００６６】

【発明の効果】以上のように、請求項１の発明によれ
ば、トランジスタに生じたしきい値電圧の揺らぎを圧縮
して、しきい値電圧の変動を抑えることができる。

【００６７】さらに、請求項２の発明によれば、対数関
数に従ってトランジスタに生じたしきい値電圧の値を小
さな値に変換するので、対数関数的にしきい値の揺らぎ
を圧縮できる。

【００６８】さらに、請求項３の発明によれば、揺らぎ
の圧縮されたしきい値電圧を基準電圧として出力される
ので、基準電圧の変動が抑えられて回路動作が補償され
る。

【００６９】さらに、請求項４の発明によれば、並列接
続された第１および第２のトランジスタに生じたしきい
値電圧の揺らぎが圧縮され、揺らぎの圧縮されたしきい
値電圧の差が基準電圧として出力されるので、基準電圧
の変動が抑えられて回路動作が補償される。

【図面の簡単な説明】

【図１】 この発明の一実施例による半導体装置として
の基準電位発生回路の回路図である。

【図２】 図１のｌｏｇ変換回路の回路図である。

【図３】 この発明の他の実施例による半導体装置とし
ての基準電位発生回路の回路図である。

【図４】 通常のＤＲＡＭの概略ブロック図である。

【図５】 図４に示されるＤＲＡＭで必要とされるよう
な従来の半導体装置としての基準電位発生回路の回路図
である。

【図６】 従来の他の半導体装置としての基準電位発生
回路の回路図である。

【符号の説明】

１０１，１３１ 基準電位発生回路、１０５ａ，１０５
ｂ，１３５ ＭＯＳトランジスタ、１０７ａ，１０７
ｂ，１３７ ｌｏｇ変換回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１電極に第１の基準電位が与えられ、
   第２電極に第２の基準電位が与えられ、その第１電極と
   制御電極との間にしきい値電圧が生じているトランジス
   タと、 前記トランジスタの第１電極と制御電極との間に生じた
   しきい値電圧の揺らぎを圧縮する圧縮手段とを備えた、
   半導体装置。
2. 【請求項２】 前記圧縮手段は、所定の対数関数に従っ
   て前記トランジスタの第１電極と制御電極との間に生じ
   たしきい値電圧のその値を小さな値に変換するための対
   数変換回路手段を含む、請求項１記載の半導体装置。
3. 【請求項３】 前記圧縮手段は、揺らぎの圧縮されたし
   きい値電圧を基準電圧として出力する、請求項１記載の
   半導体装置。
4. 【請求項４】 前記トランジスタは、互いに並列接続さ
   れる第１および第２のトランジスタを含み、 前記圧縮手段は、前記第１および第２のトランジスタの
   それぞれの第１電極と制御電極との間に生じたしきい値
   電圧の揺らぎを圧縮するとともに、それらのしきい値電
   圧を出力する第１および第２の圧縮手段を含み、 さらに、前記第１および第２の圧縮手段が出力したしき
   い値電圧の差を基準電圧として出力する出力手段を備え
   た、請求項１記載の半導体装置。