JPH08162928A - 電流切換回路 - Google Patents
電流切換回路Info
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- JPH08162928A JPH08162928A JP6305132A JP30513294A JPH08162928A JP H08162928 A JPH08162928 A JP H08162928A JP 6305132 A JP6305132 A JP 6305132A JP 30513294 A JP30513294 A JP 30513294A JP H08162928 A JPH08162928 A JP H08162928A
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】論理信号を直接入力しても異常動作をしない電
流切換回路を構成する。それを複数個用いて入力モード
応じて所定の電流を流す回路を安く低電力で提供する。 【構成】エミッタに電流源Ｉ１が接続されたバイポーラ
トランジスタＱ１１に、そのエミッタと電源間に論理信
号を直接駆動されるＭＯＳのスイッチを付加する。また
必要に応じＭＯＳトランジスタＭ１１を複数個並列に接
続し、さらにその電流切換回路を複数段用いてＡＤ変換
器を構成し、さらに入力トランジスタ部をマトリクス状
に配置する。
流切換回路を構成する。それを複数個用いて入力モード
応じて所定の電流を流す回路を安く低電力で提供する。 【構成】エミッタに電流源Ｉ１が接続されたバイポーラ
トランジスタＱ１１に、そのエミッタと電源間に論理信
号を直接駆動されるＭＯＳのスイッチを付加する。また
必要に応じＭＯＳトランジスタＭ１１を複数個並列に接
続し、さらにその電流切換回路を複数段用いてＡＤ変換
器を構成し、さらに入力トランジスタ部をマトリクス状
に配置する。
Description
【０００１】
【産業上の利用分野】本発明は電流切換回路に関し、特
にＢｉ−ＣＭＯＳ型集積回路において有効な電流切換回
路に関する。また複数の論理入力により異なる値の電流
を出力する電流切換回路に関する。
にＢｉ−ＣＭＯＳ型集積回路において有効な電流切換回
路に関する。また複数の論理入力により異なる値の電流
を出力する電流切換回路に関する。
【０００２】
【従来の技術】従来から電流切換回路は、所定の値の電
流を切換出力して、他の回路部に対してその動作電流等
として供給する回路として広く用いられている。電流切
換回路の従来の構成例を図７に示す。図７の電流切換回
路においては、電流源Ｉ1 がバイポーラトランジスタＱ
11，Ｑ12の共通接続されたエミッタに接続されている。
Ｑ11のベースにはバイアスＶ3 が印加され、コレクタは
電流が供給されるべき利用回路に接続されている。Ｑ12
のベースには切換動作を指示して出力電流値の選択を行
わせるための論理信号Ｓ1 が印加され、コレクタは電源
Ｖ2 に接続されている。Ｑ11とＱ12は差動的に動作し、
Ｓ１がローのときＱ12がオフし、Ｑ11がオンする。この
ときＱ11はベース接地として動作し、Ｉ1 とほとんどひ
としい電流が利用回路からＱ11のコレクタへ流入する。
信号Ｓ１がハイのとき、Ｑ12がオンし、利用回路に電流
は流れず、Ｖ2 からＱ12を介して電流が流れる。Ｑ12の
ベース電圧がＶ2 以上になるとＱ12が飽和して切換がお
そくなる等の弊害が出る。また、Ｑ11のエミッタ・ベー
ス間に逆バイアスとしてＶS1−ＶBE−Ｖ3 が印加される
が、ＶS1＝５Ｖ，ＶBE＝０．７Ｖ，Ｖ3 ＝１．４Ｖとす
れば、２．９Ｖとなってしまい最新の微細プロセスでは
耐圧不足となってしまう。このため信号Ｓ１のレベルの
上限は制限される必要がある。ところが、このような電
流切換回路を複数個用いて、指定される動作モードに応
じて所定の多種類の電流を流す回路が必要とされること
がある。このような要求は発振器やフィルタの中心周波
数を切りかえたり、モータやコイル等の各種デバイスに
流す電流をモード毎に切換えたりと用途は多い。
流を切換出力して、他の回路部に対してその動作電流等
として供給する回路として広く用いられている。電流切
換回路の従来の構成例を図７に示す。図７の電流切換回
路においては、電流源Ｉ1 がバイポーラトランジスタＱ
11，Ｑ12の共通接続されたエミッタに接続されている。
Ｑ11のベースにはバイアスＶ3 が印加され、コレクタは
電流が供給されるべき利用回路に接続されている。Ｑ12
のベースには切換動作を指示して出力電流値の選択を行
わせるための論理信号Ｓ1 が印加され、コレクタは電源
Ｖ2 に接続されている。Ｑ11とＱ12は差動的に動作し、
Ｓ１がローのときＱ12がオフし、Ｑ11がオンする。この
ときＱ11はベース接地として動作し、Ｉ1 とほとんどひ
としい電流が利用回路からＱ11のコレクタへ流入する。
信号Ｓ１がハイのとき、Ｑ12がオンし、利用回路に電流
は流れず、Ｖ2 からＱ12を介して電流が流れる。Ｑ12の
ベース電圧がＶ2 以上になるとＱ12が飽和して切換がお
そくなる等の弊害が出る。また、Ｑ11のエミッタ・ベー
ス間に逆バイアスとしてＶS1−ＶBE−Ｖ3 が印加される
が、ＶS1＝５Ｖ，ＶBE＝０．７Ｖ，Ｖ3 ＝１．４Ｖとす
れば、２．９Ｖとなってしまい最新の微細プロセスでは
耐圧不足となってしまう。このため信号Ｓ１のレベルの
上限は制限される必要がある。ところが、このような電
流切換回路を複数個用いて、指定される動作モードに応
じて所定の多種類の電流を流す回路が必要とされること
がある。このような要求は発振器やフィルタの中心周波
数を切りかえたり、モータやコイル等の各種デバイスに
流す電流をモード毎に切換えたりと用途は多い。
【０００３】このような場合、この動作モードを指示す
るための制御信号は、電流切換回路及びその被供給回路
を有する装置全体の動作状態との関係において生成され
るものであるため、装置の動作モードを指示する制御用
の論理回路部で発生され出力される。従って、この論理
回路からのモード指示信号は論理回路部で用いられる論
理レベルを有する信号であり、これを上に説明した電流
切換回路に供給するためには、これら信号のレベルを調
整する手段が必要となる。即ち、例えば図８にブロック
図を示す回路が用いられることが多い。入力信号Ｓ１〜
Ｓ４に応じて出力されるＰＬＡ（プログラマブル・ロジ
ック・アレー）の出力信号をレベルシフタを介して、図
７の回路を複数個用いて構成されるＤＡ変換器に供給
し、これを制御して所望の電流を得る。図９は図８の回
路の詳細な回路の一例である。図示しない他の論理回路
ブロックからの論理レベルの選択信号Ｓ1 〜Ｓ4 が入力
され、これら信号に応じて、論理回路Ｇ１〜Ｇ３にて、
ＤＡＣに与えるべき信号を作り、Ｑ13，Ｑ23，Ｑ33等か
らなるレベルシフタを介して、ＤＡ変換器へ与える。図
９に示すように、レベルシフタの出力は、０とＶ4 の値
を選択的に取るので、ＤＡ変換器の要請に合わせてこの
電圧Ｖ4 を設定することにより、所望の電流切換動作を
実現することができる。ＤＡＣは図７の電流切換回路を
３ケ用いている。ここで各定電流源の電流の大きさは、
Ｉ1 ＝４Ｉ，Ｉ2 ＝２Ｉ，Ｉ3 ＝Ｉとなるように設定し
ている。これによりＳ1 〜Ｓ4 のいずれかがハイレベル
になるとき、以下に示す表１の値を有する出力電流が端
子ＯＵＴに得られる。
るための制御信号は、電流切換回路及びその被供給回路
を有する装置全体の動作状態との関係において生成され
るものであるため、装置の動作モードを指示する制御用
の論理回路部で発生され出力される。従って、この論理
回路からのモード指示信号は論理回路部で用いられる論
理レベルを有する信号であり、これを上に説明した電流
切換回路に供給するためには、これら信号のレベルを調
整する手段が必要となる。即ち、例えば図８にブロック
図を示す回路が用いられることが多い。入力信号Ｓ１〜
Ｓ４に応じて出力されるＰＬＡ（プログラマブル・ロジ
ック・アレー）の出力信号をレベルシフタを介して、図
７の回路を複数個用いて構成されるＤＡ変換器に供給
し、これを制御して所望の電流を得る。図９は図８の回
路の詳細な回路の一例である。図示しない他の論理回路
ブロックからの論理レベルの選択信号Ｓ1 〜Ｓ4 が入力
され、これら信号に応じて、論理回路Ｇ１〜Ｇ３にて、
ＤＡＣに与えるべき信号を作り、Ｑ13，Ｑ23，Ｑ33等か
らなるレベルシフタを介して、ＤＡ変換器へ与える。図
９に示すように、レベルシフタの出力は、０とＶ4 の値
を選択的に取るので、ＤＡ変換器の要請に合わせてこの
電圧Ｖ4 を設定することにより、所望の電流切換動作を
実現することができる。ＤＡＣは図７の電流切換回路を
３ケ用いている。ここで各定電流源の電流の大きさは、
Ｉ1 ＝４Ｉ，Ｉ2 ＝２Ｉ，Ｉ3 ＝Ｉとなるように設定し
ている。これによりＳ1 〜Ｓ4 のいずれかがハイレベル
になるとき、以下に示す表１の値を有する出力電流が端
子ＯＵＴに得られる。
【０００４】
【０００５】
【発明が解決しようとする課題】以上説明したように、
図７に示すような電流切換回路は論理レベルに直接接続
できないので、レベルシフタが必須となる。また図７の
電流切換回路を複数個用いる応用（例えば図９の）回路
においては、その個数に応じて、相互に独立して動作す
る複数のレベルシフタが必要となるためＬＳＩ上の回路
素子数が増大し、集積度を低減させ、またコストアップ
となるという欠点がある。さらに、このレベルシフタ部
のために消費電流が増大する。
図７に示すような電流切換回路は論理レベルに直接接続
できないので、レベルシフタが必須となる。また図７の
電流切換回路を複数個用いる応用（例えば図９の）回路
においては、その個数に応じて、相互に独立して動作す
る複数のレベルシフタが必要となるためＬＳＩ上の回路
素子数が増大し、集積度を低減させ、またコストアップ
となるという欠点がある。さらに、このレベルシフタ部
のために消費電流が増大する。
【０００６】
【課題を解決するための手段】本願ではＢｉ−ＣＭＯＳ
技術を用いることにより、論理レベルに直接接続できる
電流切換回路を構成するとともにこれを用いたＤＡ変換
器を構成し、さらに、電流切換回路内のＭＯＳトランジ
スタを活用することにより従来のＰＬＡ＋レベルシフタ
＋ＤＡ変換器を容易に構成する。すなわち、本発明の電
流切換回路は、電流源と、かかる電流源にエミッタが接
続されたベース接地型増幅器として動作するバイポーラ
トランジスタと、ゲートに論理信号を論理レベルのまま
受ける１ケもしくは複数個のＭＯＳトランジスタを有
し、かかるＭＯＳトランジスタの第１の電極（たとえば
ソース）を共通に前記バイポーラトランジスタのエミッ
タに接続し、前記バイポーラトランジスタのコレクタま
たは（複数の場合は共通に接続された）ＭＯＳトランジ
スタの第２の電極（たとえばドレイン）の少くとも一方
から出力をとりだし、他方を電源に接続している。さら
に本発明では上記電流切換回路を複数個用いてＤＡ変換
器を構成し、かつ前記ＭＯＳトランジスタを論理和素子
として用いることにより、従来外付していたＰＬＡ部ま
でもを内蔵してしまうものである。
技術を用いることにより、論理レベルに直接接続できる
電流切換回路を構成するとともにこれを用いたＤＡ変換
器を構成し、さらに、電流切換回路内のＭＯＳトランジ
スタを活用することにより従来のＰＬＡ＋レベルシフタ
＋ＤＡ変換器を容易に構成する。すなわち、本発明の電
流切換回路は、電流源と、かかる電流源にエミッタが接
続されたベース接地型増幅器として動作するバイポーラ
トランジスタと、ゲートに論理信号を論理レベルのまま
受ける１ケもしくは複数個のＭＯＳトランジスタを有
し、かかるＭＯＳトランジスタの第１の電極（たとえば
ソース）を共通に前記バイポーラトランジスタのエミッ
タに接続し、前記バイポーラトランジスタのコレクタま
たは（複数の場合は共通に接続された）ＭＯＳトランジ
スタの第２の電極（たとえばドレイン）の少くとも一方
から出力をとりだし、他方を電源に接続している。さら
に本発明では上記電流切換回路を複数個用いてＤＡ変換
器を構成し、かつ前記ＭＯＳトランジスタを論理和素子
として用いることにより、従来外付していたＰＬＡ部ま
でもを内蔵してしまうものである。
【０００７】
【実施例】次に本発明を図面を用いて説明する。
【０００８】図１は本発明の第一の実施例であり、単位
電流切換回路というべきものである。図７と同一のもの
には同一の符号を付して説明を省略する。
電流切換回路というべきものである。図７と同一のもの
には同一の符号を付して説明を省略する。
【０００９】図７と異なるのはＱ12がＭ11に変わったこ
とである。即ち、ＭＯＳトランジスタＭ１１を用いるこ
とにより、ゲートに直接論理レベルの信号が印加されて
も問題ないようにしたものである。
とである。即ち、ＭＯＳトランジスタＭ１１を用いるこ
とにより、ゲートに直接論理レベルの信号が印加されて
も問題ないようにしたものである。
【００１０】以下に詳細を説明する。
【００１１】まず第１の例としてＭ11をＮチャネルＭＯ
Ｓトランジスタとする。入力Ｓ1 がＱ11のエミッタ電圧
すなわちＶ3 −ＶBE以下ならばＭ11のゲートソース間は
負の電圧となり確実にオフする。この状態のときＩ1 は
従来どおり、利用回路からＱ11を介して流れることにな
る。
Ｓトランジスタとする。入力Ｓ1 がＱ11のエミッタ電圧
すなわちＶ3 −ＶBE以下ならばＭ11のゲートソース間は
負の電圧となり確実にオフする。この状態のときＩ1 は
従来どおり、利用回路からＱ11を介して流れることにな
る。
【００１２】次に入力Ｓ１がハイのときであるが、Ｓ１
＜Ｖ2 のときはＭ11は飽和領域で動作し、そのゲート・
ソース間電圧ＶGSと電流Ｉ1 との関係が、
＜Ｖ2 のときはＭ11は飽和領域で動作し、そのゲート・
ソース間電圧ＶGSと電流Ｉ1 との関係が、
【００１３】
【００１４】で与えられることが広く知られている。そ
こでＳ１からＶGSを引いた値が、Ｑ11をオフするに十分
な電圧すなわちＶ3 −ＶBE＋０．１Ｖ以上ならばＱ11が
オフする。たとえば、具体的にはＶ3 ＝１．４Ｖとする
とＳ１が２Ｖ程度以上ならＱ11がオフする。このときＩ
1 はＶ2 からＭ11を介して供給される。Ｓ１がＶ2 ＋Ｖ
GSをこえて高くなった場合はＭ11は３極管領域となり、
こでＳ１からＶGSを引いた値が、Ｑ11をオフするに十分
な電圧すなわちＶ3 −ＶBE＋０．１Ｖ以上ならばＱ11が
オフする。たとえば、具体的にはＶ3 ＝１．４Ｖとする
とＳ１が２Ｖ程度以上ならＱ11がオフする。このときＩ
1 はＶ2 からＭ11を介して供給される。Ｓ１がＶ2 ＋Ｖ
GSをこえて高くなった場合はＭ11は３極管領域となり、
【００１５】
【００１６】をみたすＶDS分だけＶ2 より低い電圧がＭ
11のソースに生ずることになる。従ってＶDSを０〜１Ｖ
程度になるようにベータの値（すなわちトランジスタサ
イズ）を決め、Ｑ11がカットオフし、かつＶEBの耐圧が
もつようにＶ2 −ＶDSを定める。このように構成するこ
とにより入力Ｓ1 が論理レベルのまま（例えば０〜５
Ｖ）で入って来ても全く問題なく動作する。なおＩ1 は
Ｓ1 に応じてＶ1 もしくはＶ2 から選択的に供給される
ことになるので、Ｍ11のドレインに利用回路を接続して
もよい。
11のソースに生ずることになる。従ってＶDSを０〜１Ｖ
程度になるようにベータの値（すなわちトランジスタサ
イズ）を決め、Ｑ11がカットオフし、かつＶEBの耐圧が
もつようにＶ2 −ＶDSを定める。このように構成するこ
とにより入力Ｓ1 が論理レベルのまま（例えば０〜５
Ｖ）で入って来ても全く問題なく動作する。なおＩ1 は
Ｓ1 に応じてＶ1 もしくはＶ2 から選択的に供給される
ことになるので、Ｍ11のドレインに利用回路を接続して
もよい。
【００１７】次にＭ11がＰチャネルＭＯＳトランジスタ
の場合を考える。この場合Ｖ2 につながる電極がソース
となり、Ｉ1 につながる電極がドレインとなる。
の場合を考える。この場合Ｖ2 につながる電極がソース
となり、Ｉ1 につながる電極がドレインとなる。
【００１８】Ｓ１がＶ2 より高ければＭ11は確実にカッ
トオフし、Ｑ11を介してＩ1 が流れる。
トオフし、Ｑ11を介してＩ1 が流れる。
【００１９】Ｓ１がローになればＭ11は３極管領域で動
作し、前述のＮチャネルＭＯＳトランジスタと同様の動
作となる。すなわちＰチャネルＭＯＳトランジスタを用
いたときはＳ1 の論理を負論理（ローアクティブ）と考
えるのみの変更でＮチャネルＭＯＳトランジスタの場合
と同一に扱える。
作し、前述のＮチャネルＭＯＳトランジスタと同様の動
作となる。すなわちＰチャネルＭＯＳトランジスタを用
いたときはＳ1 の論理を負論理（ローアクティブ）と考
えるのみの変更でＮチャネルＭＯＳトランジスタの場合
と同一に扱える。
【００２０】したがって、本実施例においては、直接論
理レベル信号で駆動できる電流切換回路を構成できる。
このためＳ１にレベルシフタを前置する必要がなく、論
理ブロックと直接接続でき、集積度の向上が果たせ、か
つその分安価になる。またレベルシフタを前置する場合
にくらべて、その分の電力を低減できる。
理レベル信号で駆動できる電流切換回路を構成できる。
このためＳ１にレベルシフタを前置する必要がなく、論
理ブロックと直接接続でき、集積度の向上が果たせ、か
つその分安価になる。またレベルシフタを前置する場合
にくらべて、その分の電力を低減できる。
【００２１】図２は本発明の第２の実施例であり、図１
の電流切換回路を３ケ用いて、その出力を共通接続した
ものである。利用回路は図示しないが、出力端子ＯＵＴ
に接続されている。入力信号Ｓ１，Ｓ２，Ｓ３をすべて
アクティブ（つまりＮチャネルＭＯＳトランジスタの場
合はハイ，ＰチャネルＭＯＳトランジスタの場合にはロ
ー）にすると、出力端子ＯＵＴには電流が流れない。
の電流切換回路を３ケ用いて、その出力を共通接続した
ものである。利用回路は図示しないが、出力端子ＯＵＴ
に接続されている。入力信号Ｓ１，Ｓ２，Ｓ３をすべて
アクティブ（つまりＮチャネルＭＯＳトランジスタの場
合はハイ，ＰチャネルＭＯＳトランジスタの場合にはロ
ー）にすると、出力端子ＯＵＴには電流が流れない。
【００２２】Ｓ１のみ非アクティブにすると出力端子Ｏ
ＵＴにはＩ1 が流れ、Ｓ２のみ非アクティブにすると出
力端子ＯＵＴにはＩ2 が流れ、Ｓ３のみ非アクティブに
すると出力端子ＯＵＴにはＩ3 が流れるので３入力の電
流切換回路が構成できる。
ＵＴにはＩ1 が流れ、Ｓ２のみ非アクティブにすると出
力端子ＯＵＴにはＩ2 が流れ、Ｓ３のみ非アクティブに
すると出力端子ＯＵＴにはＩ3 が流れるので３入力の電
流切換回路が構成できる。
【００２３】Ｓ１とＳ２のみ非アクティブにすることに
より出力端子ＯＵＴに合成電流Ｉ1＋Ｉ2 を流すことが
できる。
より出力端子ＯＵＴに合成電流Ｉ1＋Ｉ2 を流すことが
できる。
【００２４】本実施例によれば、論理信号Ｓ1 ，Ｓ2 ，
Ｓ3 を直接入力できるので、レベルシフタが不要とな
り、その分安く、かつ低電力化できるとともに、これら
論理信号Ｓ1 ，Ｓ2 ，Ｓ3 によって、出力電流の大きさ
を制御することができる。また、図示しないが、出力電
流を、出力端子ＯＵＴのかわりに、図２における電源Ｖ
2 との節点から得ることもできる。この場合は信号
Ｓ1 ，Ｓ2 ，Ｓ3 のうちアクティブにした入力に対応し
た電流Ｉ1 ，Ｉ2 ，Ｉ3 またはこれらの任意の組合せの
和がこの新たな出力端に供給される。
Ｓ3 を直接入力できるので、レベルシフタが不要とな
り、その分安く、かつ低電力化できるとともに、これら
論理信号Ｓ1 ，Ｓ2 ，Ｓ3 によって、出力電流の大きさ
を制御することができる。また、図示しないが、出力電
流を、出力端子ＯＵＴのかわりに、図２における電源Ｖ
2 との節点から得ることもできる。この場合は信号
Ｓ1 ，Ｓ2 ，Ｓ3 のうちアクティブにした入力に対応し
た電流Ｉ1 ，Ｉ2 ，Ｉ3 またはこれらの任意の組合せの
和がこの新たな出力端に供給される。
【００２５】次に第３の実施例について説明する。
【００２６】今図２において、Ｉ3 ＝Ｉ2 ＝Ｉ1 ＝Ｉ
（Ｉは単位となる電流値でありたとえば１００μＡ）と
すると入力信号Ｓ1 ，Ｓ2 ，Ｓ3 としアクティブ（Ｎチ
ャネルトランジスタのときはハイ，Ｐチャネルトランジ
スタのときはローを意味する）のとき出力ＯＵＴは０と
なる。同様にＳ1 ，Ｓ2 ，Ｓ3 のうち１ケのみ非アクテ
ィブになると出力ＯＵＴはＩとなり、Ｓ1 ，Ｓ2 ，Ｓ3
のうち２ケが非アクティブになると出力ＯＵＴは２Ｉと
なり、Ｓ1 ，Ｓ2 ，Ｓ3 と非アクティブになると出力Ｏ
ＵＴは３Ｉとなる。すなわちこのように設定された図２
回路は、０〜３Ｉの４段階の電流を出力する２ｂｉｔの
単位電流源型ＤＡ変換器として動作させることができ
る。
（Ｉは単位となる電流値でありたとえば１００μＡ）と
すると入力信号Ｓ1 ，Ｓ2 ，Ｓ3 としアクティブ（Ｎチ
ャネルトランジスタのときはハイ，Ｐチャネルトランジ
スタのときはローを意味する）のとき出力ＯＵＴは０と
なる。同様にＳ1 ，Ｓ2 ，Ｓ3 のうち１ケのみ非アクテ
ィブになると出力ＯＵＴはＩとなり、Ｓ1 ，Ｓ2 ，Ｓ3
のうち２ケが非アクティブになると出力ＯＵＴは２Ｉと
なり、Ｓ1 ，Ｓ2 ，Ｓ3 と非アクティブになると出力Ｏ
ＵＴは３Ｉとなる。すなわちこのように設定された図２
回路は、０〜３Ｉの４段階の電流を出力する２ｂｉｔの
単位電流源型ＤＡ変換器として動作させることができ
る。
【００２７】次にＩ3 ＝Ｉ，Ｉ2 ＝２Ｉ，Ｉ1 ＝４Ｉと
設定すると、入力信号Ｓ1 ，Ｓ2 ，Ｓ3 ともアクティブ
なら出力ＯＵＴは０であり、Ｓ3 のみ非アクティブなら
出力ＯＵＴはＩ，Ｓ2 のみ非アクティブなら出力ＯＵＴ
は２Ｉ，Ｓ2 ，Ｓ3 のみ非アクティブなら出力ＯＵＴは
４Ｉ，Ｓ1 ，Ｓ2 ，Ｓ3 とも非アクティブなら出力ＯＵ
Ｔは７Ｉとなる。すなわちこの場合は、図２の回路は３
ｂｉｔの重み付け定電流源型のＤＡ変換器として用いる
ことができる。
設定すると、入力信号Ｓ1 ，Ｓ2 ，Ｓ3 ともアクティブ
なら出力ＯＵＴは０であり、Ｓ3 のみ非アクティブなら
出力ＯＵＴはＩ，Ｓ2 のみ非アクティブなら出力ＯＵＴ
は２Ｉ，Ｓ2 ，Ｓ3 のみ非アクティブなら出力ＯＵＴは
４Ｉ，Ｓ1 ，Ｓ2 ，Ｓ3 とも非アクティブなら出力ＯＵ
Ｔは７Ｉとなる。すなわちこの場合は、図２の回路は３
ｂｉｔの重み付け定電流源型のＤＡ変換器として用いる
ことができる。
【００２８】即ち、本実施例によれば、簡単な構成で所
望の変換特性を持つＤＡ変換器が得られる。また図１の
回路と同様に直接論理レベル信号で駆動できるため、レ
ベルシフタが不要となり、その分安価で、低電力化でき
る。
望の変換特性を持つＤＡ変換器が得られる。また図１の
回路と同様に直接論理レベル信号で駆動できるため、レ
ベルシフタが不要となり、その分安価で、低電力化でき
る。
【００２９】また、図示はしないが、図１の電流切換回
路を所定の個数用いることにより、所望のビットの分解
能のＤＡ変換器が構成できる。この場合に重み付け電流
源型と単位定電流源型を適宜組合せてもよい。例えば１
１ケの電流切換回路を用いてその電流源をＩ，２Ｉ，４
Ｉ，８Ｉ，１６Ｉ，１６Ｉ，１６Ｉ，１６Ｉ，１６Ｉ，
１６Ｉ，１６ＩとすることでＩ1 〜１２７Ｉの１１ｂｉ
ｔのＤＡ変換器を構成でき、かつこの場合、デジタル入
力コードのＭＳＢ側を単位電流源型とすることにより高
精度の変換特性を実現できる。
路を所定の個数用いることにより、所望のビットの分解
能のＤＡ変換器が構成できる。この場合に重み付け電流
源型と単位定電流源型を適宜組合せてもよい。例えば１
１ケの電流切換回路を用いてその電流源をＩ，２Ｉ，４
Ｉ，８Ｉ，１６Ｉ，１６Ｉ，１６Ｉ，１６Ｉ，１６Ｉ，
１６Ｉ，１６ＩとすることでＩ1 〜１２７Ｉの１１ｂｉ
ｔのＤＡ変換器を構成でき、かつこの場合、デジタル入
力コードのＭＳＢ側を単位電流源型とすることにより高
精度の変換特性を実現できる。
【００３０】また、図示していないが、第一の実施例と
同様に電源Ｖ2 側を出力としてもよい。この場合出力電
流は上記の補数となり、入力Ｓ1 〜Ｓn に対し正論理と
することができる。
同様に電源Ｖ2 側を出力としてもよい。この場合出力電
流は上記の補数となり、入力Ｓ1 〜Ｓn に対し正論理と
することができる。
【００３１】次に第４の実施例について説明する。
【００３２】図３は本発明の第４の実施例である電流変
換回路の回路図であり、図１と同じものには同一の番号
を付し説明を省略する。ＭＯＳトランジスタＭ11に並列
にＭ12，Ｍ13を設けたことが特徴である。入力信号
Ｓ1 ，Ｓ2 ，Ｓ3 とも非アクティブ（ＭＯＳトランジス
タがＮチャネルのときはロー，Ｐチャネルのときはハ
イ）なら、これらトランジスタＭ11，Ｍ12，Ｍ13ともオ
フとなり、出力ＯＵＴには電流Ｉ1 が流れる。Ｓ1 ，Ｓ
2 ，Ｓ3 のうち少くとも１つがアクティブになると、Ｍ
11，Ｍ12，Ｍ13のうち対応するＭＯＳトランジスタがオ
ンし、Ｖ2 からこれらのＭＯＳトランジスタを介して電
流Ｉ1 が流れるため、出力トランジスタＱ11はオフにな
り、出力ＯＵＴには電流が流れない。
換回路の回路図であり、図１と同じものには同一の番号
を付し説明を省略する。ＭＯＳトランジスタＭ11に並列
にＭ12，Ｍ13を設けたことが特徴である。入力信号
Ｓ1 ，Ｓ2 ，Ｓ3 とも非アクティブ（ＭＯＳトランジス
タがＮチャネルのときはロー，Ｐチャネルのときはハ
イ）なら、これらトランジスタＭ11，Ｍ12，Ｍ13ともオ
フとなり、出力ＯＵＴには電流Ｉ1 が流れる。Ｓ1 ，Ｓ
2 ，Ｓ3 のうち少くとも１つがアクティブになると、Ｍ
11，Ｍ12，Ｍ13のうち対応するＭＯＳトランジスタがオ
ンし、Ｖ2 からこれらのＭＯＳトランジスタを介して電
流Ｉ1 が流れるため、出力トランジスタＱ11はオフにな
り、出力ＯＵＴには電流が流れない。
【００３３】すなわち本回路は、論理動作に関しては、
図１の電流切換回路に対して３入力の論理和ゲートを前
置したものと等価であり、かつ回路構成は大幅に簡素化
されている。いいかえるとわずか２ケのＭＯＳトランジ
スタの追加で３入力論理和ゲートを付加でき、かつ直接
論理信号で駆動できるため、レベルシフタが不要とな
り、大幅な素子数の低減と、それにともなう電力の低減
を計ることができる。
図１の電流切換回路に対して３入力の論理和ゲートを前
置したものと等価であり、かつ回路構成は大幅に簡素化
されている。いいかえるとわずか２ケのＭＯＳトランジ
スタの追加で３入力論理和ゲートを付加でき、かつ直接
論理信号で駆動できるため、レベルシフタが不要とな
り、大幅な素子数の低減と、それにともなう電力の低減
を計ることができる。
【００３４】また図示していないが、並列に付加するＭ
ＯＳトランジスタの個数は３ケに限定するものではな
い。また付加するＭＯＳトランジスタはＮチャネルタイ
プでも、Ｐチャネルタイプでも、その混合でもよく、Ｎ
チャネルタイプのときは入力をアクティブハイとし、Ｐ
チャネルタイプのときは入力をアクティブローと考えれ
ばよい。
ＯＳトランジスタの個数は３ケに限定するものではな
い。また付加するＭＯＳトランジスタはＮチャネルタイ
プでも、Ｐチャネルタイプでも、その混合でもよく、Ｎ
チャネルタイプのときは入力をアクティブハイとし、Ｐ
チャネルタイプのときは入力をアクティブローと考えれ
ばよい。
【００３５】次に第５の実施例について説明する。
【００３６】図４は本発明の第５の実施例であり、前述
の第４の実施例による電流切換回路を２ケ用いて入出力
を共通接続したものである。ただし図４に破線の円で示
すように、Ｍ13と、Ｍ22と呼ぶべき位置のＭＯＳトラン
ジスタは削除され、その部分は電気的に切断されてい
る。図４の回路においては、入力信号Ｓ１のみがアクテ
ィブならばＭ11，Ｍ21がオンするので出力ＯＵＴに電流
が流れず、Ｓ２のみアクティブならＭ12のみオンとなる
のでＩ1 は出力ＯＵＴに流れず、Ｉ2 のみ出力ＯＵＴに
流れる。そしてＳ３のみアクティブなら、Ｉ1 のみ出力
ＯＵＴに流れる。
の第４の実施例による電流切換回路を２ケ用いて入出力
を共通接続したものである。ただし図４に破線の円で示
すように、Ｍ13と、Ｍ22と呼ぶべき位置のＭＯＳトラン
ジスタは削除され、その部分は電気的に切断されてい
る。図４の回路においては、入力信号Ｓ１のみがアクテ
ィブならばＭ11，Ｍ21がオンするので出力ＯＵＴに電流
が流れず、Ｓ２のみアクティブならＭ12のみオンとなる
のでＩ1 は出力ＯＵＴに流れず、Ｉ2 のみ出力ＯＵＴに
流れる。そしてＳ３のみアクティブなら、Ｉ1 のみ出力
ＯＵＴに流れる。
【００３７】つまり、入力Ｓ１〜Ｓ３のいずれか１ケを
アクティブにすることにより、その入力に対応すべきＭ
ＯＳトランジスタのうち、前述の削除がなされているも
のに対応する側の電流源からの電流（の和）が出力ＯＵ
Ｔに流れる。即ち、本実施例の回路においては、図９に
示す従来例のＰＬＡ部に相当するゲートと同様の論理機
能をはたす回路部を、トランジスタの削除や、トランジ
スタと入力信号との接続パタンの調整によって、容易に
構成することができ、また、レベルシフトも不要のた
め、その分安くかつ低電力化できる。
アクティブにすることにより、その入力に対応すべきＭ
ＯＳトランジスタのうち、前述の削除がなされているも
のに対応する側の電流源からの電流（の和）が出力ＯＵ
Ｔに流れる。即ち、本実施例の回路においては、図９に
示す従来例のＰＬＡ部に相当するゲートと同様の論理機
能をはたす回路部を、トランジスタの削除や、トランジ
スタと入力信号との接続パタンの調整によって、容易に
構成することができ、また、レベルシフトも不要のた
め、その分安くかつ低電力化できる。
【００３８】もちろん、入力端子数及び単位となる第３
の実施例の電流切換回路の個数は、図４に限定されるわ
けでなく、任意に作ることができる。
の実施例の電流切換回路の個数は、図４に限定されるわ
けでなく、任意に作ることができる。
【００３９】またＶ2 につながる方から出力電流を得る
こともできるのはいうまでもない。この場合、ＭＯＳト
ランジスタのある所の電流が出力される。
こともできるのはいうまでもない。この場合、ＭＯＳト
ランジスタのある所の電流が出力される。
【００４０】さらにＭＯＳトランジスタの削除は、トラ
ンジスタを形成せずに絶縁体で置き換えることによって
もよいし、またトランジスタの閾値を調整して、入力信
号Ｓ1 ，Ｓ2 ，Ｓ3 にかかわらず非導通となるようにし
てもよい。
ンジスタを形成せずに絶縁体で置き換えることによって
もよいし、またトランジスタの閾値を調整して、入力信
号Ｓ1 ，Ｓ2 ，Ｓ3 にかかわらず非導通となるようにし
てもよい。
【００４１】次に第６の実施例について説明する。
【００４２】図５は本発明の第６の実施例であり、（そ
の回路構成は、）第４の実施例の電流切換回路を４入力
とし、これを３ケ組合せに拡張したものである。ここ
で、第５の実施例と異なるのは、不要となるトランジス
タ（例えばＭ13等）も物理的には削除せずに残してお
き、その配線の切断等により動作しないようにしたもの
である。図５ではこの切断箇所をＸのマークで示してい
る。
の回路構成は、）第４の実施例の電流切換回路を４入力
とし、これを３ケ組合せに拡張したものである。ここ
で、第５の実施例と異なるのは、不要となるトランジス
タ（例えばＭ13等）も物理的には削除せずに残してお
き、その配線の切断等により動作しないようにしたもの
である。図５ではこの切断箇所をＸのマークで示してい
る。
【００４３】詳細を説明するにあたり、Ｉ1 ＝４Ｉ，Ｉ
2 ＝２Ｉ，Ｉ3 ＝Ｉ（Ｉは単位となる電流値）として、
あらかじめ第３の実施例のように重み付け定電流型ＡＤ
変換器の構成としておく。入力信号Ｓ４のみアクティブ
にすると、Ｍ24，Ｍ34のみオンし、Ｉ2 ，Ｉ3 をＶ2 か
ら流すので、出力ＯＵＴには配線を切られたＭ14に対応
する電流源Ｉ1 の電流すなわち４Ｉが流れる。同様にＳ
３のみアクティブにすることにより、配線を切られたＭ
13，Ｍ23に対応するＩ1 ＋Ｉ2 すなわち６Ｉが出力ＯＵ
Ｔに流れる。同様にして各入力信号に対応して、以下の
表２に示す値の電流が得られる。
2 ＝２Ｉ，Ｉ3 ＝Ｉ（Ｉは単位となる電流値）として、
あらかじめ第３の実施例のように重み付け定電流型ＡＤ
変換器の構成としておく。入力信号Ｓ４のみアクティブ
にすると、Ｍ24，Ｍ34のみオンし、Ｉ2 ，Ｉ3 をＶ2 か
ら流すので、出力ＯＵＴには配線を切られたＭ14に対応
する電流源Ｉ1 の電流すなわち４Ｉが流れる。同様にＳ
３のみアクティブにすることにより、配線を切られたＭ
13，Ｍ23に対応するＩ1 ＋Ｉ2 すなわち６Ｉが出力ＯＵ
Ｔに流れる。同様にして各入力信号に対応して、以下の
表２に示す値の電流が得られる。
【００４４】
【００４５】すなわち図５の回路では従来例の図９と等
価な出力を得ることが出来る。そこで両者を比べてみる
と、図５の回路ではレベルシフタとＱ12，Ｑ22，Ｑ32が
不要となっている。また図９の論理ゲートＧ1 ，Ｇ2 ，
Ｇ3 が通常、それに対する１本の入力あたりＮチャネル
トランジスタ１ケとＰチャネルトランジスタ１ケの合計
２ケのトランジスタで構成されていることを考えると、
合計で１４ケのＭＯＳトランジスタがあることになり、
図５は１２ケであるので２ケ少い。つまりその差の分安
く作ることができる。また、レベルシフタの電力分を削
減できる。さらに、動作させないトランジスタＭ14等を
はじめから構成しないことにより、一層の小型化を図る
ことができる。
価な出力を得ることが出来る。そこで両者を比べてみる
と、図５の回路ではレベルシフタとＱ12，Ｑ22，Ｑ32が
不要となっている。また図９の論理ゲートＧ1 ，Ｇ2 ，
Ｇ3 が通常、それに対する１本の入力あたりＮチャネル
トランジスタ１ケとＰチャネルトランジスタ１ケの合計
２ケのトランジスタで構成されていることを考えると、
合計で１４ケのＭＯＳトランジスタがあることになり、
図５は１２ケであるので２ケ少い。つまりその差の分安
く作ることができる。また、レベルシフタの電力分を削
減できる。さらに、動作させないトランジスタＭ14等を
はじめから構成しないことにより、一層の小型化を図る
ことができる。
【００４６】また、これらトランジスタＭ14等を一応形
成してから選択的に動作させることにより、表２の値を
変更する必要が生じたときは、その値に応じて図５のＸ
印を位置を指定することですぐに対応できる。つまり、
表の各値で流す電流に対応したＭＯＳトランジスタの配
線を切ればよい。この作業は例えばトリミングにより、
この電流切換回路を有する装置の製造後であっても行う
ことができ、従って応用性を高めることができる。
成してから選択的に動作させることにより、表２の値を
変更する必要が生じたときは、その値に応じて図５のＸ
印を位置を指定することですぐに対応できる。つまり、
表の各値で流す電流に対応したＭＯＳトランジスタの配
線を切ればよい。この作業は例えばトリミングにより、
この電流切換回路を有する装置の製造後であっても行う
ことができ、従って応用性を高めることができる。
【００４７】尚、この切断を行う部分は、図５では共通
エミッタ側としてあるが、電源Ｖ2につながる側でもよ
い。ゲート配線を切ってもよいが、ゲートがフローティ
ングにならぬように切ったあと非アクティブとなる電位
に接続する必要がある。尚「切断」と表現している部分
を「配線を作らない」と読みかえることができるのはい
うまでもない。
エミッタ側としてあるが、電源Ｖ2につながる側でもよ
い。ゲート配線を切ってもよいが、ゲートがフローティ
ングにならぬように切ったあと非アクティブとなる電位
に接続する必要がある。尚「切断」と表現している部分
を「配線を作らない」と読みかえることができるのはい
うまでもない。
【００４８】従来例の図９においても、ＰＬＡの部分を
あらかじめすべて４入力の否定論理和（ＮＯＲ）で構成
し、必要な所を切る等で、表の値の変更にすぐに対応す
ることは可能である（図示せず）。しかしこの場合、あ
らかじめ準備しておく必要のあるＭＯＳトランジスタの
数は、４入力×３段×２ケ＝２４ケとなり、図５の２倍
（ＮチャネルとＰチャネル各々必要なため）となる。逆
にいうと図５の回路は、回路の応用性を高めつつ同時に
回路の大幅な縮小を可能としているのである。
あらかじめすべて４入力の否定論理和（ＮＯＲ）で構成
し、必要な所を切る等で、表の値の変更にすぐに対応す
ることは可能である（図示せず）。しかしこの場合、あ
らかじめ準備しておく必要のあるＭＯＳトランジスタの
数は、４入力×３段×２ケ＝２４ケとなり、図５の２倍
（ＮチャネルとＰチャネル各々必要なため）となる。逆
にいうと図５の回路は、回路の応用性を高めつつ同時に
回路の大幅な縮小を可能としているのである。
【００４９】本実施例は図５に限定するものでなく、Ｄ
Ａ変換器の電流の設定パタンや段数、入力本数、等適宜
選択できるものである。また出力をＶ2 側から取り出し
てもよい。
Ａ変換器の電流の設定パタンや段数、入力本数、等適宜
選択できるものである。また出力をＶ2 側から取り出し
てもよい。
【００５０】次に第７の実施例について説明する。
【００５１】図６は本発明の第７の実施例を示すレイア
ウト図であり、図５のトランジスタ部分を集積回路上に
配置したものであり、図５と同一の番号を付してある。
電圧源、電流源、端子等は別途配置されるものとして詳
細な構成を省略し、配線による接続位置のみを示してい
る。
ウト図であり、図５のトランジスタ部分を集積回路上に
配置したものであり、図５と同一の番号を付してある。
電圧源、電流源、端子等は別途配置されるものとして詳
細な構成を省略し、配線による接続位置のみを示してい
る。
【００５２】ここで、できるだけ小さな面積とするた
め、下記４つの工夫を用いており、以下に説明する。 １．配線を「切る」もしくは「作らない」部分は、ＭＯ
Ｓトランジスタのソース（Ｐチャネルトランジスタの場
合はドレイン）のコンタクトの穴を「あけない」ことに
より実現する構成とした。これにより電極上に配線を乗
せることができ、配線のスペースが減らせる。もちろん
表２の出力値の変更に対してはコンタクトマスク１枚の
変更で対応できる。 ２．図５のゲートを共通接続しているトランジスタ（例
えばＭ11，Ｍ21，Ｍ31）をとなりあわせに作り、ゲート
電極を構成する配線素材（ポリシリコンなど）で切れ目
なくつなぎ、ゲートのための金属配線をするスペースを
不要とする。 ３．ＭＯＳトランジスタのドレイン（Ｐチャネルトラン
ジスタの場合はソース）はすべてＶ2 につながっている
ので、これらの領域をその拡散層でつないでいる。具体
的にはＭ11，Ｍ12，Ｍ21，Ｍ22，Ｍ31，Ｍ32のすべての
ドレイン（もしくはソース）をひとつの拡散層としてい
る。この層自身を配線領域とすることによりそれぞれの
ドレイン（もしくはソース）に対しての金属配線スペー
ス及びそのためのコンタクトのためのスペースを不要と
し、まとめて１つとした。 ４．Ｑ11，Ｑ12，Ｑ13はコレクタが共通接続されている
ので、同一コレクタ領域とした。これによりコレクタを
相互に仕切るための絶縁領域を不要とした。さらに
Ｑ11，Ｑ12，Ｑ13はベースも共通接続されているのでこ
れらのベース領域を結合させて、共通ベース領域として
いる。これによりマルチエミッタトランジスタとなり、
面積を大幅に縮小している。
め、下記４つの工夫を用いており、以下に説明する。 １．配線を「切る」もしくは「作らない」部分は、ＭＯ
Ｓトランジスタのソース（Ｐチャネルトランジスタの場
合はドレイン）のコンタクトの穴を「あけない」ことに
より実現する構成とした。これにより電極上に配線を乗
せることができ、配線のスペースが減らせる。もちろん
表２の出力値の変更に対してはコンタクトマスク１枚の
変更で対応できる。 ２．図５のゲートを共通接続しているトランジスタ（例
えばＭ11，Ｍ21，Ｍ31）をとなりあわせに作り、ゲート
電極を構成する配線素材（ポリシリコンなど）で切れ目
なくつなぎ、ゲートのための金属配線をするスペースを
不要とする。 ３．ＭＯＳトランジスタのドレイン（Ｐチャネルトラン
ジスタの場合はソース）はすべてＶ2 につながっている
ので、これらの領域をその拡散層でつないでいる。具体
的にはＭ11，Ｍ12，Ｍ21，Ｍ22，Ｍ31，Ｍ32のすべての
ドレイン（もしくはソース）をひとつの拡散層としてい
る。この層自身を配線領域とすることによりそれぞれの
ドレイン（もしくはソース）に対しての金属配線スペー
ス及びそのためのコンタクトのためのスペースを不要と
し、まとめて１つとした。 ４．Ｑ11，Ｑ12，Ｑ13はコレクタが共通接続されている
ので、同一コレクタ領域とした。これによりコレクタを
相互に仕切るための絶縁領域を不要とした。さらに
Ｑ11，Ｑ12，Ｑ13はベースも共通接続されているのでこ
れらのベース領域を結合させて、共通ベース領域として
いる。これによりマルチエミッタトランジスタとなり、
面積を大幅に縮小している。
【００５３】以上の工夫により、図６においては、入力
Ｓ1 及至Ｓ4 の４本の配線と、電流源Ｉ1 〜Ｉ3 への３
本の配線とによるマトリクスの面積程度のきわめて小さ
な面積に集積化が可能である。逆にいえば、図５は本実
施例に示す４つの工夫を適用して面積をきわめて小さく
できる回路構成であると言うことができる。これにより
従来よりはるかに安価に構成できる。ちなみにこの図６
にレイアウトを示したトランジスタ領域は、実際にレイ
アウト設計を行うと図９の従来例に比して１／１０程度
の面積にできた。
Ｓ1 及至Ｓ4 の４本の配線と、電流源Ｉ1 〜Ｉ3 への３
本の配線とによるマトリクスの面積程度のきわめて小さ
な面積に集積化が可能である。逆にいえば、図５は本実
施例に示す４つの工夫を適用して面積をきわめて小さく
できる回路構成であると言うことができる。これにより
従来よりはるかに安価に構成できる。ちなみにこの図６
にレイアウトを示したトランジスタ領域は、実際にレイ
アウト設計を行うと図９の従来例に比して１／１０程度
の面積にできた。
【００５４】本実施例は図５に限定することなく、第６
の実施例でのべたバリエーションに対応できるのはいう
までもない。また上記１〜４の工夫の必ずしもすべてを
実施しなければならないわけではなく、要求に応じて必
要なだけ実施してもよい。さらに図示はしないが、配線
を切る以外にも、ＭＯＳトランジスタを選択的に不動と
する手段がある。それはＭＯＳのしきい値ＶT を論理レ
ベルより大きくしてしまい、いつでもオフにする方法で
ある。このためにはゲート直下の不純物濃度をキャリア
と逆極性（ＮチャネルＭＯＳトランジスタの場合はＰ
型）に選択的にイオン注入する等で高めておけばよい。
この場合図５のＸ印のような配線を切る必要はないの
で、ＭＯＳトランジスタはソース（Ｐチャネルトランジ
スタの場合はドレイン）も共通接続されることになるの
で、図６でＭ12とＭ13のソース（もしくはドレイン）の
コンタクト領域を共通とすることができ、その分さらに
小さくできる。
の実施例でのべたバリエーションに対応できるのはいう
までもない。また上記１〜４の工夫の必ずしもすべてを
実施しなければならないわけではなく、要求に応じて必
要なだけ実施してもよい。さらに図示はしないが、配線
を切る以外にも、ＭＯＳトランジスタを選択的に不動と
する手段がある。それはＭＯＳのしきい値ＶT を論理レ
ベルより大きくしてしまい、いつでもオフにする方法で
ある。このためにはゲート直下の不純物濃度をキャリア
と逆極性（ＮチャネルＭＯＳトランジスタの場合はＰ
型）に選択的にイオン注入する等で高めておけばよい。
この場合図５のＸ印のような配線を切る必要はないの
で、ＭＯＳトランジスタはソース（Ｐチャネルトランジ
スタの場合はドレイン）も共通接続されることになるの
で、図６でＭ12とＭ13のソース（もしくはドレイン）の
コンタクト領域を共通とすることができ、その分さらに
小さくできる。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
論理レベルで直接入力可能なＭＯＳトランジスタとバイ
ポーラトランジスタを組合せた電流切換回路を構成する
ことができ、またこれを複数個用いて電流切換回路やＤ
Ａ変換器を構成できる。
論理レベルで直接入力可能なＭＯＳトランジスタとバイ
ポーラトランジスタを組合せた電流切換回路を構成する
ことができ、またこれを複数個用いて電流切換回路やＤ
Ａ変換器を構成できる。
【００５６】これにより従来必要だったレベルシフタを
不要とし、その分安くかつ、低電力で構成し、動作させ
ることができる。
不要とし、その分安くかつ、低電力で構成し、動作させ
ることができる。
【００５７】さらに、電流切換回路内のＭＯＳトランジ
スタ自体で論理回路を実現しているので集積回路上での
小型化が容易になり特に、入力モードに応じて所定の電
流を流す回路を構成したときに従来に比べ、きわめて小
型の回路を実現することができ、コストや消費電力低減
の効果も大きくなる。
スタ自体で論理回路を実現しているので集積回路上での
小型化が容易になり特に、入力モードに応じて所定の電
流を流す回路を構成したときに従来に比べ、きわめて小
型の回路を実現することができ、コストや消費電力低減
の効果も大きくなる。
【図１】本発明の第１の実施例である電流切換回路の回
路図。
路図。
【図２】本発明の第２，第３の実施例である電流切換回
路及びＤＡ変換器の回路図。
路及びＤＡ変換器の回路図。
【図３】本発明の第４の実施例である電流切換回路の回
路図。
路図。
【図４】本発明の第５の実施例である電流切換回路の回
路図。
路図。
【図５】本発明の第６の実施例である電流切換回路の回
路図。
路図。
【図６】本発明の第７の実施例である電流切換回路のレ
イアウト図。
イアウト図。
【図７】従来の電流切換回路の例を示す回路図。
【図８】従来のＰＬＡ＋ＤＡ変換器の例を示すブロック
図。
図。
【図９】図８の詳細な回路図。
Ｑ11〜Ｑ33 バイポーラトランジスタ Ｍ11〜Ｍ34 ＭＯＳトランジスタ Ｉ1 〜Ｉ3 電流源回路 ＯＵＴ 出力端子 Ｖ1 〜Ｖ4 電圧源 Ｓ1 〜Ｓ4 選択論理入力端子 Ｇ1 〜Ｇ3 ゲート
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０３Ｋ 17/567 17/62 Ｄ 9184−5Ｋ 17/693 Ｄ 9184−5Ｋ 9184−5Ｋ Ｈ０３Ｋ 17/56 Ｆ
Claims (21)
- 【請求項１】 第１の節点に接続されて所定の電流を供
給する電流回路と、 前記第１の節点に接続され、第１の信号レベルで伝達さ
れる第１の制御信号をゲートに受けて前記第１の節点に
前記第１の信号レベルとは異なる第２の信号レベルの第
２の制御信号を出力するＭＯＳトランジスタであって、
前記第１の制御信号の第１及び第２の論理状態に応じて
それぞれ導通及び非導通となり前記第１の節点に前記第
２の制御信号をそれぞれ第１及び第２の論理状態にて生
じさせるＭＯＳトランジスタと、 前記ＭＯＳトランジスタからの前記第２の制御信号と所
定の定電位とをベース及びエミッタ電位として供給され
るバイポーラトランジスタであって、前記第１の節点に
生じる前記第２の制御信号の前記第１の論理状態に応答
して導通し、前記電流をコレクタに伝達するとともに、
前記第１の節点に生じる前記第２の制御信号の前記第２
の論理状態に応答して非導通となり、前記電流の伝達を
抑制するバイポーラトランジスタとを有することを特徴
とする電流切換回路。 - 【請求項２】 第１の電位を供給する第１の電位供給部
と、前記第１の電位供給部の出力をベースに受けエミッ
タを第１の節点に接続されたバイポーラトランジスタ
と、前記バイポーラトランジスタのコレクタに接続され
た第１の端子と、前記第１の節点に接続されて所定の定
電流を供給する定電流供給部と、前記第１の節点と第２
の端子との間に接続されたＭＯＳトランジスタであっ
て、制御信号に応じて選択的に導通して前記第２の端子
の電位に応じた出力電位を前記第１の節点に供給すると
共に前記定電流を前記第２の端子に伝達し、前記制御信
号に応じて選択的に非導通となって前記第１の節点への
前記出力電位の供給を抑制して、前記バイポーラトラン
ジスタを介して前記定電流を前記第１の端子に伝達させ
るＭＯＳトランジスタとを有することを特徴とする電流
切換回路。 - 【請求項３】 第１のレベルの内部信号により動作する
第１の回路部であって、前記第１のレベルの制御信号を
ゲートに受けて選択的に導通及び非導通となるＭＯＳト
ランジスタを有する第１の回路部と、 前記第１のレベルと異なる第２のレベルの内部信号によ
り動作する第２の回路部であって、前記第２のレベルの
制御信号をエミッタに受けベースに所定の電位を受けて
選択的に導通及び非導通となるバイポーラトランジスタ
を有する第２の回路部と、 前記ＭＯＳトランジスタの一端に接続された第１の端子
と、 前記バイポーラトランジスタのコレクタに接続された第
２の端子と、 所定の電流を供給する電流回路と、 前記ＭＯＳトランジスタの他端、前記バイポーラトラン
ジスタの前記エミッタ及び前記電流回路の電流供給端に
共通接続された切換処理部であって、前記導通した前記
ＭＯＳトランジスタから所定の電位を供給され、これに
応じて前記第２のレベルの制御信号であって第１の論理
状態にある制御信号を生じ前記バイポーラトランジスタ
を前記非導通に制御して前記電流を前記ＭＯＳトランジ
スタを介して前記第１の端子に供給するとともに、前記
非導通となった前記ＭＯＳトランジスタにより前記所定
の電位の供給を遮断され、これに応じて前記第２のレベ
ルの制御信号であって第２の論理状態にある制御信号を
生じて前記バイポーラトランジスタを前記導通に制御し
て前記電流を前記バイポーラトランジスタを介して前記
第２の端子に供給する切換処理部とを有することを特徴
とする電流切換回路。 - 【請求項４】 第１の節点に接続されて所定の電流を供
給する電流源と、 前記第１の節点と第２の節点との間に接続されたＭＯＳ
トランジスタであって、第１の制御信号の第１の論理状
態に応じて選択的に導通して前記電流を前記第２の節点
へ伝達すると共に前記第１の節点に第１の電位を生じさ
せ、前記第１の制御信号の第２の論理状態に応じて選択
的に非導通となり前記電流の伝達を抑制すると共に前記
第１の節点に前記第１の電位とは異なる第２の電位を生
じさせるＭＯＳトランジスタと、 前記第１の節点と定電位点とにベース及びエミッタを接
続されコレクタを第３の節点に接続されたバイポーラト
ランジスタであって、前記第１の節点に現れる前記第１
の電位に応答して非導通となり、前記第２の電位に応答
して導通し前記電流を前記第３の節点に伝達するバイポ
ーラトランジスタとを有することを特徴とする電流切換
回路。 - 【請求項５】 複数個の制御信号入力端子と、共通出力
端子と、前記複数個の請求項４記載の電流切換回路とを
有し、前記複数個の前記ＭＯＳトランジスタのそれぞれ
に対して前記複数個の制御信号入力端子のそれぞれから
の信号を前記第１の制御信号として供給し、前記複数個
の前記第３の節点を前記共通出力端子に接続したことを
特徴とする多入力型の電流切換回路。 - 【請求項６】 複数の第１の節点にそれぞれ接続されて
所定の電流を供給する複数の電流源と、 前記複数の第１の節点の一つと複数の第２の節点の一つ
との間にそれぞれ接続された複数のＭＯＳトランジスタ
であって、それぞれ複数の第１の制御信号の一つを供給
されてその第１の論理状態に応じて選択的に導通し、対
応する前記電流を前記第２の節点へ伝達すると共にそれ
ぞれ前記第１の節点に第１の電位を生じさせ、前記第１
の制御信号の一つの第２の論理状態に応じて選択的に非
導通となり、対応する前記電流の伝達を抑制すると共に
それぞれ前記第１の節点に前記第１の電位とは異なる第
２の電位を生じさせる複数のＭＯＳトランジスタと、 前記第１の節点のそれぞれと複数の定電位点の対応する
一つとに、ベース及びエミッタを接続され、コレクタを
共通の第３の節点に接続された複数のバイポーラトラン
ジスタであって、前記第１の節点の対応する一つに現れ
る前記第１の電位に応答して非導通となり、前記第２の
電位に応答して導通して、前記電流を前記第３の節点に
共通に供給する複数のバイポーラトランジスタとを有す
ることを特徴とする電流切換回路。 - 【請求項７】 前記複数の電流源はそれぞれ共通の大き
さの前記所定の電流を、対応する前記第１の節点に供給
し、前記共通の第３の節点は前記複数の第１の制御信号
に応じて前記共通の大きさの電流の整数倍の大きさを有
するＤＡ変換出力電流を生じることを特徴とする請求項
６記載の電流切換回路。 - 【請求項８】 前記複数の電流源は相互に２の累乗（２
i ：ｉ＝０，１，２，…）の比をなす大きさの複数の電
流をそれぞれ対応する前記第１の節点に供給し、前記共
通の第３の節点は前記複数の第１の制御信号に応じて前
記複数ビットの分解能を有するＤＡ変換出力電流を生じ
ることを特徴とする請求項６記載の電流切換回路。 - 【請求項９】 第１の節点に接続されて所定の電流を供
給する電流源と、 前記第１の節点と第２の節点との間にソース・ドレイン
路が並列接続された複数のＭＯＳトランジスタであっ
て、それぞれ複数の第１の制御信号の一つを受け、前記
一つの信号の第１の論理状態に応じて選択的に導通して
前記電流源と前記第２の節点との間に電流路を形成する
と共に前記第１の節点に第１の電位を生じさせ、前記一
つの前記第１の制御信号の第２の論理状態に応じて、選
択的に非導通となり、前記電流の伝達を抑制するＭＯＳ
トランジスタとを有し、 前記電流源は前記ＭＯＳトランジスタの全てが非導通で
あるとき前記第１の節点に前記第１の電位とは異なる第
２の電位を生じさせ、さらに、 前記第１の節点と定電位点とにベース及びエミッタを接
続されコレクタを第３の節点に接続されたバイポーラト
ランジスタであって、前記第１の節点に現れる前記第１
の電位に応答して非導通となり、前記第２の電位に応答
して導通し前記電流を前記第３の節点に伝達するバイポ
ーラトランジスタとを有することを特徴とする電流切換
回路。 - 【請求項１０】 請求項９記載の電流切換回路を一行と
してこれを列方向に複数行配置し、行列状に配置された
前記ＭＯＳトランジスタのうち共通の前記列に対応する
ものの制御電極を相互接続して前記第１の制御信号を共
通入力し、かつ前記複数の前記第３の節点を共通出力端
子に共通接続したことを特徴とする電流切換回路。 - 【請求項１１】 前記複数のＭＯＳトランジスタの内の
所定のものを、対応する前記第１の制御信号に係わらず
非導通に維持する手段をさらに有することを特徴とする
請求項９または１０記載の電流切換回路。 - 【請求項１２】 前記非導通にする手段は前記ＭＯＳト
ランジスタのソース・ドレイン配線路に設けられた非接
続部分であることを特徴とする請求項１１記載の電流切
換回路。 - 【請求項１３】 前記非導通にする手段は前記ＭＯＳト
ランジスタのチャネル部分に設けられた高濃度不純物領
域であることを特徴とする請求項１１記載の電流切換回
路。 - 【請求項１４】 半導体基板上に形成された第１の領域
であって、前記ＭＯＳトランジスタのうち共通の前記列
に対応するもののソース及びドレイン領域の一方として
動作すると共に、前記共通の列に対応する前記ＭＯＳト
ランジスタに共通に設けられた第１の領域を有すること
を特徴とする請求項１０乃至１３記載の電流切換回路。 - 【請求項１５】 半導体基板上に形成された第１の領域
であって、前記ＭＯＳトランジスタのうち第１の前記列
上に配置されたＭＯＳトランジスタのソース・ドレイン
の一方の領域、および前記第１の列に隣接する第２の列
上に配置されたＭＯＳトランジスタのソース・ドレイン
の一方の領域として動作し、かつ前記第１及び第２の列
に対応する前記ＭＯＳトランジスタに対して共通に設け
られた第１の領域を有することを特徴とする請求項１０
乃至１３記載の電流切換回路。 - 【請求項１６】 半導体基板上に設けられた第１の配線
であって、共通の配線素材により、前記共通の列に対応
する前記ＭＯＳトランジスタのそれぞれのゲート電極を
構成すると共に前記それぞれを相互に接続する第１の配
線を有することを特徴とする請求項１０乃至１３記載の
電流切換回路。 - 【請求項１７】 半導体基板上に形成された第１の領域
であって、前記複数の前記バイポーラトランジスタのそ
れぞれのコレクタ領域として共通に形成された第１の領
域を有することを特等とする請求項１０乃至１３記載の
電流切換回路。 - 【請求項１８】 前記第１の領域上に形成された第２の
領域であって、前記複数の前記バイポーラトランジスタ
のそれぞれのベース領域として共通に形成された第２の
領域を有することを特徴とする請求項１７記載の電流切
換回路。 - 【請求項１９】 半導体基板上に相互に離間して形成さ
れた複数の第２の領域であって、それぞれ前記行列状に
配置されたＭＯＳトランジスタのソースドレイン領域の
他方として設けられた複数の第２の領域を有することを
特徴とする請求項１０乃至１５記載の電流切換回路。 - 【請求項２０】 半導体基板を覆う絶縁膜と、前記複数
の第２の領域の上部において前記絶縁膜に選択的に形成
された開孔部と、前記複数の第２の領域の内の共通の前
記行に対応するものの上部に共通に延在して設けられた
コンタクト配線とを有することを特徴とする請求項１９
記載の電流切換回路。 - 【請求項２１】 前記非導通にする手段は、前記複数の
第２の領域の表面を覆う前記絶縁膜の部分領域であっ
て、前記選択的に形成される前記開孔部が形成されてい
ない部分領域であることを特徴とする請求項２０記載の
電流切換回路。
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