JPH08162945A - 論理ゲート - Google Patents

Abstract

(57)【要約】 【目的】 寄生容量の減少により高速化を図ると共に、
動作時の貫通電流低減により低消費電力化を図る。 【構成】 Ｋ個の低閾値電圧のＰＭＯＳトランジスタＱ
p ′〈ｋ〉を電源Ｖccと出力節点ＯＵＴとの間に並列接
続し、Ｋ個の高閾値電圧のＮＭＯＳトランジスタＱn ′
〈ｋ〉を出力節点ＯＵＴと接地との間に直列接続し、ド
レインが出力節点ＯＵＴに共通接続されるＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタンのゲートを入力端子
に共通接続してＫ入力ＮＡＮＤゲートを構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電圧で高速動作可能
な論理ゲートに係り、特に動作時の消費電力を低減させ
た論理ゲートに関するものである。

【０００２】

【従来の技術】従来の伝統的なＣＭＯＳ論理ゲートとし
て、Ｋ入力ＮＡＮＤゲートの例を図９に示す。Ｖccは電
源、ＩＮ〈ｋ〉（ｋ＝１，２，・・・・，Ｋ）は入力節
点、ＯＵＴは出力節点である。Ｍn 〈ｋ〉（ｋ＝１，
２，・・・・，Ｋ）は出力節点ＯＵＴと接地（ＧＮＤ）
との間においてドレイン、ソースが直列接続されたＫ個
のＮチャンネルＭＯＳトランジスタ、Ｍp 〈ｋ〉（ｋ＝
１，２，・・・・，Ｋ）は電源Ｖccと出力節点ＯＵＴと
の間においてソース、ドレインが並列接続されたＫ個の
ＰチャンネルＭＯＳトランジスタであり、〈 〉内のｋ
の値が同一のトランジスタのゲートは同一の入力節点に
共通接続されている。Ｃは出力節点ＯＵＴの寄生容量で
ある。

【０００３】スイッチング動作に伴う論理ゲートの遅延
時間は、これを構成するＭＯＳトランジスタの閾値電圧
と密接な関係があり、閾値電圧をその絶体値において小
さく設定するほど遅延時間は短くなり高速動作を期待で
きる。しかし、閾値電圧の低下と共に非導通時にＭＯＳ
トランジスタのソース・ドレイン間を流れるリーク電流
が指数関数的に増大し、これは論理ゲートの貫通電流と
なるので、静的な消費電力が増大するという問題があ
る。

【０００４】そこで、これに対するひとつの解決策とし
て、低閾値電圧のＭＯＳトランジスタで構成された論理
ゲートに高閾値電圧のＭＯＳトランジスタで実現された
スイッチを直列に接続する方法が提案されている（例え
ば、S.Muto, 1V High-SpeedDigital Circuit Technolog
y with 0.5 μm Multi-Threshold CMOS, IEEE Internat
ional ASIC Conference and Exhibit, pp186-189, Sept
ember 27 to October1, 1993）。

【０００５】この技術をＫ入力ＮＡＮＤゲートに適用し
た場合について、その構成例を図１０に示す。この図１
０において、図９におけるものと同一のものには同一の
符号を付している。Ｑn ′〈ｋ〉（ｋ＝１，２，・・・
・，Ｋ）は低閾値電圧のＮチャンネルＭＯＳトランジス
タ、Ｑp ′〈ｋ〉（ｋ＝１，２，・・・・，Ｋ）は低閾
値電圧（絶体値において閾値電圧が低い）のＰチャンネ
ルＭＯＳトランジスタである。Ｑn 〈Ｓ〉はソースが接
地された高閾値電圧のＮチャンネルＭＯＳトランジス
タ、Ｑp 〈Ｓ〉はソースが電源Ｖccに接続された高閾値
電圧（絶体値において閾値電圧が高い）のＰチャンネル
ＭＯＳトランジスタである。

【０００６】ＭＯＳトランジスタＱn ′〈ｋ〉（ｋ＝
１，２，・・・・，Ｋ）は出力節点ＯＵＴとＭＯＳトラ
ンジスタＱn 〈Ｓ〉のドレインとの間にドレイン、ソー
スが直列接続され、ＭＯＳトランジスタＱp ′〈ｋ〉
（ｋ＝１，２，・・・・，Ｋ）は出力節点ＯＵＴとＭＯ
ＳトランジスタＱp 〈Ｓ〉のドレインとの間にドレイ
ン、ソースが直列接続されている。そして、各トランジ
スタＱn ′〈ｋ〉、Ｑp ′〈ｋ〉の〈 〉内のｋの値が
同一のトランジスタのゲートは同一の入力節点に共通接
続されている。

【０００７】このＫ入力ＮＡＮＤゲートでは、トランジ
スタＱn 〈Ｓ〉、Ｑp 〈Ｓ〉が相補信号、すなわちスイ
ッチ信号Φswとその反転信号とにより、この論理ゲート
を含むＬＳＩの活性時に導通状態に、スタンバイ時に非
導通状態に制御されており、そのトランジスタＱn
〈Ｓ〉、Ｑp 〈Ｓ〉は、スイッチとして機能する。これ
らトランジスタＱn 〈Ｓ〉、Ｑp 〈Ｓ〉の閾値電圧は、
非導通時のリーク電流が十分小さくなるように高く設定
されているので、ＬＳＩのスタンバイ時にこれらのＭＯ
Ｓトランジスタを非導通状態に制御することによって、
消費電力を低減させることができる。

【０００８】

【発明が解決しようとする課題】しかし、ＬＳＩの動作
中は論理動作を行なう必要から、上記トランジスタＱn
〈Ｓ〉、Ｑp 〈Ｓ〉を導通状態に制御せざるを得ないの
で、論理ゲートを低閾値電圧のＭＯＳトランジスタで構
成した際のリーク電流の問題は、依然として解決されて
いない。すなわち、非導通状態の低閾値電圧のＭＯＳト
ランジスタＱn ′〈ｋ〉、Ｑp ′〈ｋ〉のソース・ドレ
イン間を流れるリーク電流が論理ゲートの貫通電流とな
り、これが動作中のＬＳＩの消費電力の増大を招くの
で、問題である。

【０００９】本発明の目的は、上述の問題を解決すべ
く、低電圧高速論理ゲートにおいて動作時の消費電力を
低減させることである。

【００１０】

【課題を解決するための手段】第１の発明の論理ゲート
は、ゲートが共に同一の入力節点に接続された第１の導
電形の低閾値電圧のＭＯＳトランジスタと第２の導電形
の高閾値電圧のＭＯＳトランジスタの組を少なくとも１
組有し、上記第１の導電形のＭＯＳトランジスタ群のソ
ース、ドレインを第１の電源と出力節点との間に並列接
続し、上記第２の導電形のＭＯＳトランジスタ群のソー
ス、ドレインを第２の電源と上記出力節点との間に直列
接続して構成した。

【００１１】第２の発明の論理ゲートは、ゲートが共に
同一の入力節点に接続された第１の導電形のＭＯＳトラ
ンジスタと第２の導電形のＭＯＳトランジスタの組を少
なくとも１組有し、上記第１の導電形のＭＯＳトランジ
スタ群のソース、ドレインを第１の電源と出力節点との
間に並列接続し、上記第２の導電形のＭＯＳトランジス
タ群のソース、ドレインを第２の電源と上記出力節点と
の間に直列接続してなり、且つ上記第１の導電形のＭＯ
Ｓトランジスタの全部と上記第２の導電形のＭＯＳトラ
ンジスタの一部の閾値電圧を低く設定し、残りのＭＯＳ
トランジスタの閾値電圧を高く設定した。

【００１２】第３の発明の論理ゲートは、ゲートが共に
同一の入力節点に接続された第１の導電形のＭＯＳトラ
ンジスタと第２の導電形のＭＯＳトランジスタの組を少
なくとも１組有し、上記第１の導電形のＭＯＳトランジ
スタ群のソース、ドレインを第１の電源と出力節点との
間に並列接続し、上記第２の導電形のＭＯＳトランジス
タ群のソース、ドレインを第２の電源と上記出力節点と
の間に直列接続してなり、且つ入力節点を共有する１組
の第１の導電形のＭＯＳトランジスタと第２の導電形の
ＭＯＳトランジスタの閾値電圧を低く設定し、残りのＭ
ＯＳトランジスタの閾値電圧を高く設定した。

【００１３】

【作用】第１の発明では、インバータ、ＮＡＮＤゲー
ト、またはＮＯＲゲートを実現できる。また、並列接続
される低閾値電圧のＭＯＳトランジスタのチャンネルを
幅狭化でき出力節点の寄生容量を低減化できるので高速
化できる。さらに、高閾値電圧のＭＯＳトランジスタに
より貫通電流が阻止され動作時の消費電力を低減でき
る。

【００１４】第２の発明では、第１の発明と同等の作用
が実現できる。さらに加えて、低閾値電圧の第１の導電
形のＭＯＳトランジスタと低閾値電圧の第２の導電形の
ＭＯＳトランジスタの１組をクロックで制御することよ
り、同期形の論理ゲートを実現でき、さらに第１の発明
のものよりも高速化が実現できる。

【００１５】第３の発明では、第１、第２の発明と同等
の作用が実現できる。さらに加えて、入力節点を共有す
る１組の第１の導電形のＭＯＳトランジスタと第２の導
電形のＭＯＳトランジスタの閾値電圧だけが低閾値電圧
で他は高閾値電圧であるので動作時の貫通電流を大幅に
低減できる。

【００１６】

【実施例】

［第１の実施例］以下、本発明の実施例を説明する。図
１はその第１の実施例を示す図であり、Ｋ入力ＮＡＮＤ
ゲートを示す回路図である。Ｖccは電源、ＩＮ〈ｋ〉
（ｋ＝１，２，・・・・，Ｋ）は入力節点、ＯＵＴは出
力節点、Ｃはその出力節点ＯＵＴの寄生容量である。Ｑ
n 〈ｋ〉（ｋ＝１，２，・・・・，Ｋ）は出力節点ＯＵ
Ｔと接地との間においてドレイン、ソースが直列接続さ
れたＫ個の高閾値電圧のＮチャンネルＭＯＳトランジス
タ、Ｑp ′〈ｋ〉（ｋ＝１，２，・・・・，Ｋ）は電源
Ｖccと出力節点ＯＵＴとの間においてソース、ドレイン
が並列接続されたＫ個の低閾値電圧のＰチャンネルＭＯ
Ｓトランジスタであり、これらＰおよびＮチャンネルの
ＭＯＳトランジスタにおいて〈 〉内のｋの値が同一の
トランジスタのゲートは同一の入力節点に共通接続され
ている。

【００１７】高閾値電圧のＮチャンネルＭＯＳトランジ
スタＱn 〈ｋ〉の閾値電圧は、非導通時のソース・ドレ
イン間のリーク電流を無視し得るように、電源電圧を越
えない範囲で十分高く設定されている。低閾値電圧のＰ
チャンネルＭＯＳトランジスタＱp ′〈ｋ〉は、同一チ
ャンネル幅の高閾値電圧のＭＯＳトランジスタに比べて
負荷の駆動力が大きいので、そのチャンネル幅（ゲート
幅）を小さく設定でき、小型化できる。また、ＭＯＳト
ランジスタの寄生容量はチャンネル幅に比例して大きく
なるので、チャンネル幅の小さい低閾値電圧のＭＯＳト
ランジスタを出力節点ＯＵＴに並列接続されたＰチャン
ネルＭＯＳトランジスタＱp ′〈ｋ〉に適用すること
で、出力節点ＯＵＴの寄生容量Ｃを低減することがで
き、高速化が達成される。

【００１８】この第１の実施例のＫ入力ＮＡＮＤゲート
の動作は以下の通りである。Ｋ個の入力節点ＩＮ〈ｋ〉
の内、少なくともひとつが「Ｌ」（低レベル電圧）のと
き、出力節点ＯＵＴが「Ｈ」（高レベル電圧）になる。
このとき、高閾値電圧のＫ個のＮチャンネルＭＯＳトラ
ンジスタＱn 〈ｋ〉はその全部が非導通状態となってお
り、電源Ｖccから接地に至る貫通電流は、それらのＮチ
ャンネルＭＯＳトランジスタによって阻止される。

【００１９】例外は、Ｋ個の入力節点ＩＮ〈ｋ〉のすべ
てが「Ｈ」になった場合である。このとき、Ｋ個のＰチ
ャンネルＭＯＳトランジスタＱp ′〈ｋ〉はすべてが非
導通状態となり、Ｋ個のＮチャンネルＭＯＳトランジス
タＱn 〈ｋ〉はすべてが導通状態となるので、出力節点
ＯＵＴは「Ｌ」に制御される。しかし、非導通状態の低
閾値電圧のＰチャンネルＭＯＳトランジスタＱp ′
〈ｋ〉にはリーク電流があるので、これが動作時の貫通
電流となる。

【００２０】この第１の実施例では、このような例外を
除いて、ＬＳＩのスタンバイ状態／動作状態を問わず、
論理ゲートの貫通電流が高閾値電圧のＭＯＳトランジス
タによって完全に阻止されるので、消費電力の低減が可
能となる。さらに、上記した例外は常時発生するもので
はないので、時間平均的にも消費電力の低減が可能とな
る。

【００２１】［第２の実施例］図２は論理回路でしばし
ば問題となるハザード対策として、クロック信号Φckに
よって同期をとるようにした第２の実施例のＫ入力ＮＡ
ＮＤゲートを示す回路図である。このＫ入力ＮＡＮＤゲ
ートは、図１に示した第１の実施例のＫ入力ＮＡＮＤゲ
ートに対して、低閾値電圧のＰチャンネルＭＯＳトラン
ジスタＱp ′〈Ｃ〉を低閾値電圧のＰチャンネルＭＯＳ
トランジスタＱp ′〈ｋ〉に並列に接続し、高閾値電圧
のＮチャンネルＭＯＳトランジスタＱn ′〈Ｃ〉を高閾
値電圧のＮチャンネルＭＯＳトランジスタＱn ′〈ｋ〉
に対して直列接続し、それら低閾値電圧の両トランジス
タＱp ′〈Ｃ〉とＱn ′〈Ｃ〉のゲートにクロック信号
Φckが共通に入力するようにしたものである。

【００２２】この第２の実施例のＮＡＮＤゲートの動作
は次の通りである。初期状態ではクロックΦckは「Ｌ」
であり、トランジスタＱn ′〈Ｃ〉は非導通状態を、ト
ランジスタＱp ′〈Ｃ〉は導通状態をとる。このため、
出力節点ＯＵＴは「Ｈ」となる。この状態でＫ個の入力
節点ＩＮ〈ｋ〉に入力信号を印加するが、ＮＡＮＤゲー
トの性質上クロックΦckが変化しない限り出力節点ＯＵ
Ｔは「Ｈ」の状態を維持する。ハザードによる入力の状
態変化がおさまり一定のレベルに確定した後、クロック
Φckを「Ｌ」から「Ｈ」に変化させる。このようなクロ
ックΦckの変化に同期して、Ｋ個の入力に対してＮＡＮ
Ｄ動作が行なわれ、その入力がすべて「Ｈ」のとき、出
力節点ＯＵＴは「Ｈ」から「Ｌ」にレベル変化する。

【００２３】この第２の実施例の出力の変化は、第１の
実施例において、「Ｋ−１」個の入力節点ＩＮ〈２〉〜
ＩＮ〈Ｋ〉が予め「Ｈ」に設定されており、１個の入力
節点ＩＮ〈１〉に印加された入力信号が「Ｌ」から
「Ｈ」に変化した場合に比べて、より速やかに起こる。
これは、第１の実施例では論理ゲートの貫通電流を低減
するためにトランジスタＱn 〈１〉に高閾値電圧のＭＯ
Ｓトランジスタを適用せざるを得ないの対して、第２の
実施例ではＮチャンネルのＭＯＳトランジスタＱn′
〈Ｃ〉に低閾値電圧のＭＯＳトランジスタを適用できる
ことによる。論理ゲートの遅延時間は、信号が印加され
るＭＯＳトランジスタの閾値電圧と密接な関係があり、
閾値電圧が低いほどその遅延時間は短い。ＭＯＳトラン
ジスタのリーク電流に起因する論理ゲートの貫通電流に
ついては、第１の実施例と同様に、低閾値電圧のトラン
ジスタＱn ′〈Ｃ〉に直列接続されたＫ個のトランジス
タＱn 〈ｋ〉が阻止する。

【００２４】［第３の実施例］図３は第３の実施例のＫ
入力ＮＡＮＤゲートの回路図である。図２で示した第２
の実施例のＫ入力ＮＡＮＤゲートとの違いは、図２にお
いて電源Ｖccと出力節点ＯＵＴとの間に並列接続されて
いた低閾値電圧のＰチャンネルＭＯＳトランジスタＱp
′〈ｋ〉を、高閾値電圧のＰチャンネルＭＯＳトラン
ジスタＱp 〈ｋ〉に変更した点である。

【００２５】このように高閾値電圧のＰチャンネルＭＯ
Ｓトランジスタを適用することで出力節点ＯＵＴの寄生
容量Ｃは大きくなるが、非導通状態でのリーク電流が無
視できる程度まで減少する。Ｋ個の入力がすべて「Ｈ」
になったとき、リーク電流の流れるＰチャンネルＭＯＳ
トランジスタは、Ｑp ′〈Ｃ〉だけであり、論理ゲート
の貫通電流を第２の実施例に対して、１／（Ｋ＋１）に
低減できる。

【００２６】［第４の実施例］図４は第４の実施例を示
す複合ゲートの回路図である。Ｑp ′〈１〉、Ｑp ′
〈２〉、Ｑp ′〈３〉、Ｑp ′〈３′〉は低閾値電圧の
ＰチャンネルＭＯＳトランジスタ、Ｑn 〈１〉、Ｑn
〈２〉、Ｑn 〈３〉、Ｑn 〈３′〉は高閾値電圧のＮチ
ャンネルＭＯＳトランジスタである。この実施例では、
電源Ｖccと出力節点ＯＵＴとの間に、ＭＯＳトランジス
タＱp ′〈１〉、Ｑp ′〈２〉のソース、ドレインが並
列接続され、またＭＯＳトランジスタＱp ′〈３〉、Ｑ
p ′〈３′〉のソース、ドレインが直列接続されてい
る。出力節点ＯＵＴと接地との間には、ＭＯＳトランジ
スタＱn 〈１〉、Ｑn 〈２〉のドレイン、ソースを直列
接続した回路とＭＯＳトランジスタＱn 〈３〉、Ｑn
〈３′〉のドレイン、ソースを並列接続した回路とが直
列接続されている。さらに、ＭＯＳトランジスタＱp ′
〈１〉、Ｑn 〈１〉のゲートは入力節点ＩＮ〈１〉に、
ＭＯＳトランジスタＱp ′〈２〉、Ｑn 〈２〉のゲート
は入力節点ＩＮ〈２〉に、ＭＯＳトランジスタＱp ′
〈３〉、Ｑn 〈３〉のゲートは入力節点ＩＮ〈３〉に、
ＭＯＳトランジスタＱp′〈３′〉、Ｑn 〈３′〉のゲ
ートは入力節点ＩＮ〈３′〉に、各々共通接続されてい
る。この複合ゲートは、次の論理式を実現する論理ゲー
トである。 ＯＵＴ＝反転｛ＩＮ〈１〉×ＩＮ〈２〉×（ＩＮ〈３〉
＋ＩＮ〈３′〉）｝

【００２７】この例においても、ＰチャンネルＭＯＳト
ランジスタに低閾値電圧のトランジスタを、Ｎチャンネ
ルＭＯＳトランジスタに高閾値電圧のトランジスタを各
々適用することで、出力節点ＯＵＴの寄生容量Ｃを低減
しつつ、ＭＯＳトランジスタのリーク電流に起因する貫
通電流を低減可能である。例外的に論理ゲートに貫通電
流がながれる入力信号の組合せは、上記論理式から明ら
かなように、出力節点ＯＵＴが「Ｌ」となる条件、すな
わち、ＩＮ〈１〉とＩＮ〈２〉が共に「Ｈ」で、ＩＮ
〈３〉とＩＮ〈３′〉の少なくとも一方が「Ｈ」となる
場合である。

【００２８】このように、複合ゲートでは貫通電流が流
れる例外条件がひとつではなくなるので、真理値表の上
では低電力化の効果が鈍化するが、論理ゲートの実際の
動作状況において例外となる入力の組合せの出現頻度が
少ない場合には、十分低電力効果を期待できる。

【００２９】［第５の実施例］次に、本発明のＫ入力Ｎ
ＡＮＤゲートを適用した第５の実施例の非同期形メモリ
のアドレスデコーダについて説明する。メモリＬＳＩの
アレイ上に配置されたメモリセル群の中から読み書きの
対象となるメモリセルをひとつ特定するには、ワード線
とこれに直交するビット線をそれぞれひとつづつ選択す
る必要がある。アドレスデコーダは、２値信号の形で入
力されたアドレス信号からワード線もしくはビット線の
選択信号を生成する回路である。

【００３０】図５はこのための非同期形メモリのアドレ
スデコーダの構成を示す回路図である。Ａ〈ｋ〉（ｋ＝
１，２，・・・Ｋ）はＫビットのアドレス信号、Ｄout
〈１〉〜Ｄout 〈２^K 〉はデコーダの出力信号、ＣＳは
チップセレクト信号である。１は図１に示した第１実施
例のＫ入力ＮＡＮＤゲートからなる論理ゲートであっ
て、合計で２^K 個設けられる。２はＫ個の２入力ＡＮＤ
ゲート、３はアドレス信号Ａ〈ｋ〉の反転信号を作成す
るためのＫ個のインバータである。２^K 個のＫ入力の論
理ゲート１は、そのＫ個の入力として、アドレス信号Ａ
〈ｋ〉の各ビットについて、それをそのまま、又はイン
バータ３で反転した信号の何れか一方を入力し、Ｋ個の
入力信号がすべて「Ｈ」になった１個の論理ゲート１だ
けが、選択信号として「Ｌ」を出力する。残る「２^K −
１」個の論理ゲート１はすべて「Ｈ」を出力する。

【００３１】このように、アドレスデコーダは、ほとん
どがＫ入力の論理ゲート１で占められている。それ故、
ここに前述の図１に示したＮＡＮＤゲートを論理ゲート
１としてを適用することで、選択状態（「Ｌ」を出力）
の論理ゲート１を除く２^K −１個の非選択状態の論理ゲ
ート１についてＭＯＳトランジスタのリーク電流に起因
する貫通電流が無くせるので、動作時の消費電力を著し
く低減できる。

【００３２】図６は図５に示したデコーダの動作波形を
示す図である。なお、この図６において、Ａ〈１：Ｋ〉
はＡ〈１〉〜Ａ〈Ｋ〉を、またＤout 〈１：２^K 〉はＤ
out〈１〉〜Ｄout 〈２K 〉を示す。チップセレクト信
号ＣＳは、動作状態で「Ｈ」、スタンバイ状態で「Ｌ」
に制御される。動作状態では、各論理ゲート１の出力
は、入力信号Ａ〈ｋ〉に応じて変化する。スタンバイ状
態では、入力信号Ａ〈ｋ〉の状態の如何に拘らず、全て
の論理ゲート１の出力が「Ｈ」（非選択状態）となる。
当然ながら、２^K 個の論理ゲート１について貫通電流は
零である。

【００３３】［第６の実施例］図７は第６の実施例を示
す回路図であって、クロックΦckを同期信号として用い
るメモリＬＳＩのアドレスデコーダの構成を示す回路図
である。上記の図５に示したアドレスデコーダとは、ク
ロックΦckが必要となること、Ｋ入力論理ゲート１′と
して、第２もしくは第３の実施例（図２、図３）のＮＡ
ＮＤゲートを適用することが異なる。図８は図７に示し
たデコーダの動作波形を示す図である。チップセレクト
信号ＣＳは、動作状態で「Ｈ」、スタンバイ状態で
「Ｌ」に制御される。動作状態では、各論理ゲート１′
の出力は、クロックΦckが「Ｌ」の期間中すべて「Ｈ」
（非選択状態）を出力し、クロックΦckが「Ｌ」から
「Ｈ」に変化した時点で入力信号Ａ〈ｋ〉で決まるひと
つの論理ゲート１′の出力だけが「Ｈ」から「Ｌ」（選
択状態）に変化する。スタンバイ状態ではＡ〈ｋ〉の状
態の如何に拘らず、すべての論理ゲート１′の出力が
「Ｈ」となる。当然のことながら、第５の実施例と同様
２^K 個の論理ゲート１′について、貫通電流は零であ
る。

【００３４】なお、本発明のその他の適用例として、プ
リデコーダ方式への応用も可能であり、第５、第６の実
施例と同様に同等の消費電力低減の効果がある。

【００３５】また、説明の都合上、上記第１〜第３の実
施例および第５、第６の実施例ではＮＡＮＤゲートの例
を示したが、ＮＯＲゲートで構成する場合も、本発明は
適用可能であり、同様に同等の消費電力低減効果を有す
る。ＮＯＲゲートは、ＮＡＮＤゲートと相対の関係にあ
り、回路構成は、出力節点ＯＵＴと接地間にＫ個のＮチ
ャンネルＭＯＳトランジスタのドレイン、ソースが並列
接続され、電源Ｖccと出力節点ＯＵＴとの間にＫ個のＰ
チャンネルＭＯＳトランジスタのソース、ドレインが直
列接続されることになる。

【００３６】それ故、ＰチャンネルＭＯＳトランジスタ
に高閾電圧のトランジスタを適用し、ＮチャンネルＭＯ
Ｓトランジスタに低閾値電圧のトランジスタを適用する
ことが、ＮＡＮＤゲートと異なる。また、入力がひとつ
だけの特殊な場合として、インバータが考えられるが、
これを構成するＰチャンネル、Ｎチャンネルのトランジ
スタのいずれか一方を高閾値電圧のＭＯＳトランジスタ
で、他方を低閾値電圧のＭＯＳトランジスタで構成する
ことで、本発明の多入力論理ゲートと同等の消費電力低
減効果を得ることができる。

【００３７】

【発明の効果】以上説明したように、本発明の論理ゲー
トには、動作時の貫通電流を抑えつつ高速動作できる利
点がある。従って、低電圧メモリのアドレスデコーダ等
に適用すれば、低消費電力化でき大きな効果が期待でき
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のＫ入力ＮＡＮＤゲー
トの回路図である。

【図２】 第２の実施例のＫ入力ＮＡＮＤゲートの回路
図である。

【図３】 第３の実施例のＫ入力ＮＡＮＤゲートの回路
図である。

【図４】 第４の実施例の複合ゲートの回路図である。

【図５】 第５の実施例のデコーダの回路図である。

【図６】 図５のデコーダの動作波形を示す図である。

【図７】 第６の実施例のデコーダの回路図である。

【図８】 図７のデコーダの動作波形を示す図である。

【図９】 従来のＫ入力ＮＡＮＤゲートの回路図であ
る。

【図１０】 従来の別の例のＫ入力ＮＡＮＤゲートの回
路図である。

【符号の説明】

Ｍp 〈１〉〜Ｍp 〈Ｋ〉 ：ＰチャンネルＭＯＳト
ランジスタ Ｍn 〈１〉〜Ｍn 〈Ｋ〉 ：ＮチャンネルＭＯＳト
ランジスタ Ｑp 〈１〉〜Ｑp 〈Ｋ〉 ：高閾値電圧Ｐチャンネ
ルＭＯＳトランジスタ Ｑp 〈Ｓ〉 ：高閾値電圧Ｐチャンネ
ルＭＯＳトランジスタ Ｑn 〈１〉〜Ｑn 〈Ｋ〉 ：高閾値電圧Ｎチャンネ
ルＭＯＳトランジスタ Ｑn 〈Ｓ〉、Ｑn 〈３′〉 ：高閾値電圧Ｎチャンネ
ルＭＯＳトランジスタ Ｑp ′〈１〉〜Ｑp ′〈Ｋ〉 ：低閾値電圧Ｐチャンネ
ルＭＯＳトランジスタ Ｑp ′〈３′〉、Ｑp ′〈Ｃ〉：低閾値電圧Ｐチャンネ
ルＭＯＳトランジスタ Ｑn ′〈Ｃ〉 ：低閾値電圧Ｎチャンネ
ルＭＯＳトランジスタ Ｖcc ：電源 ＩＮ〈１〉〜ＩＮ〈Ｋ〉 ：入力節点 ＩＮ〈３′〉 ：入力節点 ＯＵＴ ：出力節点 Φck ：クロック信号 Φsw ：スイッチ信号 Ａ〈１〉〜Ａ〈ｋ〉 ：アドレス信号 Ｄout 〈１〉〜Ｄout 〈２^K 〉：デコーダ出力 ＣＳ ：チップセレクト信号 １、１′ ：Ｋ入力ＮＡＮＤゲート ２ ：２入力ＡＮＤゲート ３ ：インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ゲートが共に同一の入力節点に接続された
   第１の導電形の低閾値電圧のＭＯＳトランジスタと第２
   の導電形の高閾値電圧のＭＯＳトランジスタの組を少な
   くとも１組有し、上記第１の導電形のＭＯＳトランジス
   タ群のソース、ドレインを第１の電源と出力節点との間
   に並列接続し、上記第２の導電形のＭＯＳトランジスタ
   群のソース、ドレインを第２の電源と上記出力節点との
   間に直列接続してなることを特徴とする論理ゲート。
2. 【請求項２】ゲートが共に同一の入力節点に接続された
   第１の導電形のＭＯＳトランジスタと第２の導電形のＭ
   ＯＳトランジスタの組を少なくとも１組有し、上記第１
   の導電形のＭＯＳトランジスタ群のソース、ドレインを
   第１の電源と出力節点との間に並列接続し、上記第２の
   導電形のＭＯＳトランジスタ群のソース、ドレインを第
   ２の電源と上記出力節点との間に直列接続してなり、 且つ上記第１の導電形のＭＯＳトランジスタの全部と上
   記第２の導電形のＭＯＳトランジスタの一部の閾値電圧
   を低く設定し、残りのＭＯＳトランジスタの閾値電圧を
   高く設定したことを特徴とする論理ゲート。
3. 【請求項３】ゲートが共に同一の入力節点に接続された
   第１の導電形のＭＯＳトランジスタと第２の導電形のＭ
   ＯＳトランジスタの組を少なくとも１組有し、上記第１
   の導電形のＭＯＳトランジスタ群のソース、ドレインを
   第１の電源と出力節点との間に並列接続し、上記第２の
   導電形のＭＯＳトランジスタ群のソース、ドレインを第
   ２の電源と上記出力節点との間に直列接続してなり、 且つ入力節点を共有する１組の第１の導電形のＭＯＳト
   ランジスタと第２の導電形のＭＯＳトランジスタの閾値
   電圧を低く設定し、残りのＭＯＳトランジスタの閾値電
   圧を高く設定したことを特徴とする論理ゲート。