JPH081633B2 - データ転送装置 - Google Patents
データ転送装置Info
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- JPH081633B2 JPH081633B2 JP62111509A JP11150987A JPH081633B2 JP H081633 B2 JPH081633 B2 JP H081633B2 JP 62111509 A JP62111509 A JP 62111509A JP 11150987 A JP11150987 A JP 11150987A JP H081633 B2 JPH081633 B2 JP H081633B2
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- data
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/282—Cycle stealing DMA
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- Multi Processors (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、２つの処理装置の相互のデータ転送方式に
関する。
関する。
従来の技術 典型的な先行技術は、第４図に示されている。アナロ
グなどの音声信号などのような入力信号は、ライン１か
ら与えられ、アナログ／デジタル変換回路２によって、
デジタル値に変換され、処理装置３に与えられ、データ
の演算が行なわれる。この処理装置３において処理され
たデジタル信号は、デジタル／アナログ変換回路４に与
えられて、アナログ信号に変換され、ライン５から導出
され、たとえばスピーカが駆動される。処理装置３に
は、マイクロコンピユータ６が接続される。処理装置３
の演算処理速度は、マイクロコンピユータ６よりも高速
度である。このマイクロコンピユータ６から処理装置３
にデータを転送する際には、そのマイクロコンピユータ
６からのデータがライン７を介して受信レジスタ８に直
列にストアされる。
グなどの音声信号などのような入力信号は、ライン１か
ら与えられ、アナログ／デジタル変換回路２によって、
デジタル値に変換され、処理装置３に与えられ、データ
の演算が行なわれる。この処理装置３において処理され
たデジタル信号は、デジタル／アナログ変換回路４に与
えられて、アナログ信号に変換され、ライン５から導出
され、たとえばスピーカが駆動される。処理装置３に
は、マイクロコンピユータ６が接続される。処理装置３
の演算処理速度は、マイクロコンピユータ６よりも高速
度である。このマイクロコンピユータ６から処理装置３
にデータを転送する際には、そのマイクロコンピユータ
６からのデータがライン７を介して受信レジスタ８に直
列にストアされる。
このようにしてマイクロコンピユータ６からのデータ
が転送され、受信レジスタ８が一杯になると、ライン９
にフラグF1を立て、制御回路10に与える。受信レジスタ
８の内容は、メモリ11にストアされる。制御回路10は、
フラグF1が立つているとき、ライン14を介してマイクロ
コンピユータ６からデータを送出することを一時停止さ
せるための信号を発生する。受信レジスタ８の内容がメ
モリ11においてストアされた後には、そのことを表わす
信号を制御回路10はマイクロコンピユータ６に与え、こ
れによつてマイクロコンピユータ６は残りのデータをラ
イン７から受信レジスタ８に与える。こうして、この受
信レジスタ８の内容は前述のようにしてメモリ11にさら
にストアされる。
が転送され、受信レジスタ８が一杯になると、ライン９
にフラグF1を立て、制御回路10に与える。受信レジスタ
８の内容は、メモリ11にストアされる。制御回路10は、
フラグF1が立つているとき、ライン14を介してマイクロ
コンピユータ６からデータを送出することを一時停止さ
せるための信号を発生する。受信レジスタ８の内容がメ
モリ11においてストアされた後には、そのことを表わす
信号を制御回路10はマイクロコンピユータ６に与え、こ
れによつてマイクロコンピユータ６は残りのデータをラ
イン７から受信レジスタ８に与える。こうして、この受
信レジスタ８の内容は前述のようにしてメモリ11にさら
にストアされる。
制御回路10は、第５図（１）で示される一定のサンプ
リング周期Ｗごとに動作を繰り返し、この各サンプリン
グ周期Ｗにおいて、第５図（２）で示される期間W1にお
いてデジタル信号処理を行ない、第５図（３）で示され
る残余の時間W2でマイクロコンピユータ６からのデータ
を受信レジスタ８を介してメモリ11にストアする。
リング周期Ｗごとに動作を繰り返し、この各サンプリン
グ周期Ｗにおいて、第５図（２）で示される期間W1にお
いてデジタル信号処理を行ない、第５図（３）で示され
る残余の時間W2でマイクロコンピユータ６からのデータ
を受信レジスタ８を介してメモリ11にストアする。
発明が解決すべき課題 このような先行技術では、処理装置３におけるデジタ
ル信号処理の期間W1が長くかかつたときには、マイクロ
コンピユータ６から処理装置３へのデータの転送を行な
うことができる期間W2が短くなる。したがつてマイクロ
コンピユータ６から処理装置３へのデータの転送を確実
に行なうことができるようにするために、サンプリング
周期Ｗを長く設定しなければならないことになる。一
方、各サンプリング周期Ｗ内において、マイクロコンピ
ユータ６から処理装置３へのデータ転送を行なう必要が
ない場合があり、このようなときには残余の期間W3（前
述の第５図（３）参照）の間は、処理装置３の処理が行
なわれず、時間が無駄になる。このようにして先行技術
では、プログラム処理によつてデータの転送を行なつて
いるので、各サンプリング周期Ｗごとに行えるデジタル
信号処理の期間W1が短かくなるか、またはサンプリング
周期Ｗを長くする必要があり、信号処理の品質が劣化し
てしまう。
ル信号処理の期間W1が長くかかつたときには、マイクロ
コンピユータ６から処理装置３へのデータの転送を行な
うことができる期間W2が短くなる。したがつてマイクロ
コンピユータ６から処理装置３へのデータの転送を確実
に行なうことができるようにするために、サンプリング
周期Ｗを長く設定しなければならないことになる。一
方、各サンプリング周期Ｗ内において、マイクロコンピ
ユータ６から処理装置３へのデータ転送を行なう必要が
ない場合があり、このようなときには残余の期間W3（前
述の第５図（３）参照）の間は、処理装置３の処理が行
なわれず、時間が無駄になる。このようにして先行技術
では、プログラム処理によつてデータの転送を行なつて
いるので、各サンプリング周期Ｗごとに行えるデジタル
信号処理の期間W1が短かくなるか、またはサンプリング
周期Ｗを長くする必要があり、信号処理の品質が劣化し
てしまう。
同様にして、処理装置３からマイクロコンピユータ６
にデータを転送するにあたつては、メモリ11の内容を送
信レジスタ12にストアし、この送信レジスタ12の内容を
ライン13を介してマイクロコンピユータ６に転送する。
送信すべき内容が多いとき、送信レジスタ12にデータが
セツトされると、これを表わす信号がライン15を介して
制御回路10に与えられて、フラグF2が立つ。制御回路10
は、送信レジスタ12に内容がセツトされたことを表わす
信号をライン14を介してマイクロコンピユータ６に与
え、これによつてマイクロコンピユータ６は送信レジス
タ12の内容を正確に受信することができる。このような
処理装置３からマイクロコンピユータ６へのデータの転
送に当たつても、前述の第７図に関連して述べた動作と
同様な動作が行なわれ、各サンプリング周期Ｗごとに行
なえるデジタル信号処理の期間W1が短くなるか、または
サンプリング周期Ｗを長くする必要があり、信号処理の
品質が劣化してしまうという問題がある。
にデータを転送するにあたつては、メモリ11の内容を送
信レジスタ12にストアし、この送信レジスタ12の内容を
ライン13を介してマイクロコンピユータ６に転送する。
送信すべき内容が多いとき、送信レジスタ12にデータが
セツトされると、これを表わす信号がライン15を介して
制御回路10に与えられて、フラグF2が立つ。制御回路10
は、送信レジスタ12に内容がセツトされたことを表わす
信号をライン14を介してマイクロコンピユータ６に与
え、これによつてマイクロコンピユータ６は送信レジス
タ12の内容を正確に受信することができる。このような
処理装置３からマイクロコンピユータ６へのデータの転
送に当たつても、前述の第７図に関連して述べた動作と
同様な動作が行なわれ、各サンプリング周期Ｗごとに行
なえるデジタル信号処理の期間W1が短くなるか、または
サンプリング周期Ｗを長くする必要があり、信号処理の
品質が劣化してしまうという問題がある。
本発明の目的は、２つの処理装置のデータ転送を、時
間の無駄を省いて、高速度で行なうことができるように
して、デジタル信号処理のための時間を増加することが
できるようにしたデータ転送方式を提供することであ
る。
間の無駄を省いて、高速度で行なうことができるように
して、デジタル信号処理のための時間を増加することが
できるようにしたデータ転送方式を提供することであ
る。
問題点を解決するための手段 本発明は、第１および第２処理装置の相互の間でデー
タ転送を行うデータ転送装置であつて、 前記第１処理装置は、読出しまたは書込みを表す命令
と、読出しまたは書込みをすべき記憶領域のアドレスを
指定するアドレス情報と、書込みを行う際には前記アド
レス指定された記憶領域に書込むべきデータとがそれぞ
れ所定のビツトで表された所定の複数ビツトで構成され
たシリアル信号を前記第２処理装置に対して送出する送
信手段と、 前記第２処理装置からのシリアル信号を受信する受信
手段と、 前記第２処理装置に対して転送要求信号を送出し、該
第２処理装置から転送許可信号を受信するとともに、転
送要求信号を送出しかつ転送許可信号を受信したとき、
送信手段によつて送信を行わせる第１の制御手段とを有
し、 前記第２処理装置は、 前記第１処理装置の前記送信手段からの前記命令およ
び前記アドレス情報、あるいは前記命令、前記アドレス
情報および前記データから成るシリアル信号を受信する
受信レジスタと、 前記第１処理装置の前記受信手段に対してシリアル信
号を送出する送信レジスタと、 前記受信レジスタで受信した前記シリアル信号から前
記命令に対応するビツトを抽出してデコードする命令デ
コード手段と、 前記受信レジスタで受信した前記シリアル信号から前
記アドレス情報に対応するビツトを抽出してデコードす
るアドレス情報デコード手段と、 前記データを記憶するメモリと、 前記第１処理装置からの前記転送要求信号に対して該
第１処理装置に前記転送許可信号を返送するとともに、
前記命令デコード手段と前記アドレス情報デコード手段
との出力に対応して、前記アドレス情報信号によつてア
ドレス指定された前記メモリの記憶領域にデータを書込
み、または前記アドレス情報信号によつてアドレス指定
された前記メモリの記憶領域からデータを読出して、該
データを前記送信レジスタを介してシリアル信号として
前記第１処理装置に対して送信するよう制御する第２の
制御手段とを有することを特徴とするデータ転送装置で
ある。
タ転送を行うデータ転送装置であつて、 前記第１処理装置は、読出しまたは書込みを表す命令
と、読出しまたは書込みをすべき記憶領域のアドレスを
指定するアドレス情報と、書込みを行う際には前記アド
レス指定された記憶領域に書込むべきデータとがそれぞ
れ所定のビツトで表された所定の複数ビツトで構成され
たシリアル信号を前記第２処理装置に対して送出する送
信手段と、 前記第２処理装置からのシリアル信号を受信する受信
手段と、 前記第２処理装置に対して転送要求信号を送出し、該
第２処理装置から転送許可信号を受信するとともに、転
送要求信号を送出しかつ転送許可信号を受信したとき、
送信手段によつて送信を行わせる第１の制御手段とを有
し、 前記第２処理装置は、 前記第１処理装置の前記送信手段からの前記命令およ
び前記アドレス情報、あるいは前記命令、前記アドレス
情報および前記データから成るシリアル信号を受信する
受信レジスタと、 前記第１処理装置の前記受信手段に対してシリアル信
号を送出する送信レジスタと、 前記受信レジスタで受信した前記シリアル信号から前
記命令に対応するビツトを抽出してデコードする命令デ
コード手段と、 前記受信レジスタで受信した前記シリアル信号から前
記アドレス情報に対応するビツトを抽出してデコードす
るアドレス情報デコード手段と、 前記データを記憶するメモリと、 前記第１処理装置からの前記転送要求信号に対して該
第１処理装置に前記転送許可信号を返送するとともに、
前記命令デコード手段と前記アドレス情報デコード手段
との出力に対応して、前記アドレス情報信号によつてア
ドレス指定された前記メモリの記憶領域にデータを書込
み、または前記アドレス情報信号によつてアドレス指定
された前記メモリの記憶領域からデータを読出して、該
データを前記送信レジスタを介してシリアル信号として
前記第１処理装置に対して送信するよう制御する第２の
制御手段とを有することを特徴とするデータ転送装置で
ある。
作 用 本発明に従えば、第１処理装置の送信手段からは、第
２処理装置のメモリからの読出しを行うにあたつては、
読出し命令と、そのメモリのアドレス情報とを送出し、
またそのメモリへの書込みを行うにあたつては、書込み
命令とアドレス情報と書込むべきデータとを送出し、こ
れらは複数のビツトで構成されたシリアル信号であり、
第２処理装置では、第１処理装置からの転送を行う必要
が生じたことを表す転送要求信号が送出されることによ
つて、その転送動作を許可する転送許可信号を返送し、
これによつて送信手段からの書込み命令を命令デコード
手段によつてデコードし、またアドレス情報をアドレス
情報デコード手段によつてデコードして、そのアドレス
指定されたメモリの記憶領域に、送信手段からのデータ
を書込み、読出し命令を命令デコード手段によつてデコ
ードし、またそのメモリの記憶領域をアドレス指定する
アドレス情報をアドレス情報デコード手段によつてデコ
ードして、アドレス指定されたメモリの記憶領域からデ
ータを読出し、送信レジスタから第１処理装置の受信手
段に送信する。
２処理装置のメモリからの読出しを行うにあたつては、
読出し命令と、そのメモリのアドレス情報とを送出し、
またそのメモリへの書込みを行うにあたつては、書込み
命令とアドレス情報と書込むべきデータとを送出し、こ
れらは複数のビツトで構成されたシリアル信号であり、
第２処理装置では、第１処理装置からの転送を行う必要
が生じたことを表す転送要求信号が送出されることによ
つて、その転送動作を許可する転送許可信号を返送し、
これによつて送信手段からの書込み命令を命令デコード
手段によつてデコードし、またアドレス情報をアドレス
情報デコード手段によつてデコードして、そのアドレス
指定されたメモリの記憶領域に、送信手段からのデータ
を書込み、読出し命令を命令デコード手段によつてデコ
ードし、またそのメモリの記憶領域をアドレス指定する
アドレス情報をアドレス情報デコード手段によつてデコ
ードして、アドレス指定されたメモリの記憶領域からデ
ータを読出し、送信レジスタから第１処理装置の受信手
段に送信する。
このようにして本発明では、読出しおよび書込みが、
プログラムの実行によつて行われるのではなく、いわば
ハードウエアによつて達成される。そのため第１および
第２処理装置におけるデータ転送以外のデータ処理のた
めに時間を費やすことができる。こうしてデータ転送お
よびその他の演算処理を円滑に、しかも高速度で行うこ
とができるとともに、このようなデータ転送によつて、
第１および第２処理装置におけるデータ転送以外のデー
タ処理速度が低下してしまうという問題はない。
プログラムの実行によつて行われるのではなく、いわば
ハードウエアによつて達成される。そのため第１および
第２処理装置におけるデータ転送以外のデータ処理のた
めに時間を費やすことができる。こうしてデータ転送お
よびその他の演算処理を円滑に、しかも高速度で行うこ
とができるとともに、このようなデータ転送によつて、
第１および第２処理装置におけるデータ転送以外のデー
タ処理速度が低下してしまうという問題はない。
実施例 第１図は、本発明の一実施例のブロツク図である。第
１処理装置Ａから命令によつて、（ａ）第２処理装置Ｂ
内に設けられているメモリM1の記憶領域に記憶されてい
るデータを読出し、第１処理装置Ａで受信し、あるいは
また（ｂ）メモリM1の記憶領域に、第１処理装置Ａから
のデータを書込むことができる。第１処理装置Ａの送信
レジスタTX1からは、ライン16を介して第２処理装置Ｂ
の受信レジスタRX2に、８ビツトを単位として合計24ビ
ツトから成る信号をビツト順次的に送出する。第２処理
装置Ｂの送信レジスタTX2からは、ライン17を介して第
１処理装置Ａの受信レジスタRX1に信号をビツト順次的
に送出する。
１処理装置Ａから命令によつて、（ａ）第２処理装置Ｂ
内に設けられているメモリM1の記憶領域に記憶されてい
るデータを読出し、第１処理装置Ａで受信し、あるいは
また（ｂ）メモリM1の記憶領域に、第１処理装置Ａから
のデータを書込むことができる。第１処理装置Ａの送信
レジスタTX1からは、ライン16を介して第２処理装置Ｂ
の受信レジスタRX2に、８ビツトを単位として合計24ビ
ツトから成る信号をビツト順次的に送出する。第２処理
装置Ｂの送信レジスタTX2からは、ライン17を介して第
１処理装置Ａの受信レジスタRX1に信号をビツト順次的
に送出する。
第１処理装置Ａから第２処理装置Ｂにはライン16を介
して上述のように24ビツトの信号が送出され、この24ビ
ツトのうち最初の２ビツトは読出しおよび書込みなどを
表わす命令であり、この命令はライン18を介して、その
命令をデコードするデコーダ19に与えられる。受信レジ
スタRX2の残余の22ビツトには、読出しおよび書込みの
ためのアドレス情報または書込みのためのデータがスト
アされる。アドレス情報はアドレスデコーダ20に与えら
れ、これによつてメモリM1の記憶領域がアドレス指定さ
れる。受信レジスタRX2の22ビツトのデータは、ライン2
1からメモリM1に与えられ、これによつてアドレスデコ
ーダ20によつて指定されているストア領域にライン21を
介するデータが書込まれる。メモリM1からデータを読出
して第１処理装置Ａに転送する際には、アドレスデコー
ダ20からの信号によつてアドレス指定されたメモリM1の
ストア領域にストアされているデータは、送信レジスタ
TX2に与えられ、この送信レジスタTX2の内容がライン17
を介して第１処理装置Ａの受信レジスタRX1に転送され
る。第１処理装置ＡにおけるレジスタTX1,RX1は、制御
回路22によつて制御される。第２処理装置Ｂでは、制御
回路23が設けられる。この制御回路23は、命令デコーダ
19からの信号に応答してアドレスデコーダ20およびメモ
リM1を制御するとともにライン24を介して制御回路22に
制御信号▲▼を送出し、また制御回路22からライン
25を介して制御信号▲▼を受信する。
して上述のように24ビツトの信号が送出され、この24ビ
ツトのうち最初の２ビツトは読出しおよび書込みなどを
表わす命令であり、この命令はライン18を介して、その
命令をデコードするデコーダ19に与えられる。受信レジ
スタRX2の残余の22ビツトには、読出しおよび書込みの
ためのアドレス情報または書込みのためのデータがスト
アされる。アドレス情報はアドレスデコーダ20に与えら
れ、これによつてメモリM1の記憶領域がアドレス指定さ
れる。受信レジスタRX2の22ビツトのデータは、ライン2
1からメモリM1に与えられ、これによつてアドレスデコ
ーダ20によつて指定されているストア領域にライン21を
介するデータが書込まれる。メモリM1からデータを読出
して第１処理装置Ａに転送する際には、アドレスデコー
ダ20からの信号によつてアドレス指定されたメモリM1の
ストア領域にストアされているデータは、送信レジスタ
TX2に与えられ、この送信レジスタTX2の内容がライン17
を介して第１処理装置Ａの受信レジスタRX1に転送され
る。第１処理装置ＡにおけるレジスタTX1,RX1は、制御
回路22によつて制御される。第２処理装置Ｂでは、制御
回路23が設けられる。この制御回路23は、命令デコーダ
19からの信号に応答してアドレスデコーダ20およびメモ
リM1を制御するとともにライン24を介して制御回路22に
制御信号▲▼を送出し、また制御回路22からライン
25を介して制御信号▲▼を受信する。
第２図は第１図に示された実施例の動作を説明するた
めの波形図であり、第３図はその動作を説明するための
フローチヤートである。なお、このフローチヤートはハ
ードウエアにより実現される。また、制御信号▲▼
が論理「１」の場合は、ステツプn20で転送ブロツクを
リセツトし、初期状態（リセツト）に戻るようになつて
いる。ステツプn1からステツプn2に移り、制御信号▲
▼が論理「０」かどうかが判断され、この制御信号▲
▼は第２図（１）で示されており、ローレベルにな
つたことが判断されると、このことは、第１処理装置Ａ
から第２処理装置Ｂに信号の転送を行なう必要が生じた
ことを意味し、ステツプn3に移る。ここで論理「０」で
ある制御信号▲▼を制御回路23から22に与える。制
御信号▲▼は、信号の転送を許可する制御信号であ
り、第２図（２）で示される。
めの波形図であり、第３図はその動作を説明するための
フローチヤートである。なお、このフローチヤートはハ
ードウエアにより実現される。また、制御信号▲▼
が論理「１」の場合は、ステツプn20で転送ブロツクを
リセツトし、初期状態（リセツト）に戻るようになつて
いる。ステツプn1からステツプn2に移り、制御信号▲
▼が論理「０」かどうかが判断され、この制御信号▲
▼は第２図（１）で示されており、ローレベルにな
つたことが判断されると、このことは、第１処理装置Ａ
から第２処理装置Ｂに信号の転送を行なう必要が生じた
ことを意味し、ステツプn3に移る。ここで論理「０」で
ある制御信号▲▼を制御回路23から22に与える。制
御信号▲▼は、信号の転送を許可する制御信号であ
り、第２図（２）で示される。
ステップn4では、第２処理装置Ｂの受信レジスタRX2
への転送動作が完了したかどうかが判断され、すなわち
フラグRXFが論理「１」であるかが判断され、受信レジ
スタRX2が空であるときにはステツプn5に移る。ここで
第１処理装置Ａの送信レジスタTX1から第２処理装置Ｂ
の受信レジスタRX2にライン16を介して、24ビツトのう
ち１ビツトずつの信号が、第２図（５）で示されるクロ
ツク信号に同期して転送される。ステツプn6では、制御
信号▲▼が論理「１」とされ、ステツプn4に戻る。
こうして第２図（３）で示されるように、８ビツトずつ
の信号S1,S2,S3が順次的に受信レジスタRX2にストアさ
れる。最初の８ビツトの信号S1のうち、最初の２ビツト
は前述のように、読出しおよび書込みを表わす命令であ
り、その信号S1の残余の６ビツトおよび２つの信号S2,S
3はメモリM1のストア領域をアドレス指定する合計22ビ
ツトのアドレス情報である。
への転送動作が完了したかどうかが判断され、すなわち
フラグRXFが論理「１」であるかが判断され、受信レジ
スタRX2が空であるときにはステツプn5に移る。ここで
第１処理装置Ａの送信レジスタTX1から第２処理装置Ｂ
の受信レジスタRX2にライン16を介して、24ビツトのう
ち１ビツトずつの信号が、第２図（５）で示されるクロ
ツク信号に同期して転送される。ステツプn6では、制御
信号▲▼が論理「１」とされ、ステツプn4に戻る。
こうして第２図（３）で示されるように、８ビツトずつ
の信号S1,S2,S3が順次的に受信レジスタRX2にストアさ
れる。最初の８ビツトの信号S1のうち、最初の２ビツト
は前述のように、読出しおよび書込みを表わす命令であ
り、その信号S1の残余の６ビツトおよび２つの信号S2,S
3はメモリM1のストア領域をアドレス指定する合計22ビ
ツトのアドレス情報である。
受信レジスタRX2に信号がストアされた後には、第２
処理装置Ｂでは内部の演算処理が行なわれる。
処理装置Ｂでは内部の演算処理が行なわれる。
ステツプn4において、受信レジスタRX2への合計24ビ
ツトの信号の転送が完了したことが判断されると、次の
ステツプn7に移る。命令デコーダ19は最初の２ビツトの
命令をデコードして制御回路23に与える。これによつて
ステツプn8で、命令が読出しまたは書込みのいずれかで
あるかを判断する。読出しであるときには、ステツプn9
に移る。ここで、受信レジスタRX2においてストアされ
ているアドレス情報をアドレスデコーダ20によつてデコ
ードし、これによつてアドレス指定されたメモリM1の記
憶領域の内容を送信レジスタTX2にストアする。ステツ
プn10では第２図（２）で示されるように制御信号▲
▼を論理「０」とし、次にステツプn11では送信レジ
スタTX2に送信すべき信号が存在しないか、すなわちフ
ラグTXFが論理「１」であるかが判断される。送信レジ
スタTX2に送出すべき信号が存在するとき、ステツプn12
では、第２図（５）で示されるクロツク信号に同期して
１ビツトずつ順次的にデータがライン17を介して、第１
処理装置Ａの受信レジスタRX1に転送される。ステツプn
13では、制御信号▲▼が論理「１」とされる。送信
レジスタTX2のデータのすべてが送出された後には、ス
テツプn11からステツプn14に移り、フラグRXFが論理
「０」とされる。
ツトの信号の転送が完了したことが判断されると、次の
ステツプn7に移る。命令デコーダ19は最初の２ビツトの
命令をデコードして制御回路23に与える。これによつて
ステツプn8で、命令が読出しまたは書込みのいずれかで
あるかを判断する。読出しであるときには、ステツプn9
に移る。ここで、受信レジスタRX2においてストアされ
ているアドレス情報をアドレスデコーダ20によつてデコ
ードし、これによつてアドレス指定されたメモリM1の記
憶領域の内容を送信レジスタTX2にストアする。ステツ
プn10では第２図（２）で示されるように制御信号▲
▼を論理「０」とし、次にステツプn11では送信レジ
スタTX2に送信すべき信号が存在しないか、すなわちフ
ラグTXFが論理「１」であるかが判断される。送信レジ
スタTX2に送出すべき信号が存在するとき、ステツプn12
では、第２図（５）で示されるクロツク信号に同期して
１ビツトずつ順次的にデータがライン17を介して、第１
処理装置Ａの受信レジスタRX1に転送される。ステツプn
13では、制御信号▲▼が論理「１」とされる。送信
レジスタTX2のデータのすべてが送出された後には、ス
テツプn11からステツプn14に移り、フラグRXFが論理
「０」とされる。
送信レジスタTX2から受信レジスタRX1にライン17を介
してデータが転送されるときの状態は、第２図（４）に
示されるとおりであり、８ビツトを単位とする信号S11,
S12,S13が順次的に送出される。
してデータが転送されるときの状態は、第２図（４）に
示されるとおりであり、８ビツトを単位とする信号S11,
S12,S13が順次的に送出される。
第１処理装置Ａから第２処理装置ＢのメモリM1にデー
タを書込む際には、ステツプn8からステツプn15に移
る。信号S1,S2,S3に含まれるアドレス情報は、アドレス
デコーダ21においてデコードされる。ステツプn16では
受信レジスタRX2に信号があるかが判断され、受信レジ
スタRX2に信号が残つていないならば、ステツプn17に移
り、第２図（４）で示されるように書込むべきデータを
表わす信号S11,S12,S13を１ビツトずつ順次的に受信レ
ジスタRX2に転送して、ストアしていく。ステツプn18で
は制御信号▲▼を論理「１」とする。受信レジスタ
RX2に信号S11,S12,S13がストアされると、ステツプn16
からステツプn19に移り、メモリM1におけるアドレスデ
コーダ20によつて、アドレス指定された記憶領域にライ
ン21を介する受信レジスタRX2のデータを書込む。
タを書込む際には、ステツプn8からステツプn15に移
る。信号S1,S2,S3に含まれるアドレス情報は、アドレス
デコーダ21においてデコードされる。ステツプn16では
受信レジスタRX2に信号があるかが判断され、受信レジ
スタRX2に信号が残つていないならば、ステツプn17に移
り、第２図（４）で示されるように書込むべきデータを
表わす信号S11,S12,S13を１ビツトずつ順次的に受信レ
ジスタRX2に転送して、ストアしていく。ステツプn18で
は制御信号▲▼を論理「１」とする。受信レジスタ
RX2に信号S11,S12,S13がストアされると、ステツプn16
からステツプn19に移り、メモリM1におけるアドレスデ
コーダ20によつて、アドレス指定された記憶領域にライ
ン21を介する受信レジスタRX2のデータを書込む。
このようにして上述の実施例では、第２処理装置Ｂに
おいて、受信レジスタRX2、命令デコーダ19、アドレス
デコーダ20、メモリM1および送信レジスタTX2が、いわ
ばハードウエアで設けられており、これらによる読出し
および書込みの各動作は、ハードウエアによつて行なわ
れるので、処理装置Ｂにおける制御回路23などによるデ
ータ転送以外の演算処理を行なうことができるようにな
るとともに、データ転送を高速度で行なうことができ
る。
おいて、受信レジスタRX2、命令デコーダ19、アドレス
デコーダ20、メモリM1および送信レジスタTX2が、いわ
ばハードウエアで設けられており、これらによる読出し
および書込みの各動作は、ハードウエアによつて行なわ
れるので、処理装置Ｂにおける制御回路23などによるデ
ータ転送以外の演算処理を行なうことができるようにな
るとともに、データ転送を高速度で行なうことができ
る。
本発明は、音声信号の処理に関連して実施され、およ
びその他の技術分野においても、また実施することがで
きる。
びその他の技術分野においても、また実施することがで
きる。
発明の効果 本発明によれば、命令とアドレス情報と書込みを行う
データとがシリアル信号で順次的に送出されるので、そ
れらの信号の転送制御が容易であり、構成が簡単にな
り、処理が簡単になるという優れた効果が達成される。
また転送にあたつては、たとえばデジタル信号処理など
のプログラム実行を停止した状態で行わなければならな
いということはなく、したがつて本発明を、たとえばオ
ーデイオ信号を処理するデジタル信号処理装置に関連し
て実施されたときには、プログラム実行が突然停止する
ことによつて音が出なくなつたり、ポツプ音／ボツ音が
発生するなどの不都合が生じることは、本発明では生じ
ない。
データとがシリアル信号で順次的に送出されるので、そ
れらの信号の転送制御が容易であり、構成が簡単にな
り、処理が簡単になるという優れた効果が達成される。
また転送にあたつては、たとえばデジタル信号処理など
のプログラム実行を停止した状態で行わなければならな
いということはなく、したがつて本発明を、たとえばオ
ーデイオ信号を処理するデジタル信号処理装置に関連し
て実施されたときには、プログラム実行が突然停止する
ことによつて音が出なくなつたり、ポツプ音／ボツ音が
発生するなどの不都合が生じることは、本発明では生じ
ない。
さらに本発明によれば、第１処理装置から送出する信
号を、命令と、アドレス情報と、書込みを行う際にはさ
らにデータとがそれぞれ所定のビツトで表された所定の
複数のビツトで構成されたシリアル信号として送出する
ことにより、複雑なシーケンスの制御を必要とせず、ま
た１つの受信レジスタで必要な信号を受信でき、さらに
所定の命令デコード手段で命令デコードができ、ハード
構成を著しく簡素化できる。
号を、命令と、アドレス情報と、書込みを行う際にはさ
らにデータとがそれぞれ所定のビツトで表された所定の
複数のビツトで構成されたシリアル信号として送出する
ことにより、複雑なシーケンスの制御を必要とせず、ま
た１つの受信レジスタで必要な信号を受信でき、さらに
所定の命令デコード手段で命令デコードができ、ハード
構成を著しく簡素化できる。
さらに本発明によれば、第１および第２の制御手段に
より第１処理装置と第２処理装置との間の転送を制御し
ているので、第２処理装置における本来の信号処理を停
止することなく、またいわゆるサイクルスチールによつ
て第２処理装置の信号処理を妨げることなくメモリのデ
ータ（係数など）を必要に応じて変更できるデータ転送
を可能にする。すなわち本発明によれば、第１処理装置
から第２処理装置のメモリへのデータの書込みを行うに
あたつては、第１処理装置の第１制御手段から転送要求
信号を送出し、これに対して第２処理装置の第２制御手
段から転送許可信号を返送したとき、第２処理装置にお
いてメモリへの書込み動作を行い、第２処理装置のメモ
リからデータを読出して第１処理装置に送信し、こうし
て第１および第２制御手段の制御動作を確実に行うこと
ができるようになる。
より第１処理装置と第２処理装置との間の転送を制御し
ているので、第２処理装置における本来の信号処理を停
止することなく、またいわゆるサイクルスチールによつ
て第２処理装置の信号処理を妨げることなくメモリのデ
ータ（係数など）を必要に応じて変更できるデータ転送
を可能にする。すなわち本発明によれば、第１処理装置
から第２処理装置のメモリへのデータの書込みを行うに
あたつては、第１処理装置の第１制御手段から転送要求
信号を送出し、これに対して第２処理装置の第２制御手
段から転送許可信号を返送したとき、第２処理装置にお
いてメモリへの書込み動作を行い、第２処理装置のメモ
リからデータを読出して第１処理装置に送信し、こうし
て第１および第２制御手段の制御動作を確実に行うこと
ができるようになる。
第１図は本発明の一実施例のブロツク図、第２図は第１
図に示された実施例の動作を説明するための波形図、第
３図は第１図および第２図に示された実施例の動作を説
明するためのフローチヤート、第４図は先行技術のブロ
ツク図、第５図は第４図に示された先行技術の動作を説
明するための波形図である。 16,17,24,25……ライン、19……命令デコーダ、20……
アドレスデコーダ、22,23……制御回路、Ａ……第１処
理装置、Ｂ……第２処理装置、TX1,TX2……送信レジス
タ、RX1,RX2……受信レジスタ、M1……メモリ
図に示された実施例の動作を説明するための波形図、第
３図は第１図および第２図に示された実施例の動作を説
明するためのフローチヤート、第４図は先行技術のブロ
ツク図、第５図は第４図に示された先行技術の動作を説
明するための波形図である。 16,17,24,25……ライン、19……命令デコーダ、20……
アドレスデコーダ、22,23……制御回路、Ａ……第１処
理装置、Ｂ……第２処理装置、TX1,TX2……送信レジス
タ、RX1,RX2……受信レジスタ、M1……メモリ
Claims (1)
- 【請求項１】第１および第２の処理装置の相互の間でデ
ータ転送を行うデータ転送装置であつて、 前記第１処理装置は、読出しまたは書込みを表す命令
と、読出しまたは書込みをすべき記憶領域のアドレスを
指定するアドレス情報と、書込みを行う際には前記アド
レス指定された記憶領域に書込むべきデータとがそれぞ
れ所定のビツトで表された所定の複数ビツトで構成され
たシリアル信号を前記第２処理装置に対して送出する送
信手段と、 前記第２処理装置からのシリアル信号を受信する受信手
段と、 前記第２処理装置に対して転送要求信号を送出し、該第
２処理装置から転送許可信号を受信するとともに、転送
要求信号を送出しかつ転送許可信号を受信したとき、送
信手段によつて送信を行わせる第１の制御手段とを有
し、 前記第２処理装置は、 前記第１処理装置の前記送信手段からの前記命令および
前記アドレス情報、あるいは前記命令、前記アドレス情
報および前記データから成るシリアル信号を受信する受
信レジスタと、 前記第１処理装置の前記受信手段に対してシリアル信号
を送出する送信レジスタと、 前記受信レジスタで受信した前記シリアル信号から前記
命令に対応するビツトを抽出してデコードする命令デコ
ード手段と、 前記受信レジスタで受信した前記シリアル信号から前記
アドレス情報に対応するビツトを抽出してデコードする
アドレス情報デコード手段と、 前記データを記憶するメモリと、 前記第１処理装置からの前記転送要求信号に対して該第
１処理装置に前記転送許可信号を返送するとともに、前
記命令デコード手段と前記アドレス情報デコード手段と
の出力に対応して、前記アドレス情報信号によつてアド
レス指定された前記メモリの記憶領域にデータを書込
み、または前記アドレス情報信号によつてアドレス指定
された前記メモリの記憶領域からデータを読出して、該
データを前記送信レジスタを介してシリアル信号として
前記第１処理装置に対して送信するよう制御する第２の
制御手段とを有することを特徴とするデータ転送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111509A JPH081633B2 (ja) | 1987-05-06 | 1987-05-06 | データ転送装置 |
| PCT/JP1988/000442 WO1988009017A1 (en) | 1987-05-06 | 1988-05-02 | Method and apparatus for data transfer |
| EP88903955A EP0313668B1 (en) | 1987-05-06 | 1988-05-02 | Data transfer device |
| DE3855984T DE3855984T2 (de) | 1987-05-06 | 1988-05-02 | Datenübertragungsvorrichtung |
| US07/295,184 US5170469A (en) | 1987-05-06 | 1988-05-02 | Data transfer apparatus and data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111509A JPH081633B2 (ja) | 1987-05-06 | 1987-05-06 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63282559A JPS63282559A (ja) | 1988-11-18 |
| JPH081633B2 true JPH081633B2 (ja) | 1996-01-10 |
Family
ID=14563110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111509A Expired - Lifetime JPH081633B2 (ja) | 1987-05-06 | 1987-05-06 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081633B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786955B2 (ja) * | 1989-10-27 | 1995-09-20 | ニッタン株式会社 | 伝送処理装置及び伝送処理方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129933A (en) * | 1980-03-14 | 1981-10-12 | Hitachi Ltd | Interface controller |
| JPS60254267A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | デ−タ転送方式 |
| JPS6191756A (ja) * | 1984-10-12 | 1986-05-09 | Nec Corp | 入出力制御装置内のバツフアメモリ制御方式 |
| JPS6211951A (ja) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | チヤネル装置 |
-
1987
- 1987-05-06 JP JP62111509A patent/JPH081633B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63282559A (ja) | 1988-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 12 |