JPH0332094B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、データ転送システムの分野
に係り、特に、デジタルデータ処理システムにお
いてデータを転送する転送構成体に係る。本発明
は、プロセツサ及びメモリと入／出力装置との間
のデータ転送に対してバツフア作用を与え、これ
らの間でデータを効率よく転送できるようにする
バツフア装置を提供する。

従来の技術 デジタルデータ処理システムは、一般に、３つ
の基本的な要素、即ち、メモリ要素と、入／出力
要素と、プロセツサ要素とを備えており、これら
は全て１つ以上のバスによつて相互接続されてい
る。メモリ要素は、アドレス可能な記憶位置にデ
ータを記憶する。このデータは、オペランドと、
これを処理するための命令とを含んでいる。プロ
セツサ要素は、データをメモリ要素に転送したり
或いはメモリ要素からフエツチしたりし、入つて
来るデータを命令又はオペランドとして解読し、
そして命令に基づいてオペランドを処理する。そ
の結果は、メモリ素子内のアドレスされた位置に
記憶される。又、入／出力素子は、データをシス
テムへ転送したりシステムから処理済みデータを
得たりするためにメモリ素子と通信する。入／出
力素子は、通常、プロセツサ要素からこれに送ら
れた制御情報に基づいて動作する。入／出力要素
は、例えば、プリンタや、テレタイプライタや、
キーボードや、ビデオデイスプレイターミナルを
含むと共に、デイスク駆動装置又はテープ駆動装
置のような二次データ記憶装置も含む。

データ処理システムの色々な要素間での通信の
同期をとるためにバツフアがしばしば使用されて
いる。バツフアは、１つ以上の記憶位置を含む記
憶素子であり、システムの「上流」の１部分から
データを受け取り、これを「下流」の素子へ伝送
する。データを両方向に送信及び受信することの
できる両方向性バツフアもある。

バツフアは、多数の理由で使用される。或る場
合には、これらに接続されたユニツトを異なつた
転送速度で作動させることができる。バツフア
は、送信装置のタイミング速度でデータを受け取
手記憶し、記憶されたデータを送信装置のタイミ
ング速度で送信する。他の場合には、１つのユニ
ツトが非同期で（即ち、周期的なクロツク信号に
同期されていないタイミング及び制御信号を用い
て）データを転送し、そして他のユニツトが同期
をとつてデータを転送する。バツフアは、各ユニ
ツトとそのタイミングモードで通信を行なう。

特に、低速の送信ユニツトによつて遅延を招く
ことなく受信ユニツトにデータが得られることが
所望されたり、或いは、受信ユニツトがデータを
受け入れてこれを使用することのできる速度より
速い速度で送信ユニツトがデータを送信できる場
合にこの送信ユニツトがデータを入れておく位置
が所望されたりする場合にも、異なつた作動速度
で動作する２つのユニツト間にバツフアが使用さ
れる。受信ユニツトに特定の速度でデータを供給
することが必要とされる場合には、送信ユニツト
が、高速の受信ユニツトへ転送を開始する前に全
部もしくは若干のデータをバツフアに転送しロー
ドすることができる。次いで、受信ユニツトは、
バツフアからデータを取り出すことができる。送
信ユニツトが全部のデータではなくて若干のデー
タのみをバツフアにロードする場合には、受信ユ
ニツトによつて必要とされる時間内に残りのデー
タを確実に供給できるように充分なデータをロー
ドしなければならない。

同様に、高速の送信ユニツトは、低速の受信ユ
ニツトへの転送を開始する前に、若干のデータも
しくは全部のデータをバツフアに送り込むことが
できる。高速の送信ユニツトが転送の前に全部の
データをバツフアに入力しない場合には、転送を
通じて受信ユニツトの遅いデータ受け入れ速度を
許容するに充分な程、バツフアが大きなものでな
ければならない。

バツフアは、入／出力装置のバスアダプタや制
御器にしばしば使用される。これらの入／出力装
置は、制御器又はバスアダプタを介してメモリ要
素と通信し、メモリ要素に記憶するようにデータ
を転送するか、或いは、デイスク又はテープ駆動
装置に長時間記憶したりプリントしたりビデオ表
示ターミナルに表示したりするようにメモリ要素
からデータを受け取る。又、入／出力装置は、制
御情報を受け取るように中央処理装置と通信し、
この制御情報により、入／出力装置は、オペレー
シヨンを実行したり、装置の作動状態を指示する
ステータス情報を送信したりすることができる。

入／出力制御器とメモリ及びプロセツサとの間
のデータ転送は、選択された最大数のワードより
成るブロツクで行なわれることがしばしばであ
り、各ブロツクは、転送サイクル中に入／出力バ
スを介して転送される。例えば、1980年11月４日
付けのJohn V.Levy氏等の「オーバーラツプシ
ーケンス式データ処理システム用のバス」と題す
る米国特許第4232366号には、１つ、２つ又は３
の転送サイクルのブロツクで転送を行なう（確認
信号送信サイクルは無視する）バスが開示されて
いる。第１のサイクル中には、コマンド及びアド
レスが送信される。コマンドは、その１部分とし
てブロツク内のワード数を指示する。例えば、コ
マンドが読み取りコマンドである場合には、コマ
ンド及びアドレスワードがブロツク内の唯一のワ
ードとなる。コマンドが書き込みコマンドの場合
には、ブロツクに２つのワードが含まれ、即ち、
コマンド及びアドレスワードと、アドレスされた
位置に書き込まれるべきデータを含む第２のワー
ドとが含まれる。更に、コマンドが拡張書き込み
コマンドの場合には、ブロツクに３つのワードが
含まれ、即ち、コマンド及びアドレスワードと、
２つのデータワード、その一方はアドレスされた
位置に書き込まれるデータワードそしてその他方
は次に上位のアドレス位置に書き込まれるデータ
ワード、とが含まれる。一般に、制御器又はバス
アダプタは、複数の入／出力装置に接続され、こ
れら装置の多くは、メモリ及びプロセツサとの転
送に同時に加わるものである。典型的なバスを介
して一度に行なえる転送は１つだけであるが、メ
モリ及びプロセツサは、入／出力装置が制御器と
データをやり取りするのと同時に、データ又は制
御及びステータス情報を制御器に対して転送する
ことができる。公知のバツフア装置にはバツフア
路が１つしか設けられておらず、これを通して全
ての転送が集中的に行なわれる。これにより、シ
ステム内の種々のユニツト間の転送速度が低下さ
れる。

発明の構成 本発明によれば、データ処理システムの入／出
力制御器は、複数のバツフアより成るバツフア装
置を備えている。１つのバツフアは、入／出力ユ
ニツトと中央処理装置との間で制御及びステータ
ス情報のブロツクを転送するように設計されてい
る。他のバツフアは、入／出力ユニツトとシステ
ムのメモリ要素との間でデータのブロツクを転送
するのに使用される。制御器が転送に加わるべき
場合には、これがデータバツフアの１つを選択
し、この選択されたバツフアへ入／出力ユニツト
又はメモリ要素からデータをロードし始める。制
御器が全ブロツクをバツフアへロードしてしまう
と、バスは次いで他のブロツクを他のバツフアへ
ロードすることができる。データブロツクがバツ
フアに記憶された後、制御器は、他の要素への転
送を開始する。この転送は、データを含んでいる
いかなるバツフアから生じてもよく、転送に加わ
るバツフアは、制御器によつて選択される。メモ
リ要素及び入／出力要素とのデータの転送は、バ
ツフアを介して同時に行なうことができ、転送は
種々のデータバツフアを介して進行する。データ
バツフアを介しての転送と同時に、制御器は、制
御及びステータス情報の転送に指定されたバツフ
アを用いて、プロセツサに対してこの情報の転送
を行なうことができる。

プロセツサとの制御−ステータス情報の転送に
対して１つのバツフアを指定したのと同様に、他
のバツフアも特殊な用途に指定することができ
る。これは、例えば、データ処理システムの多数
の要素によつて共有されたメモリ要素に記憶され
たデータを同期をとつてアクセスするように或る
種のインターロツク動作に対して行なうことがで
きる。

実施例 第１図に例示されたように、本発明のデータ処
理システムの基本的な要素は、中央処理ユニツト
（プロセツサ）１０と、メモリユニツト１１と、
入／出力要素１２とを備えている。プロセツサ１
０は、メモリユニツト１１のアドレス可能な記憶
位置に記憶された命令を実行する。命令は、オペ
ランドに対して実行さるべき演算を識別し、オペ
ランドもメモリユニツトのアドレス可能な位置に
記憶されている。命令及びオペランドは、必要な
時にプロセツサ１０によつてフエツチされ、処理
されたデータは、メモリユニツトに返送される。
又、プロセツサ１０は、入／出力要素内のユニツ
トに制御情報を送信し、これらユニツトが、メモ
リユニツト１１へのデータの転送もしくはメモリ
ユニツト１１からのデータの検索のような選択さ
れた動作を実行できるようにする。このようなデ
ータは、命令であるか、メモリユニツトへ送信さ
れるオペランドであるか、或いは、記憶もしくは
表示のためにメモリから検索される処理済みデー
タである。

オペレータコンソール１３は、オペレータのイ
ンターフエイスとして働く。このコンソールは、
オペレータがデータを検査及び蓄積したり、中央
処理ユニツト１０の動作を停止したり、或いは、
一連の命令を介して中央処理ユニツトを歩進させ
てこれに応じてプロセツサの応答を決定したりす
ることができるようにする。更に、コンソール
は、オペレータがブートストラツプシーケンスに
よつてシステムを初期化したり、全データ処理シ
ステムに対して種々の診断試験を実行したりでき
るようにする。

中央処理ユニツト１０は、参照番号１４で一般
的に示された多数のバスを介してメモリユニツト
１１に接続される。特に、中央処理ユニツト１０
は、メモリ制御器１５に直結され、該制御器が次
いでアレイバス１７を経て複数のアレイ１６に接
続される。特定の実施例においては、メモリ制御
器がキヤツシメモリも収容している。メモリ制御
器１５は、キヤツシ又はアレイ１６のアドレスさ
れた位置の内容を検索したりそこに情報を一般の
やり方で記憶したりする回路を備えている。キヤ
ツシメモリは、公知であり、ここではこれ以上詳
細に説明しない。

データ処理システムは、デイスク及びテープの
二次記憶要素や、テレタイプライタや、キーボー
ド及びビデオ表示ターミナル等を含む多数の形式
の入／出力ユニツトを備えてもよい。これらのユ
ニツト２０は、入／出力バス２１を経てバスアダ
プタ２２へ接続される。入／出力バス２１は、本
発明の譲受人に譲渡された「オーバーラツプシー
ケンス式データ処理システム用のバス」と題する
John V.Levy氏等の米国特許第4232366号に開示
されたものでよい。他の形式の入／出力バス−バ
スアダプタ２４に接続された入／出力バス２３を
含む−を用いて同様の入／出力ユニツト（図示せ
ず）に接続してもよく、このようなバスは、1974
年６月４日に発行された「データ処理システム」
と題するJ.Cohen氏等の米国特許第3815099号に
開示されたものである。

バスアダプタ２２及び２４は、アダプタバス２
５を経てメモリ制御器１５とデータをやり取りす
るように接続される。又、バスアダプタは、割込
み要求／許可バス２６によつても接続され、この
バスを経て、バスアダプタは、１つ以上の入／出
力ユニツト２０のステータスが変化した場合に一
般のやり方で中央処理ユニツト１０の処理に割り
込むことができる。従つて、中央処理ユニツト１
０は、入／出力要素内のユニツトに直接割込み要
求許可信号を転送すると共にこれらに制御情報を
送信し、入／出力要素１２内のユニツトからメモ
リ制御器１５を経てステータス情報を受け取る。
従つて、メモリ制御器は、中央処理ユニツト１０
及び入／出力要素１２とのデータのやり取りを制
御すると共に、中央処理ユニツトと入／出力ユニ
ツト１２との間の制御及びステータス情報の転送
を制御する。

新規なバツフアについて説明する前に、バツフ
アが配置される第１図のデータ処理システムの１
実施例の一部分を説明するのが有用であろう。１
つの特定の実施例において、新規なバツフアは、
メモリ内制御器１５とメモリアレイ１６との間の
転送に対してバツフア作用を与えるのに使用され
る。

メモリ制御器１５は、中央処理ユニツト（第１
図）からメモリ要求信号を受け取ると、仮想アド
レス信号を変換バツフア３１に受け、転送が書き
込みの場合はデータ信号をデータラツチ３２に受
け、サイクル制御信号を制御論理回路３３に受け
たりこれを送信したりし、このサイクル制御信号
は、タイミング信号、読み取り／書き込み作動可
能化信号、確認信号、等々を含む。変換バツフア
は、仮想アドレスを一般のやり方で変換し、PA
OUT物理アドレス信号を物理アドレスメモリマ
ツプ３４へ送信する。物理アドレスは、キヤツシ
ユ３０内の位置又はアレイ１６の１つ、或いは、
入／出力要素１２内の位置を識別する。PA
OUT物理アドレス信号が入／出力要素１２内の
位置を識別する場合には、物理アドレスメモリマ
ツプ３４がABUS ENアダプタバス作動可能化
信号を送信し、この信号は、制御回路３５及びデ
ータラツチ３６がアダプタバス２５を介しての転
送に加われるようにする。アダプタバス２５のア
ダプタの１実施例を介しての転送が米国特許出願
（Cesari及びMcKenna Docket No.83−314）に
開示されているが、これらについてはそれ以上説
明しない。然し乍ら、PA OUT物理アドレス信
号がキヤツシ３０内の位置又はアレイ１６の１つ
を識別する場合には、物理アドレスメモリマツプ
３４は、CACHE EN作動可能化信号をキヤツ
シ／アレイバス制御器３７に送信する。次いで、
制御器３７は、要求された位置がキヤツシ３０内
のものかアレイ１６内のものかを決定する。要求
された位置がキヤツシ３０内のものである場合に
は、制御器３７は、動作が書き込み動作であれば
キヤツシがデータラツチ３２からのデータを記憶
できるようにし、動作が読み取り動作であれば要
求された位置からのデータをDATA OUT信号
として中央処理ユニツト１０へ送信する。又、制
御論理回路３３は、ステータス及び制御信号を中
央処理ユニツトへ送信する。

更に説明を進める前に、メモリ制御器１５とバ
スアダプタ２２及び２４との間でアダプタバス２
５を経て送られる種々の信号について説明するの
が有用であろう。アダプタバス２５は、参照番号
５０で一般的に示された１組の情報転送ラインを
含んでいる。これらライン５０は、アドレス及び
データ信号を送るADRS／DATAアドレス・デ
ータライン５１と、CMD／MASKコマンド及び
マスク信号を送るライン５２と、LEN／STAT
長さ及びステータス信号を送るライン５３と、
PARパリテイ信号を送るライン５４とを含んで
いる。ライン５１ないし５４は、両方向性ライン
であり、メモリ制御器１５とバスアダプタとの間
で両方向に信号を伝送する。

１つの特定の実施例においては、アダプタバス
２５に複数のバスアダプタが接続される。ライン
５５の１つが各バスアダプタに接続される。メモ
リ制御器は、IOA SEL入／出力アダプタ選択信
号を発生することによりライン５５の１本を付勢
し、これに接続されたバスアダプタが転送に加わ
れるようにする。IOA SEL信号は、各バスアダ
プタがライン５６の１つに送信することのできる
IOA REQ入／出力アダプタ要求信号に応答して
送信される。ライン５５と同様に、各バスアダプ
タはライン５６の１つに接続される。ライン５５
に１つにIOA SEL入／出力選択信号を送信する
間に、メモリ制御器は、ライン６０にADRS
CTRL（１：０）アドレス／制御信号を送信し、
これにより、バスアダプタは、情報信号をライン
５０に送信したり或いはライン５０から情報信号
を受け取つたりすることができる。ライン６１に
MEM OUTメモリ出力信号が与えられると、メ
モリ制御器は、ライン５０を経てバスアダプタに
情報信号を送信する。情報ライン５０を経ての情
報転送が終了した後、メモリ制御器は、バスアダ
プタに接続されたライン６２の１本にDMA
DONE信号を送信する。ライン５５及び５６の
場合と同様に、ライン６２の１つが各バスアダプ
タに接続される。メモリ制御器１５は、転送中に
エラーを検出すると、DMA ERRエラー信号を
ライン６３に送信する。

又、アダプタバス２５は、中央処理ユニツト１
０（第１図）とバスアダプタとの間でその近くに
配置された特殊目的のバツフアを介して転送を行
なえるようにするラインも備えている。このバツ
フアを介して転送を行なうべき場合には、メモリ
制御器１５は、CPU BUF信号をライン６４に送
信し、転送が完了すると、バスアダプタがCPU
BUF DONE信号をライン６５に送信する。バス
アダプタがこのバツフアを通しての１つの転送中
にエラーを検出した場合には、アダプタ２２が
CPU BUF ERR信号をライン６６に送信する。

又、アダプタバス２５は、多数の他の制御ライ
ンも含んでいる。ライン７０は、LOCK信号を伝
送し、これは、インターロツク転送に使用され
る。共有されたリソースへのアクセスを制限する
かもしくはその同期をとるためのインターロツク
転送は、良く知られており、ここでは詳細に説明
しない。ライン７１のCLKタイミング信号は、
アダプタバス２５を経て行なわれる転送の同期を
とるのに使用される。

第３図を説明すれば、バスアダプタ２２は、ア
ダプタバス２５とＩ／Ｏバス２１との間の情報転
送に対してバツフア作用を与える複数のバツフア
１００を備えている。これらのバツフア１００
は、バツフア制御論理回路１０１の制御を受け、
該回路は、転送に加えるべきバツフアの１つを選
択し、この選択されたバツフアが、受信した情報
を記憶したり、或いは記憶された情報をアダプタ
バス２５と入／出力バス２１との間でいずれかの
方向に送信したりできるようにする。アダプタバ
ス制御論理回路１０２は、バツフア制御器１０１
に関連して作動し、アダプタバスを経ての転送を
制御する。バツフア制御論理回路１０１及びアダ
プタバス制御論理回路１０２は、ライン５１ない
し５４を経て情報を転送できるようにする制御信
号を送受信する。

更に、バツフア制御論理回路は、入／出力バス
制御論理回路１０３との間で作動可能化信号をや
り取りし、バツフア１００と入／出力バス２１と
の間で転送を行なえるようにする。入／出力バス
制御論理回路１０３は、入／出力バス２１を経て
タイミング及び制御信号を送信すると共に該バス
から対応信号を受け、情報転送を行なえるように
する。

前記したように、１つの特定の実施例において
は、入／出力バス２１は、前記米国特許第
4232366号に開示された「同期バツクプレーン相
互接続体」である。情報転送中にこれを経て転送
される信号の詳細については、上記の特許を参照
されたい。然し、簡単に述べると、ユニツト２０
のような入／出力ユニツトが情報転送に加わろう
とする時には、転送に加わるべき１つのユニツト
を選択する仲裁サイクルの後に、選択されたユニ
ツトが第１のバスサイクルにコマンド及びアドレ
スを送信する。コマンドは、データを書き込むか
或いはデータを読み取ろうとするメモリ内の記憶
位置がアドレスによつて識別された時に、読み取
り又は書き込みのような動作もしくはこれら動作
の多数の変形動作を識別する。コマンドが書き込
み動作を指示する場合、データは、次の１つ又は
２つのバスサイクル中にコマンド及びアドレスの
後に続く。

一方、コマンドが読み取りコマンドの場合に
は、入／出力ユニツトが１つのバスサイクル中に
読み取りコマンド及びアドレスを送信する。典型
的に、メモリ要素１１がアドレスされた位置の内
容を得られるまでには、或る程度の遅延がある。
入／出力バス２１は、読み取りコマンド及びアド
レスが送信されてしまつた時と、読み取りデータ
が最終的にバス２１を経て送信されるバスサイク
ルとの間に、該バスを経て自由に他の転送を行な
うことができる。

プロセツサ１０によつて開始される転送も、
入／出力バス２１を経て行なわれる。入／出力ユ
ニツト２０内の位置を識別するプロセツサ１０か
らの書き込み要求に応答して、メモリ制御器１５
は、バスコマンド及びアドレスを発生する。この
コマンド及びアドレスは、前記したのと同様に、
入／出力バス２１を経て入／出力ユニツト２０へ
送られる。コマンドが書き込みコマンドの時に
は、コマンド及びアドレスが送信されされるサイ
クルの後の次のバスサイクルにデータが入／出力
バス２１に送られる。

更に、プロセツサからのコマンドが、例えば、
入／出力ユニツトのステータスを読む読み取り動
作を指定する場合には、読み取りコマンド及びア
ドレスが１つのバスサイクル中に入／出力バス２
１を経て送信され、読み取りデータがその後のサ
イクル中に送信され、これらサイクルの間に他の
情報が転送される。

前記特許第4232366号に開示された同期バツク
プレーン相互接続バスにおいては、コマンド及び
アドレスと、データとが、同じ両方向性ライン上
にマルチプレクスされる。更に、データは、ワー
ド（前記特許では、「長ワード」と称されている）
で転送され、１つのバスサイクル中に１つのワー
ドが転送される。幾つかの転送は、ワードの１つ
以上の部分もしくはバイトのみの転送であり、そ
の各々は、手前のバスサイクル中に送られるマス
ク信号によつて識別される。

第３図を説明すると、コマンド及びアドレス信
号、書き込みデータ信号又はステータス情報信号
は、入力データ組立体１０４に受け取られ、この
組立体は、入／出力バス２１とアダプタバス２５
との間で信号フオーマツトの調整を行なう。この
ようなフオーマツト変更の一例は、マスク信号
が、手前の１組の信号ではなく該マスク信号に関
連した書き込みデータ及びステータス情報信号を
伴うように調整される場合である。入力データ組
立体１０４は、入／出力バス制御論理回路１０３
の制御のもとで信号を送信する。制御論理回路１
０３は、Ｉ／Ｏ IN信号をバツフア制御論理回
路１０１に送信し、該回路は、１つのバツフア１
００が入力データ組み立て論理回路１０４から再
フオーマツト化されたコマンド及びアドレス並び
に書き込みデータ信号を受け取れるようにする。
バツフア１００は、Ｉ／Ｏ BUF Ａないし
K105−107と示された複数の汎用バツフアで構成
される。入力データ組み立て論理回路１０４から
の信号がステータス情報信号である場合には、こ
れらがCPU BUFバツフア１１０に記憶され、該
バツフアは、プロセツサ１０との転送用にその近
くにセツトされた特殊目的のバツフアである。選
択された目的のために、他の特殊なバツフアをそ
の近くにセツトしてもよく、このようなバツフア
としては、例えば、以下に述べるようなＩ／Ｏ
BUF Ｉ 111が含まれる。バツフア１０５ない
し１０７，１１０又は１１１がデータを含んだ
後、バツフア制御論理回路１０１及びアダプタバ
ス制御論理回路１０２がアダプタバス２５を経て
転送を開始する。これについては、第６Ａ図ない
し第６Ｄ図を参照して詳細に述べる。

メモリ制御器１５がアダプタバス２５を経て転
送を開始する時には、バツフア制御論理回路１０
１が転送に加えるべきバツフア１００の１つを選
択する。選択されたバツフアは、ライン５１ない
し５４から受けた信号を記憶する。選択されたバ
ツフアにデータが記憶された後、バツフア制御論
理回路１０１は、入／出力バス制御論理回路１０
３へＩ／Ｏ OUT信号を送信する。バツフア制
御論理回路１０１は、バツフア１００の中の選択
されたバツフア１０５ないし１０７，１１０又は
１１１が出力データ組み立て論理回路１１２へ内
容を送信できるようにする。制御論理回路１０３
は、出力データ組み立て論理回路１１２がバツフ
アの内容を受け取つて、これを、入／出力バス２
１の信号フオーマツトに再フオーマツト化し、そ
してバス２１の各ラインへ送信することができる
ようにする。

更に、バスアダプタ２２は、多数のステータス
レジスタ１１３及び制御レジスタ１１４を含んで
いる。中央処理ユニツトは、バツフア１００及び
出力データ組み立て論理回路１１２を経て制御レ
ジスタにロードを行なつたり、バツフア及び入力
データ組み立て論理回路１０４を経て制御及びス
テータスレジスタの全部を読み取つたりすること
ができる。

第４Ａ，４Ｂ及び４Ｃ図は、バツフア１０５な
いし１０７（第４Ａ図）、バツフア１１０（第４
Ｂ図）及びバツフア１１１（第４Ｃ図）の細部を
示している。各バツフア１０５ないし１０７は、
アドレスによつて各々識別される複数の記憶位置
を含んでいる。各バツフアの１つの記憶位置120
は、コマンド及びアドレスワード（CMD／
ADRS WD）を記憶し、そして他の位置121は、
データワード（DATA WD）を記憶する。

CPUバツフア１００（第４Ｂ図）は、アドレ
スによつて各々識別される２つの記憶位置を有し
ている。即ち、CPUバツフアは、コマンド及び
アドレスワードを記憶する記憶位置122と、デー
タワードを記憶する第２の位置123とを有してい
る。

同様に、特殊目的のバツフア１１１（第４Ｃ
図）は、アドレスによつて各々識別される少なく
とも２つの記憶位置を含んでいる。記憶位置124
は、コマンド及びアドレスワードを記憶し、他の
記憶位置即ち位置125は、データワードを記憶す
る。バツフア１１１をインターロツク動作用とし
て使用した特定の実施例においては、バツフア
が、データワードを記憶するための１つの記憶位
置125を有している。

第４Ｄ図は、位置121、123及び125に記憶され
たデータワード（DATA WD）の内容を示して
いる。これら全ての位置に記憶されたデータワー
ドのフオーマツトは同一であり、ライン５１へ送
られたりここから受け取つたりするデータフイー
ルド１３０を含んでいる。ライン５２から受け取
られたりこのラインへ送られたりするマスクフイ
ールド１３１は、フオールド１３０内のデータワ
ードのバイト−転送のためのデータバイトを含む
−を識別する。ライン１５３から受け取つたり該
ラインへ送つたりするデータステータスフイール
ド１３２は、フイールド１３１のデータにエラー
があるかどうかを指示する。パリテイフイールド
１３３は、データフイールド１３０に対して１つ
と、マスク及びデータステータスフイールド１３
１及び１３２に対して１つの合計２つのパリテイ
ビツトを含んでいる。パリテイフイールド１３３
は、ライン５４へ送られたりここから受け取られ
たりする。

又、第４Ｄ図は、バツフア１００の位置120、
122及び124に含まれたコマンド及びアドレスワー
ドCMD／ADRS WDの内容も示している。全て
のバツフアに含まれたコマンド及びアドレスワー
ドは、同じフオーマツトを有している。コマンド
及びアドレスワードは、ライン５１から受け取ら
れたり該ラインへ送られたりするアドレスフイー
ルド１３４を含んでいる。ライン５２から受け取
られたり該ラインへ送られたりするコマンドフイ
ールド１３５は、読み取り又は書き込みコマン
ド、或いはこれらコマンドの変形、例えば、イン
ターロツクコマンドを含んでいる。コマンド及び
アドレスは、データ長さフイールド１３６も含ん
でいる。CPUバツフア１１０の位置１２２に含
まれたコマンド及びアドレスワードの場合、デー
タ長さフイールド１３６は、データワード１２３
に関連したマスクフイールド１３１と同様に作動
する。この場合、データ長さフイールドは、デー
タワード１２３のデータフイールド１３０のどの
バイトがデータを含むかを指示する。バツフア１
０５ないし１０７又は１１１に含まれたコマンド
及びアドレスワード１２４及び１２０の場合、デ
ータ長さフイールドは、バツフア内のデータワー
ドの数、即ち、データが満たされたバツフア内の
位置数を指示する。従つて、アダプタ２２又はメ
モリ制御器１５は、選択されたバツフアのデータ
長さフイールド１３１の内容を検査することによ
りバツフアを満たすか又は空にするに要する転送
の回数を決定することができる。又、コマンド及
びアドレスワードは、コマンドフイールド１３４
をカバーするパリテイビツトと、コマンド及びデ
ータ長さフイールド１３５及び１３６の両方をカ
バーする第２のパリテイビツトを含むパリテイフ
イールド１３７も有している。

このような背景に鑑み、アダプタバス２５を経
ての転送について以下に詳細に説明する。簡単に
云えば、メモリ制御器１５が転送を開始する時、
又は、ライン５６のIOA REQ要求信号に応答し
て転送に加わるべきバスアダプタを選択する時
に、メモリ制御器１５は、「ロード」を指示する
エンコードされたADRS CTRL信号をライン６
０に送信し、これにより、バツフア制御論理回路
１０１は、転送に加わるべき１つのバツフアを選
択することができる。ライン６４にCPU BUF信
号が発生された場合には、バツフア制御論理回路
１０１が、転送に加わるべきCPUバツフア１１
０を選択する。他の特殊目的バツフアが転送に加
わるべきであるか又はこのように選択されること
が他の信号によつて指示された場合には、バツフ
ア制御論理回路がそのバツフアを選択する。これ
に応答し、そしてライン６１のMEM OUT信号
が否定された場合に、バツフア制御器は、選択さ
れたバツフアが、コマンド及びアドレスワードを
含む記憶位置の内容をこの選択されたバツフアか
らライン５１ないし５４を経てメモリ制御器１５
へ送信できるようにする。次いで、メモリ制御器
１５は、エンコードされたADRS CTRL信号を
ライン６０に送信し、バツフア制御論理回路が
「増加」を指持するようにする。これに応答して、
バツフア制御論理回路１０１は、次に高いアドレ
スを有するバツフア１００の記憶位置、即ち、選
択されたバツフアのDATA WD0データロードを
作用可能にする（第４Ａ，４Ｂ及び４Ｃ図参照）。
次いで、バツフア１００は、選択されたワードの
内容をライン５１ないし５４に送信する。このプ
ロセスは、コマンド及びアドレスワードの「デー
タ長さ」フイールド１３６によつて指示されたワ
ード数がバツフアから転送されてしまうまで続
く。メモリ制御器１５からバスアダプタ２２への
転送についても同様のプロセスが生じる。

さて、第５Ａ図ないし第５Ｄ図を参照し、バス
２５を経ての転送を説明する。アダプタバス２５
を経て４種類の転送を行なうことができる（ステ
ツプ200）。先ず、バスアダプタ２２は、入／出力
データ転送に加わることができ、この場合、入／
出力バス２１から書き込みコマンドを受け取るか
（ステツプ201）又は読み取りコマンドを受け取る
（ステツプ202）。バスアダプタ２２は、CPU書き
込み転送に加わることもできる（ステツプ203）。
この場合、中央処理ユニツト１０は、制御レジス
タ１１４の１つか又は入／出力ユニツト２０に１
つかに制御情報を送信する。バスアダプタ２２が
加わる最後の形式の転送は、CPU読み取り転送
である（ステツプ204）。この場合、中央処理ユニ
ツトは、バスアダプタ２２の制御レジスタもしく
はステータスレジスタ１１３の内容を検索するか
又は１つの入／出力ユニツト２０のレジスタの内
容を検索する。

転送が入／出力書き込み転送である場合には、
バツフア制御論理回路１０１は、入／出力バス制
御論理回路１０３からのＩ／Ｏ IN信号に応答
して、入／出力バツフア１０５ないし１０７の中
の、転送に加わるべきバツフアを選択する。バツ
フア１１１のような特殊目的バツフアの使用を必
要とする転送の場合には、このバツフアが選択さ
れる。いずれの場合にも、バツフア制御論理回路
１０１は、書き込みコマンド及びアドレスを選択
されたバツフアのコマンドアドレスワード１２０
にロードできるようにし、且つ又、書き込むべき
データを、選択されたバツフアの位置121にロー
ドできるようにする（ステツプ210）。次いで、バ
ツフア制御論理回路は、アダプタバス２５のライ
ン５６の１つのIOA REQ要求信号を送信し、メ
モリ制御器１５へ転送要求を出す（ステツプ
211）。

メモリ制御器１５が、バスアダプタ２２に接続
されたライン５５の１つにIOA SEL選択信号を
送信すると共に、「ロード」を指示するエンコー
ドされたADRS CTRL制御信号をライン６０に
送信する時には、バツフア制御論理回路が、選択
されたバツフアのコマンド及びアドレスワードの
アドレスをバツフアアドレスカウンタにロード
し、バツフアが、識別されたコマンド及びアドレ
ス記憶位置の内容をアダプタバス２５に送信でき
るようにする（ステツプ212）。バツフアアドレス
カウンタ回路の１つの特定の実施例を、第６図に
ついて以下に説明する。

バスアダプタ２２がコマンド及びアドレスワー
ドをアダプタバス２５に送信した後、メモリ制御
器は、データラツチ３６のコマンド及びアドレス
ワードを受け取る。メモリ制御器は、フイールド
１３５のコマンドを直ちにデコードし、これを書
き込みコマンドとして認識する。データ長さフイ
ールド１３６は、転送されるべき位置121又は125
に含まれたデータワードの数を指示する。これに
応答して、メモリ制御器１５は、選択されたバツ
フアの記憶位置121又は125に記憶されたデータワ
ードをバスアダプタ２５が送信できるようにす
る。これを達成するため、メモリ制御器１５は、
「増加」を指示するエンコードされたADRS
CTRL制御信号をライン６０に送信し、バツフア
制御論理回路１０１が、ステツプ212で最初にロ
ードされたバツフアアドレスカウンタのアドレス
を増加して、データワードを記憶する選択された
バツフアの最初の位置を識別できるようにする
（ステツプ213）。

「増加」を指示するエンコードされたADRS
CTRL信号に応答して、バツフア制御論理回路１
０１は、バツフアアドレスカウンタを増加し、該
カウンタは、位置121又は125の最初のデータワー
ドを識別する。この位置の内容、即ち、データワ
ードは、次いで、ライン５１ないし５４を経てメ
モリ制御器１５へ送られる（ステツプ214）。ステ
ツプ212で送られたコマンド及びアドレスワード
に含まれたデータ長さフイールド１３６で指示さ
れた数のデータワードをメモリ制御器１５で受け
取るまで、ステツプ213及び214が繰り返される。
次いで、メモリ制御器は、ステツプ215において
DMA DONE信号をライン６２に送信する。こ
の点において転送が完了し（ステツプ216）、バツ
フア制御論理回路はバツフアを別の転送に使用す
ることができる。

入／出力読み取り転送（ステツプ202）は、第
５Ｂ図に示されたフローチヤートを参照して説明
する。入／出力バス２１から受け取つたコマンド
が読み取りコマンドである場合、バツフア制御論
理回路１０１は、入／出力バツフア１０５ないし
１０７の１つ又は特殊バツフアが必要な場合はバ
ツフア１１１を選択し、選択されたバツフアのコ
マンド及びアドレスワード位置120又は124へ読み
取りコマンド及びアドレスをロードする（ステツ
プ220）。次いで、バツフア制御論理回路１０１
は、これに接続されたライン５６の１つにIOA
REQ要求信号を送信し、メモリ制御器１５への
転送を要求する（ステツプ221）。

メモリ制御器１５は、バスアダプタ２２との転
送に加わる用意ができた時には、要求を出してい
るバスアダプタに接続されたライン５５の１つに
IOA SELアダプタ選択信号を送信し、「ロード」
を指示するエンコードされたADRS CTRL信号
をライン６０に送信する。バツフア制御論理回路
１０１は、選択されたバツフアのコマンドアドレ
スワードのアドレスをバツフアアドレスカウンタ
にロードする。バツフアアドレスカウンタの出力
は、転送される読み取りコマンド及びアドレスワ
ードを記憶しているバツフア１００内の位置を選
択する。次いで、バツフア制御論理回路は、アド
レスされた位置の内容をアダプタバス２５のライ
ン５０ないし５４に送信できるようにする（ステ
ツプ222）。

メモリ制御器は、データラツチ３６にコマンド
及びアドレスワードを受け取り、コマンドを読み
取りコマンドとしてデコードする。次いで、ライ
ン６０に現われるエンコードされたADRS
CTRL信号により、「増加」信号が送信され、バ
ツフア制御論理回路１０１（第３図）がバツフア
アドレスカウンタの内容を増加できるようにす
る。このバスアダプタに接続されたライン５５の
１つに現われるIOA SEL選択信号は、この時否
定される。然し乍ら、バツフアアドレスカウンタ
は、最初のデータワードを記憶する選択されたバ
ツフア内の位置を識別しており、DMA DONE
信号は送信されていないので、バスアダプタ２２
は、選択されたバツフアを別の転送に使用するこ
とができない。

次いで、メモリ制御器１５は、所望のデータを
検索する。メモリ制御器がデータを検索し、これ
をバスアダプタ２２へ送信する用意ができると、
DMA DONE信号をライン６２に送信し、バス
アダプタ２２に接続されたライン５５の１つに
IOA SEL信号を送信し、そしてライン６１に
MEM OUT信号を送信して、バスアダプタ２２
への転送を指示する。バツフア制御論理回路１０
１は、バツフアアドレスカウンタによつて識別さ
れたバツフア１００内の位置へデータを記憶する
用意をする。バスアダプタは、ライン５１ないし
５４を経てデータを受け取り、バツフアアドレス
カウンタにより識別された位置に記憶する。次い
で、メモリ制御器は、「増加」を指示するADRS
CTRL制御信号をライン６０に送信する。バツフ
ア制御論理回路１０１は、次の位置を指示するよ
うにバツフアアドレスカウンタを増加し、ライン
５１ないし５４からの信号をその位置に記憶でき
るようにする、このプロセスは、選択されたバツ
フアに全てのデータワードが記憶されてしまうま
で続く。

制御器１５がバスアダプタ２２へのIOA SEL
選択信号を否定すると、アダプタへの転送が完了
する。バツフア制御論理回路１０１は、入／出力
バス制御論理回路１０３へＩ／Ｏ OUT信号を
送信することにより、入／出力バス２１を経てバ
ツフアの内容を転送し始める（ステツプ225）。

メモリ制御器１５及びバスアダプタ２２が
CPUバツフア１１０（第３図）を経て転送を行
なうプロセスは、第５Ａ図及び第５Ｂ図に関連し
て上記した入／出力転送と若干異なる。CPUバ
ツフア１１０を使用する時には、メモリ制御器１
５は、バスアダプタ２５を介しての全ての転送を
開始する。

プロセツサ１０からの書き込み要求及びこれに
付随するデータに応答して、メモリ制御器１５及
びバスアダプタ２２は、第５Ｃ図に示されたステ
ップを実行する。メモリ制御器は、所望のバスア
ダプタに接続されたライン５５の１つにIOA
SEL信号を送信し、「ロード」を指示するエンコ
ードされたADRS CTRL信号をライン６０に送
信し、MEM OUTメモリ出力信号をライン６１
に送信し、CPU BUF信号をライン６４に送信す
る。同時に、メモリ制御器１５は、コマンド及び
アドレスワード（第４Ｄ図）をライン５１ないし
５４に送信する（ステツプ230）。バツフア制御論
理回路１０１は、ライン６４を経てCPU BUF信
号を受け取り、カウンタが、コマンド及びアドレ
スワードを記憶するCPUバツフア１１０の記憶
位置122のアドレスをロードできるようにする。
次いで、バツフア制御論理回路は、CPUバツフ
ア１１０内に識別された位置にライン５１ないし
５４の信号を記憶できるようにする。メモリは、
バスアダプタに接続されたライン５６の１つに現
われるIOA SEL信号及びMEM OUT信号をそ
の発生された状態に維持する。ライン６０に現わ
れるADRS CTRL信号のエンコード化は、「増
加」状態に変更され、次いで、メモリ制御器１５
はデータワードを送信する（ステツプ231）。バツ
フア制御論理回路は、バツフアアドレスカウンタ
を増加し、CPUバツフア１１０のアドレスされ
た位置123へデータワードをロードする。CPUバ
ツフアのコマンド及びアドレスワードのアドレス
がバスアダプタ内の制御レジスタ１１４を識別す
る場合には、バツフア制御論理回路１０１がこの
識別されたレジスタにデータワードを記憶できる
ようにする。然し乍ら、アドレスされた位置がバ
スアダプタ２２内のレジスタでない場合には、
入／出力バス制御論理回路１０３が入／出力バス
２１を介しての転送に加わることができる（ステ
ツプ232）。この転送中に、入／出力バス制御論理
回路１０３は、転送が首尾よく完了した場合に、
データワードがアドレス位置に記憶されたことを
指示する確認信号を受け取る。この確認信号が到
着した時、又は、バスアダプタ２２がその中の制
御レジスタ１１４にデータワードをロードした場
合（ステツプ233）、バスアダプタ２２は、CPU
BUF DONE信号をライン６２に送信する（ステ
ツプ234）。レジスタ１１４にデータをロードする
際にエラーが生じるか、又は、入／出力バス２１
から確認信号が到達しない場合には、アダプタバ
ス制御論理回路１０２がCPU BUF ERRエラー
信号をライン６６に送信する（ステツプ235）。こ
れで、CPUバツフア１１０を介しての書き込み
動作に応答した転送は完了する。

更に、第５Ｄに示されたように、入／出力要素
１２内の記憶位置を識別するプロセツサ１０から
のCPU READ要求に応答して、メモリ制御器１
５は、送信が行なわれるバスアダプタ２２に接続
されたライン５５の１つにIOA SEL信号を送信
し、「ロード」を指示するエンコードされた
ADRS CTRL信号をライン６０に送信し、
MEM OUT信号をライン６１に送信し、CPU
BUF信号をライン６４に送信する。同時に、メ
モリ制御器１５は、コマンド及びアドレスワード
（第４Ｄ図）をライン５１ないし５４に送信する
（ステツプ240）。発生されたIOA SEL信号によつ
て識別されたバスアダプタのバツフア制御論理回
路は、コマンド及びアドレスワードをカウンタに
記憶するCPUバツフア１１０の記憶位置122のア
ドレスをロードし、バツフア１００の識別された
位置に、ライン５１ないし５４からの信号を受信
及び記憶できるようにする（ステツプ240）。

次いで、バスアダプタ２２は、アドレスされた
位置の内容を検索する。アドレスが、バスアダプ
タ２２内のレジスタ１１３又は１１４の一方を識
別する場合には、バツフア制御論理回路１０１
は、レジスタの内容を検索し、CPUバツフア１
１０にデータワードを記憶する位置123にこれを
ロードする。アドレスが、入／出力ユニツト２０
内の位置を識別する場合には、入／出力バス制御
論理回路１０３が入／出力バスを経てアドレスさ
れた位置の内容を検索する。この場合も、CPU
バツフア１１０にデータワードを記憶する記憶位
置123に内容が記憶される（ステツプ214）。

アダプタ２２がアドレスされたレジスタの内容
を検索すると、CPU BUF DONEバツフア実行
信号をライン６５（第３図）に送信する（ステツ
プ242）。これに応答して、メモリ制御器１５は、
バスアダプタ２２に接続されたライン５５の１つ
にIOA SEL信号を送信し、「ロード」を指示する
エンコードされたADRS CTRL信号を送信し、
そしてCPU BUF信号をライン６４に送信する
（ステツプ243）。バツフア制御論理回路１０１は、
記憶位置１２３のアドレスをバツフアアドレスカ
ウンタにロードし、その内容を、ライン５１ない
し５４を経てメモリ制御器１５へ送信できるよう
にする。

従つて、メモリ制御器は、ライン６０に現われ
るエンコードされたADRS CTRLバツフアアド
レス制御信号を用いて、アダプタバス２５を経て
転送を行なえるようにバツフアアドレスカウンタ
のロード及び増加を制御することが明らかであろ
う。特殊目的のバツフアが必要とされない限り、
バツフア制御論理回路は、転送に使用されるバツ
フアを選択する。更に、バツフア１０５ないし１
０７の１つを用いてアダプタバス２５を介して転
送が行なわれる間に、バスアダプタ２２は、バツ
フア１０５ないし１０７の別の１つを用いて入／
出力バス２１を経て別の転送に加わることができ
る。

実際に、アダプタバス２５を介しての読み取り
転送の際には、読み取りコマンド及びアドレスワ
ードをメモリ制御器２５へ送信したバツフアは、
読み取りデータが返送されるまで使用されない。
読み取りデータは、そのバツフアアドレスカウン
タが既に増加されているので、同じバツフアへロ
ードされる。他の読み取り又は書き込み転送は、
バスアダプタ２２により、他のバツフア（これら
の各々が個々のバツフアアドレスカウンタを有し
ていれば）を介して、読み取りコマンド及びアド
レスワードが送信された時と読み取りデータが返
送された時との間に開始することができる。従つ
て、メモリ制御器１５と入／出力ユニツト２０と
の間の転送は、バスアダプタ２２内のバツフアシ
ステムを用いて加速することができる。

第６図は、カウンタ１５０、バツフア選択論理
回路１５１及びロード・クロツク回路１５２を含
むバツフアアドレスカウンタの一例を示す回路図
である。バツフア１００を経てバスアダプタ２２
とメモリ制御器１５との間で転送を行なう際に
は、CPUバツフア１００又はバツフア１１１の
ような特殊バツフアを介しての転送でない限り、
バツフア制御論理回路１０１がバツフア１０５な
いし１０７の１つを転送に加わるものとして選択
する。バツフア選択論理回路１５１は、バツフア
１０５ないし１０７のコマンド及びアドレスワー
ドを記憶する位置120のアドレスを識別する回路
を含んでいる。又、バツフア選択論理回路１４１
は、特殊目的バツフア１１０及び１１１にコマン
ド及びアドレスーワードを記憶する位置１２２及
び１２４のアドレスを有している。従つて、バツ
フア選択論理回路は、特殊バツフアを使用すべき
時を指示するCPU BUF及びLOCKのような信号
を受け取る。エンコードされたADRS CTRL信
号が「ロード」を指示する時には、バスアダプタ
に対するIOA SEL信号が発生され、CLKタイミ
ング信号が受信され、アンドゲート１５３が、オ
アゲート１５４を経てアドレスカウンタ１５０の
ロード（LD）入力を作動可能にし、且つ又バツ
フア選択論理回路１５１が転送に加えるべきバツ
フアを選択すると共に、コマンド及びアドレスワ
ードの記憶位置120、122又は124のアドレスを送
信することができるようにする。

エンコードされたADRS CTRL信号が「増加」
状態に変化すると、アンドゲート１５５は、ライ
ン７１のCLKタイミング信号が発生された時、
IOA SEL選択信号が依然としてバスアダプタ２
２を識別するならば、付勢される。付勢されたア
ンドゲート１５５は、オアゲート１５６を経て、
カウンタ１５０の「増加」（INC）入力を作動可
能にする。これにより、アドレスカウンタ１５０
は、CLKタイミング信号を受け取るたびに、選
択されたバツフアの位置を歩進的に増加すること
ができる。

又、アドレスカウンタは、INT LOAD及び
INT CLK内部ロード・クロツク信号に応答して
ロード及び増加され、入／出力バス２１とで転送
を行なうことができる。

前記したように、各バツフア１０５−１０７、
１１０及び１１１には、第６図に示すような個別
のバツフアアドレスカウンタを設けて、これらバ
ツフアを個々にロードしたりアンロードしたりす
ることができる。更に、これらバツフアには、
個々のバツフアアドレスカウンタを設けて、アダ
プタバス２５との転送を、入／出力バス２１との
転送とは別個に実行することもできる。例えば、
第５Ａ図に示された入／出力書き込み転送中に、
メモリ制御器１５が、選択されたバツフアから書
き込みコマンド及びアドレスワードを受信した直
後にDMA DONE信号を送信する場合には、メ
モリ制御器１５がバツフアから全ての書き込みデ
ータを受信してしまう前でも、バツフア制御論理
回路が入／出力バス２１からの転送に対しバツフ
アのロード再び開始できるのが望ましい。然し乍
ら、これを行なえるようにするためには、アダプ
タバス転送及び入／出力バス転送に対して個々の
バツフアアドレスカウンタを設けなければならな
い。

更に、アダプタバス２５を介して行なうメモリ
制御器１５とのデータ転送は、１つのバツフア、
例えば、Ｉ／Ｏ BUF Ａバツフア１０５で実行
することができ、これと同時に、別のバツフア、
例えば、Ｉ／Ｏ BUF Ｂバツフア１０６に対し
て入／出力バス２１との転送を行なうことができ
る。このように転送を行なえるようすることによ
り、入／出力バス２１とメモリ制御器１５との間
で転送されるデータの量を著しく増加することが
できる。

第３図に示したバスアダプタ２２の特定の実施
例は、前記した米国特許第4232366号に開示され
た入／出力バス２１に関連して説明した。入／出
力バス制御論理回路１０３、入力データ組み立て
論理回路１０４及び出力データ組み立て論理回路
１１２を適当に変更すれば、信号シーケンスの異
なる他の入／出力バスでも使用できることが当業
者に明らかであろう。

以上の説明は、本発明の特定の実施例に限定し
たものである。然し乍ら、本発明は、種々の基本
構造を有するデータ処理システムや、ここに開示
したものとは異なつた内部回路を使用したシステ
ムにおいても、本発明の全ての効果又はその中の
幾つかの効果を達成するようにして実施できるこ
とが明らかであろう。それ故、本発明の精神及び
範囲内に包含されるこのような全ての変更及び修
正は特許請求の範囲に網羅されるものとする。

【図面の簡単な説明】

第１図は、本発明により構成されたデジタルデ
ータ処理システムのブロツク図、第２図は、第１
図に示されたデータ処理システムに使用されるメ
モリ制御器のブロツク図、第３図は、本発明によ
つて構成された第１図に示されたデータ処理シス
テムに有用な入／出力バスアダプタのブロツク
図、第４Ａ図ないし第４Ｃ図は、第３図に示され
たバスアダプタに有用なバツフア装置を示す図、
第４Ｄ図は、第４Ａ図ないし第４Ｃ図に示された
バツフアの記憶位置の内容を示す図、第５Ａ図な
いし第５Ｄ図は、第３図に示したバスアダプタの
動作を説明するフローチヤート、そして第６図
は、第３図に示したバスアダプタのバツフア制御
論理部を示すブロツク図である。 １０……中央処理ユニツト（プロセツサ）、１
１……メモリユニツト、１２……入／出力要素、
１４……バス、１５……メモリ制御器、１６……
アレイ、１７……アレイバス、２０……入／出力
ユニツト、２１，２３……入／出力バス、２２，
２４……バスアダプタ、２５……アダプタバス、
２６……割込み要求／許可バス、３１……変換バ
ツフア、３２……データラツチ、３３……制御論
理回路、３４……物理アドレスメモリマツプ、３
７……キヤツシ／アレイバス制御器、１００……
バツフア、１０１……バツフア制御論理回路、１
０２……アダプタバス制御論理回路、１０３……
入／出力バス制御論理回路、１０４……入力デー
タ組立体。

Claims (1)

1. 【特許請求の範囲】 １ 情報信号及び転送制御信号の形態の情報を転
   送する導体によつて接続されたメモリ制御器及び
   入／出力制御器を備えたデータ処理システムにお
   いて、 Ａ 上記情報信号は、データワード、及びオペレ
   ーシヨン及び転送すべきデータワードの数を指
   定するフイールドを含むコマンドワードを含む
   ワードとして転送されるものであり、 Ｂ 上記メモリ制御器は、 (i) 情報信号転送導体に情報信号を送信したり
   該導体から情報信号を受信したりする手段
   と、 (ii) 上記入／出力制御器から転送要求信号を受
   信し、これに応答して上記入／出力制御器に
   転送制御信号を送信する手段と、 (iii) 実行さるべきオペレーシヨン及び転送さる
   べきワード数を決定するようにコマンドワー
   ドをデコードするコマンドワードデコード手
   段とを含み、 Ｃ 上記入／出力制御器は、 (i) 複数のアドレス可能な記憶位置で各々構成
   された複数のバツフアを含んだバツフア装置
   を備え、各バツフアの上記位置の１つは、ス
   タートアドレスで識別されたスタート位置で
   あり、上記バツフアは、上記メモリ制御器に
   対して転送するための情報信号を累積し、 (ii) 更に、前記バツフア装置における記憶位置
   を識別するアドレス信号を発生するバツフア
   アドレス制御手段を備え、 (iii) 更に、前記バツフア装置における前記バツ
   フアのスタートアドレスを記憶するバツフア
   識別手段を備え、 (iv) 更に、上記バツフアアドレス制御手段及び
   バツフア識別手段に接続されていて、上記バ
   ツフアアドレス制御手段が前記バツフア識別
   手段からの前記バツフアの１つのスタートア
   ドレスをロードできるようにする転送制御信
   号を上記メモリ制御器から受信する作動可能
   化手段を備え、上記転送制御信号は、更に、
   上記バツフアアドレス制御手段が、上記バツ
   フアアドレス制御手段によつて発生されたア
   ドレスを、バツフア内の他の記憶位置を識別
   するように増加できるように、上記作動可能
   化手段を可能化し、 (v) 更に、上記バツフアアドレス制御手段によ
   つて識別された位置の内容を上記メモリ制御
   器へ送信する手段を備えている、 ことを特徴とするデータ処理システム。 ２ 上記転送制御信号の１つは、上記入／出力制
   御器が上記メモリ制御器へ転送すべき情報を有し
   ている時に上記入／出力制御器によつて上記メモ
   リ制御器へ送信される要求信号を含み、上記メモ
   リ制御器は、要求信号の受信に応答して上記入／
   出力制御器との情報信号の転送に加われるように
   する手段を備えている特許請求の範囲第１項記載
   のデータ処理システム。 ３ 上記メモリ制御器は、要求信号を各々発生す
   る複数の入／出力制御器に接続され、上記メモリ
   制御器は、更に、情報転送に加わるべき上記入／
   出力制御器の１つを識別する選択信号を送信する
   手段を備えた特許請求の範囲第２項記載のデータ
   処理システム。 ４ 上記メモリ制御器及び上記入／出力制御器の
   各々は、更に、 Ａ 転送中にエラーを検出する手段と、 Ｂ 上記検出手段に接続されていて、各々のエラ
   ー検出手段がエラーを検出するのに応答してエ
   ラー信号を送信する手段を更に備え、 上記メモリ制御器及び上記入／出力制御器は、
   更に、他の上記エラー信号送信手段から上記エラ
   ー信号を受信する手段を含んでいる特許請求の範
   囲第１項記載のデータ処理システム。 ５ 上記メモリ制御器は、更に、上記入／出力制
   御器とやり取りする情報信号の転送方向を指示す
   る方向制御信号を送信する手段を備え、上記入／
   出力制御器は、更に、上記方向制御信号を受け取
   る手段であつて、上記バツフア装置が、上記方向
   制御信号の状態に応答して上記情報信号転送導体
   から情報信号を受け取つたり該導体に情報信号を
   送信したりできるようにする手段を備えた特許請
   求の範囲第１項記載のデータ処理システム。 ６ 上記転送制御信号は、ロード状態及び増加状
   態を有するようにエンコードされ、上記作動可能
   化手段は、上記バツフアアドレス制御手段が、ロ
   ード状態を有する転送制御信号に応答してアドレ
   スをロードできると共に増加状態を有する転送制
   御信号に応答してアドレスを増加できるようにす
   る手段を備えている特許請求の範囲第１項記載の
   データ処理システム。 ７ 上記コマンドワードは、バツフアにおいてバ
   ツフアのスタートアドレスを有する位置に記憶さ
   れ、コマンドワードに付随するデータワードは、
   バツフアにおいてそれに続く位置に記憶され、メ
   モリ制御器は、バツフアのコマンドワードを転送
   できるようにロード状態を有する転送制御信号を
   送信すると共にバツフアからデータワードを転送
   するように増加状態を有する転送制御信号を送信
   する手段を備え、メモリ制御器は、コマンドワー
   ドで指定された数のデータが転送されてしまつた
   時に上記転送制御信号の転送を終了させる特許請
   求の範囲第６項記載のデータ処理システム。 ８ コマンドワードによつて指定されたコマンド
   フイールドは、データワードが上記入／出力制御
   器へ転送されるべきであることを指示し、更に、
   そのコマンドワードは、転送さるべきデータワー
   ドのメモリ内の記憶位置を識別するアドレスフイ
   ールドを含み、上記メモリ制御器は、上記コマン
   ドワードデコード手段により、データワード数フ
   イールドで指定されたデータワード数を得て、そ
   の後でその数だけデータワードを上記入／出力制
   御器へ転送するための手段を備えた特許請求の範
   囲第７項記載のデータ処理システム。 ９ 上記各々のバツフアは、当該バツフアとやり
   取りされる情報信号を、上記メモリ制御器、及び
   上記入／出力制御器に接続された別のユニツトに
   対して転送するための個別のバツフアアドレス制
   御手段を備えており、上記作動可能化手段は、
   各々の上記バツフアアドレス制御手段を個々に作
   動可能にして、上記メモリ制御器及び上記別のユ
   ニツトからの情報信号が上記バツフアに個々に記
   憶させられたり、上記バツフアからの情報信号が
   上記メモリ制御器及び上記別のユニツトへ個々に
   送信させられたりしうるようにする特許請求の範
   囲第８項記載のデータ処理システム。 １０ 上記メモリ制御器は、上記入／出力制御器
   との情報転送が完了するのに応答して完了信号を
   送信する手段を更に備え、上記入／出力制御器
   は、更に、上記完了信号の受信に応答して上記バ
   ツフアアドレス制御手段がバツフアを次の情報転
   送に使用できるようにする手段を備えた特許請求
   の範囲第９項記載のデータ処理システム。 １１ 上記メモリ制御器は、バツフアからコマン
   ドワードを受信した直後に完了信号を送信し、上
   記作動可能化手段は、上記バツフアアドレス制御
   手段を作動可能にし、上記別のユニツトからの情
   報を上記バツフアに記憶してその直後に別の転送
   を行えるようにする特許請求の範囲第１０項記載
   のデータ処理システム。 １２ 情報信号及び転送制御信号の形態の情報を
   転送する導体によつて接続されたメモリ制御器及
   び入／出力制御器を備えたデータ処理システムに
   おいて、 Ａ 上記情報信号は、データワード、及びオペレ
   ーシヨン及び転送すべきデータワードの数を指
   定するフイールドを含むコマンドワードを含む
   ワードとして転送されるものであり、 Ｂ 上記メモリ制御器は、 (i) 情報信号転送導体に情報信号を送信したり
   該導体から情報信号を受信したりする手段
   と、 (ii) 上記入／出力制御器から転送要求信号を受
   信し、これに応答して上記入／出力制御器に
   転送制御信号を送信する手段と、 (iii) 実行さるべきオペレーシヨン及び転送さる
   べきワード数を決定するようにコマンドワー
   ドをデコードするコマンドワードデコード手
   段とを含み、 Ｃ 上記入／出力制御器は、 (i) 複数のアドレス可能な記憶位置で各々構成
   された複数のバツフアを含んだバツフア装置
   を備え、各バツフアの上記位置の１つは、ス
   タートアドレスで識別されたスタート位置で
   あり、上記バツフアは、上記メモリ制御器に
   対して転送するための情報信号を累積し、上
   記バツフア装置は、さらに、アドレスによつ
   て各々識別される複数の記憶位置を含む特殊
   目的バツフアを備え、この特殊目的バツフア
   は、その記憶位置の１つのアドレスよりなる
   スタートアドレスによつて定められており、 (ii) 更に、前記バツフア装置における記憶位置
   を識別するアドレス信号を発生するバツフア
   アドレス制御手段を備え、 (iii) 更に、前記バツフア装置における前記バツ
   フアのスタートアドレスを記憶するバツフア
   識別手段を備え、 (iv) 更に、上記バツフアアドレス制御手段及び
   バツフア識別手段に接続されていて、上記バ
   ツフアアドレス制御手段が前記バツフア識別
   手段からの前記バツフアの１つのスタートア
   ドレスをロードできるようにする転送制御信
   号を上記メモリ制御器から受信する作動可能
   化手段を備え、上記転送制御信号は、更に、
   上記バツフアアドレス制御手段が、上記バツ
   フアアドレス制御手段によつて発生されたア
   ドレスを、バツフア内の他の記憶位置を識別
   するように増加できるように、上記作動可能
   化手段を可能化し、 (v) 更に、上記バツフアアドレス制御手段によ
   つて識別された位置の内容を上記メモリ制御
   器へ送信する手段を備えており、 上記入／出力制御器は、上記特殊目的バツフア
   を、特殊目的バツフア制御信号に応答して情報転
   送に使用できるようにし、上記バツフアアドレス
   制御手段は、特殊目的バツフア制御信号に応答し
   て上記特殊目的バツフアのスタートアドレスを上
   記バツフアアドレス制御手段にロードすることを
   特徴とするデータ処理システム。 １３ 上記入／出力制御器は、更に、上記特殊目
   的バツフアを用いた情報転送が終了するのに応答
   して上記メモリ制御器へ終了信号を送信する手段
   を備えた特許請求の範囲第１２項記載のデータ処
   理システム。 １４ 上記入／出力制御器は、上記特殊目的バツ
   フアに接続される制御・ステータス情報を記憶す
   るレジスタを含み、上記メモリ制御器は、上記特
   殊目的バツフアとの上記情報の転送により上記レ
   ジスタに制御情報を記憶したりここから情報を検
   索したりする特許請求の範囲第１３記載のデータ
   処理システム。