JPH08163473A - 画像表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像表示装置で使用するパルス幅変調（ＰＷ
Ｍ）回路への映像信号データの分配を小規模回路構成に
より行う。 【構成】 メモリに対し、アドレス増減ステップを１水
平期間前の増減ステップのＮ倍のステップで変化させ、
各アドレス毎にリードモディファイライトにより、１水
平走査前の映像データを各パルス幅変調（ＰＷＭ）回路
１３７で必要な順序、すなわちＮ個ごとに読み出すこと
により、サンプリング映像信号の並び変えを行う映像信
号並び変え装置５００と、前記映像信号並び変え装置か
らの映像信号データをホールドする、１／９水平有効画
面期間分の容量のサンプルホールド回路５０１により、
パルス幅変調（ＰＷＭ）回路１３７への映像信号データ
の分配を小規模回路構成により行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像機器における画像
表示装置に関するものである。

【０００２】

【従来の技術】従来、カラーテレビジョン画像表示素子
としては、ブラウン管が主として用いられているが、ブ
ラウン管では画面に比して、奥行きが非常に長く、薄型
テレビジョン受像機を製作することは不可能であった。
そこで、平板上の表示素子としてＥＬ表示素子、プラズ
マ表示素子、液晶表示素子、等が開発されているが、何
れも輝度、コントラスト、色再現性等の性能面で不十分
である。そこで、ブラウン管並の高品質の画像を電子ビ
ームを用いた平板上の装置で表示することを目的とし
て、スクリーン上の画面をマトリックス状の区分に隙間
なく分割し、夫々の区分毎に電子ビームを偏向走査して
蛍光体を発光させ、全体としてカラーテレビジョン画像
を構成する画像表示装置がある。

【０００３】以下図面を参照しながら、上述した従来の
画像表示装置の一例について説明する。図５は従来の画
像表示装置の表示素子の分解斜視図を示すものである。

【０００４】図５において、１は背面電極、２は電子ビ
ーム源としての線陰極、３は引出電極、４は信号電極、
５および６は集束電極、７は水平偏向電極、８は垂直偏
向電極であり、これらの構成部品を前面ガラス容器９、
肯面ガラス板１０の中に収納し容器内を真空としたもの
である。

【０００５】背面電極１の４隅に面取りが施されている
のは、前記、各種電極と線陰極２の支持枠の基底台（図
示せず）が置かれるためである。

【０００６】線陰極２は水平方向に一様に分布する電子
流を発生するように水平方向に架張されており、かかる
線陰極２は適宣間隔を介して垂直方向に複数本設けられ
ている。これらの線陰極２は、たとえばタングステン線
の表面に酸化物陰極材料が塗着された構造をとる。

【０００７】背面電極１は、背面ガラス板１０上に導電
体を塗布することにより形成され、線陰極２に対し平行
に設けられる。引出電極３は線陰極２を介して背面電極
１と対向し、水平方向に適宣間隔で設けられた貫通孔１
１の列を、各線陰極に対向する水平線上に有する導電板
からなる。貫通孔１１は実施例では円形であるが、楕円
または長方形でもよく、またスリット状のものでもよ
い。

【０００８】信号電極４は、引出電極３における貫通孔
１１の夫々に相対向する位置に所定間隔を介して複数個
配置された垂直方向に細長い導電板１２の列からなり、
各導電板においては、引出電極３の貫通孔１１に相対向
する位置に、同様の貫通孔１３を有している。貫通孔１
３の形状は楕円または長方形でもよく、また垂直方向の
細長いスリット状のものでもよい。

【０００９】集束電極５は、信号電極４の貫通孔１３と
夫々に対向する位置に貫通孔１４を有する導電板からな
る。貫通孔１４の形状は、円、楕円、スリット状のもの
でもよい。集束電極６は、集束電極５の貫通孔１４に相
対向する位置に縦につながったスリット孔１５を有して
いる。スリット孔１５の形状は、丸穴、楕円、長方形状
のものでもよい。

【００１０】水平偏向電極８は、同一平面に適宣間隔を
介して互いに噛み合った２枚の櫛状の端部でつながった
導電板１６と１７から構成されており、導電板１６と１
７の間に作られた空間１８は、集束電極６の貫通スリッ
ト孔１５と相対向している。垂直偏向電極８は、図５に
示すごとく端部で連結された導電板１９と２０即ち２枚
の櫛状の導電板１９、２０を同一平面状で適宣間隔を介
して互いに噛み合わせた構成からなる。

【００１１】スクリーン２１は、電子ビームの照射によ
って発光する蛍光体２２をガラス容器９の内面に塗布
し、その上にメタルバック層（図示せず）が付加されて
構成される。

【００１２】また、前述した引出電極３、信号電極４、
集束電極５及び６、水平偏向電極７、垂直偏向電極８
は、夫々絶縁性の接着剤（ここでは図示せず）で接合さ
れており、一体の電極ブロック２４を形成している。

【００１３】以上のように構成された画像表示素子の動
作について簡単に説明する。先ず線陰極２を、電子放出
を容易にするためにヒータ電流を流し加熱する。加熱状
態で背面電極１、線陰極２、引出電極３に適当な電圧を
印加し、線陰極２表面からシート状電子ビームを放出さ
せる。シート状電子ビームは引出電極３の貫通孔１１に
よって複数個に分割され多数の電子ビーム流２３とな
る。

【００１４】この電子ビーム流２３は、信号電極４に印
加される映像信号に応じて、信号電極４により通過量を
各電子ビーム流個別に調節される。次に信号電極４を通
過した電子ビームは、集束電極５、６の貫通孔１４、１
５の静電レンズ効果によって集束、成形された後、水平
偏向電極７の相隣る導電板１６、１７および垂直偏向電
極８の相隣る導電板１９、２０に与えられる電位差によ
って水平及び垂直に偏向される。更にスクリーン２１の
メタルバック層には高電圧（例えば１０ＫＶ）が印加さ
れており、電子ビームは高エネルギーに加速されてメタ
ルバックに衝突し、蛍光体を発光させる。

【００１５】次に、この表示素子にテレビジョン映像を
表示するための駆動回路の要部を図６に示して説明す
る。図６は従来の画像表示装置の駆動回路の構成を示す
ブロック図である。

【００１６】まず、電子ビーム流２３をスクリーン２１
に照射してラスターを発光させるための駆動部分につい
て説明する。

【００１７】電源回路１２２は表示素子の各電極に所定
の電圧を印加するための回路で、通常は、背面電極１、
引出電極３、集束電極５、スクリーン２１にそれぞれ直
流電圧が印加される。

【００１８】入力端子１２３にはテレビジョン信号の複
合映像信号が加えられ、同期分離回路１２４で垂直同期
信号Ｖと水平同期信号Ｈが分離抽出される。垂直偏向回
路１４０は、垂直偏向電極８の櫛状の導伝板１９、２０
に垂直偏向信号ＤＶ，ＤＶ’を出力する。水平偏向回路
１４１は、水平偏向電極７の櫛状の導伝板１６、１７に
水平偏向信号ＤＨ，ＤＨ’を出力する。

【００１９】一方、線陰極制御回路１２６は、線陰極２
の駆動パルスＫ１，Ｋ２・・Ｋ４４を発生する。図７
は、線陰極の本数が４４本、水平偏向段数を９、各線陰
極当たりの垂直偏向段数を５としたときの、駆動回路の
要部の動作波形図を示したものである。

【００２０】図７に示すように、ＤＶとＤＶ’信号は水
平同期信号Ｈ毎に互いに逆方向に階段状に変化して、そ
の差電圧により電子ビーム流２３を５段階に垂直方向に
偏向する。ＤＶ，ＤＶ’の階段波形が交互に上昇、下降
を示すのは垂直偏向電極８の櫛状の導伝板１９、２０が
５水平走査期間毎に、電子ビーム流からみて交互に上下
が入れ替わるからである。 また、ＤＨとＤＨ’信号に
ついては、１水平走査線期間に、その差電圧により電子
ビームを水平方向に９段階に偏向する。

【００２１】また、線陰極制御パルスは（図７）のＫ
１，Ｋ２，・・Ｋ４４の様に各線陰極線毎に、全垂直期
間内に５水平走査期間（以下、５Ｈ期間と称す）のみ低
電位となり、電子の放出はこの低電位期間に行われる。
それ以外の期間には、電子放出が行われないように高電
位を加えておいて、更に上記低電位期間での電子放出が
容易になるように線陰極には電流を流して加熱してい
る。このように、有効垂直走査期間に、上方から下方の
線陰極に向かって順番に５水平走査期間ずつ電子放出が
行われる。

【００２２】以上の結果、４４本の線陰極の上方のもの
から順に５Ｈ期間づつ、電子ビームが放出され、且つ各
電子ビームは垂直方向での４４の区分内で上方から下方
に順次１ライン分づつ垂直偏向されることになり、スク
リーン２２上では上端の第１ラインから下端の２２０ラ
インまで順次ラスタが描かれる。

【００２３】更に、各ラスタでは、水平方向に複数に分
割された各電子ビームは、水平方向に９段階に偏向され
て、この９段階はスクリーン２２上の各区分内の３画素
分のＲ，Ｇ，Ｂ各蛍光体に対応し、順次照射される。

【００２４】以下、説明の便宜上、この第１画素をＲ
ｉ，Ｇｉ，Ｂｉとし、第２画素を、Ｒｉ＋１，Ｇｉ＋
１，Ｂｉ＋１とし、第３画素をＲｉ＋２，Ｇｉ＋２，Ｂ
ｉ＋２とする。 この各水平区分毎の電子ビームをＲ
ｉ，Ｇｉ，Ｂｉ，Ｒｉ＋１，Ｇｉ＋１，Ｂｉ＋１，Ｒｉ
＋２，Ｇｉ＋２，Ｂｉ＋２の映像信号により変調するこ
とにより、カラーテレビジョン画像を表示することがで
きる。

【００２５】次に、その電子ビームの変調制御部分につ
いて、再び（図６）を用いて説明する。

【００２６】まず、テレビジョン信号入力端子１２３に
加えられた複合映像信号は色復調回路１３０に加えら
れ、Ｒ，Ｇ，Ｂの各原色信号（以下ＲＧＢ映像信号と称
す）が出力される。出力されたＲＧＢ映像信号はＡ／Ｄ
変換器３００でデジタル変換される。

【００２７】次に、デジタル変換されたＲＧＢ映像信号
はサンプルホールド回路組１３１に加えられる。各サン
プルホールド回路組１３１は、それぞれ、Ｒｉ，Ｇｉ，
Ｂｉ，Ｒｉ＋１，Ｇｉ＋１，Ｂｉ＋１，Ｒｉ＋２，Ｇｉ
＋２，Ｂｉ＋２用の９個のサンプルホールド回路を有し
ている。それらのサンプルホールド出力は夫々保持用の
メモリ組１３２に加えられる。

【００２８】基準クロック発振器１３３はＰＬＬ回路な
どにより構成されており、水平同期信号Ｈに対して位相
が一定の基準クロックＳＣＫを発生する。この基準クロ
ックＳＣＫはタイミングパルス発生回路１３４に加えら
れ、ここでは、各種のタイミングパルスを水平同期信号
Ｈと垂直同期信号Ｖを基準に発生する。

【００２９】先頭のサンプルホールド回路１３１では、
有効水平走査線期間の先頭の画素に相当するサンプリン
グ開始パルスｔ１に基づき、映像信号のサンプリングを
開始する。このサンプリング開始パルスｔ１は、シフト
レジスタ等により、順次次のサンプルホールド回路へ伝
達され夫々サンプリングが行われる。このことにより各
サンプルホールド回路組１３１には各区分の夫々の３ト
リオ画素分のＲｉ，Ｇｉ，Ｂｉ，Ｒｉ＋１，Ｇｉ＋１，
Ｂｉ＋１，Ｒｉ＋２，Ｇｉ＋２，Ｂｉ＋２の各映像信号
が個別にホールドされる。

【００３０】このホールドされた映像信号は１ライン分
のサンプルホールド終了後に水平同期信号Ｈに同期して
によりメモリ組１３２に一斉に転送される。この保持さ
れたＲｉ，Ｇｉ，Ｂｉ，Ｒｉ＋１，Ｇｉ＋１，Ｂｉ＋
１，Ｒｉ＋２，Ｇｉ＋２，Ｂｉ＋２の信号はスイッチ回
路１３５に加えられる。各スイッチ回路１３５は、タイ
ミングパルス発生回路１３４からの各水平期間を９分割
したパルス”Ｈ９”によって制御されており、メモリ組
１３２からのＲｉ，Ｇｉ，Ｂｉ，Ｒｉ＋１，Ｇｉ＋１，
Ｂｉ＋１，Ｒｉ＋２，Ｇｉ＋２，Ｂｉ＋２の各映像信号
を１／９水平同期期間毎に時分割して、パルス幅変調
（ＰＷＭ）回路１３７に順次出力する。

【００３１】パルス幅変調（ＰＷＭ）回路１３７では、
Ｒｉ，Ｇｉ，Ｂｉ，Ｒｉ＋１，Ｇｉ＋１，Ｂｉ＋１，Ｒ
ｉ＋２，Ｇｉ＋２，Ｂｉ＋２の各映像信号の大きさに応
じて、パルス幅変調（ＰＷＭ）された信号電極制御信号
Ｖ１２が出力される。更に、この信号電極制御信号は表
示素子の信号電極４の導電板１２に夫々個別に加えられ
る。このように水平偏向と上記スイッチ回路１３５の切
換は完全に同期しており、以上の結果、走査線内の各画
素が映像信号にしたがって発光表示される。この制御
が、この例では５×４４の２２０ライン分について上方
のラインから順次行われて、テレビジョン映像が表示さ
れる。

【００３２】

【発明が解決しようとする課題】しかしながら、上記構
成によれば、前記サンプルホールド回路群は有効水平走
査線期間の全画素の２倍に相当する容量が必要となって
くる。この容量は例えば、ＲＧＢ各映像信号が８ｂｉｔ
でサンプリングされており、有効画面期間のＲＧＢ各サ
ンプリング数を、６６６とすると、８×６６６×３×２
＝＞３２ｋｂｉｔになる。さらに、サンプルホールド回
路は通常データフリップフロップ（以下ＤＦＦと称す）
等により構成されることから、これをＧａｔｅＡｒｒａ
ｙ等により構成したとすると、１ｂｉｔのＤＦＦの構成
に５ｇａｔｅとして、約１６０ｋｇａｔｅも必要とな
る。

【００３３】本発明は上記問題点に鑑み、読み書き可能
メモリ（ＲＡＭ、以下単にメモリと称す）を利用して、
映像信号の順序を並び変え、パルス幅変調（ＰＷＭ）回
路へ適切なタイミングで画素データを送ることにより、
大容量の前記大容量サンプルホールド回路を不要とした
低廉な画像表示装置を提供することを目的とする。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に本発明の画像表示装置は、総合の容量が水平有効画面
期間程度に相当するメモリとメモリ制御回路からなる映
像信号並び変え装置と、前記映像信号並び変え装置から
の映像信号データをホールドする、１／９水平有効画面
期間分の容量のサンプルホールド回路とを備えている。

【００３５】

【作用】メモリに対し、アドレス増減ステップを１水平
期間前の増減ステップのＮ倍のステップで変化させ、各
アドレス毎にリードモディファイライトにより、１水平
走査前の映像データを各パルス幅変調（ＰＷＭ）回路で
必要な順序、すなわちＮ個ごとに読み出すことにより、
サンプリング映像信号の並び変えを行うことができる。

【００３６】Ｎ＝９に設定すると、上記のように構成さ
れた映像信号並び変え装置からは、まず、最初にパルス
幅変調（ＰＷＭ）回路で必要な、通常は３トリオ画素の
先頭のＲ画素に相当する、１／９水平有効画面期間分の
映像信号が順次出力される。この、映像信号（通常各３
トリオの先頭トリオのＲ画素）データはサンプルホール
ド回路に順次ホールドされ、１／９水平有効画面期間分
のホールドが完了すると、ホールドされた全データはパ
ルス幅変調（ＰＷＭ）回路に転送され、パルス幅変調
（ＰＷＭ）回路では、このデータに基づき各信号電極に
対し、先頭トリオのＲ画素に相当するパルス幅変調（Ｐ
ＷＭ）を行う。

【００３７】このパルス幅変調（ＰＷＭ）期間には、次
の１／９水平有効画面期間の映像信号、通常は先頭トリ
オのＧ画素が映像信号並び変え装置から順次出力され、
同様にサンプルホールド回路にホールドされていく。こ
の動作を水平走査期間に９回繰り返すことにより、３ト
リオ分の映像信号に相当するパルス幅変調（ＰＷＭ）が
行われるため、サンプルホールド回路は１／９水平有効
走査線期間相当の容量で画像の表示が行えることとな
る。

【００３８】

【実施例】以下、本発明の１実施例における画像表示装
置について、図面を参照しながら説明する。図１は、本
発明の１実施例における画像表示装置の駆動回路の構成
を示すブロック図である。図１において、従来例と同一
部分には同一符号を付して説明は省略する。

【００３９】図１において、５００はデータ分割回路９
００とメモリＲ／Ｗ制御回路９０１からなる映像信号並
び変え回路で、サンプリングされた映像信号をメモリを
用いて、各パルス幅変調（ＰＷＭ）回路で必要な順序
に、映像信号の並び変えを行う。図２はデータ分割回路
９００の入出力信号を示すタイミング図である。

【００４０】図２に示すように、データ分割回路９００
では、後段のメモリＲ／Ｗ制御回路９０１での処理に合
わせ、Ｒ，Ｇ，Ｂ入力映像信号を３グループに分けて出
力している。このように、Ｒ，Ｇ，Ｂ入力信号を３グル
ープに分けるのは、後に説明するが、後段のメモリＲ／
Ｗ制御回路９０１での処理に合わせるためである。ま
た、メモリＲ／Ｗ制御回路９０１では、図１の様に各グ
ループに対し、同一構成の処理回路をａ，ｂ，ｃと３個
並列に用いている。

【００４１】以下図面を用いて、このメモリＲ／Ｗ制御
回路９０１の動作について説明する。図３は、メモリＲ
／Ｗ制御回路９０１ａの一構成例を示すブロック図であ
る。メモリＲ／Ｗ制御回路９０１ｂ，ｃも同一の構成で
ある。

【００４２】図３において、６００はデータライン切換
スイッチでメモリへのデータ入出力信号を切り換える。

【００４３】６０１は読み書き可能メモリ（ＲＡＭ）
で、一つが１水平有効画面のサンプリングドット数の１
／３程度の容量をもっている６０２ａ，ｂ，ｃは論理和
回路，６０３ａ，ｂ，ｃは４ビットの９進カウンタで、
図の様に３段に接続されている。６０４はシフトレジス
タで、Ｈパルスごとに、Ｑ1，Ｑ2，Ｑ3出力をシフト動
作する。６０５は、データフリップフロップで、基準ク
ロックＳＣＫの立ち下がりでデータをラッチ出力する。
７０１，７０２はそれぞれデータの入力端子，出力端子
である。

【００４４】以下、図４を参照しながら、以上のように
構成された映像信号並び変え回路の動作について説明す
る。図４は、図３の主要部の動作波形を示す動作波形図
である。

【００４５】１水平期間の実際の画素のトリオ数は６５
０から７５０トリオ程度で使用されるが、ここでは、説
明を簡明にするために、１水平期間のトリオデータ数を
７２９トリオとし、水平期間のすべてが水平有効画面期
間として説明する。図３において、Ｖ，Ｈはそれぞれ垂
直同期信号（以下、単にＶ同期と称す），水平同期信号
（以下、単にＨ同期と称す）を示している。シフトレジ
スタ６０４は、Ｖ同期により、Ｑ1 ，Ｑ2 ，Ｑ3 出力が
それぞれ、Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈにプリセットさ
れ、Ｈ同期毎に図４のように、シフト動作を繰り返す。

【００４６】６０３ａ、ｂ，ｃはそれぞれ、４ビットの
９進カウンタでＳＣＫごとに、０から８までをカウント
し、８になると、リップルキャリィ出力（以下、ＲＣＯ
と称す）を上位カウンタのリップルキャリィ入力（以
下、ＲＣＩと称す）へ出力する。また、メモリ６０１
は、図のように、Ｒ／Ｗ端子には基準クロックＳＣＫが
接続されており、データ端子には、基準クロックＳＣＫ
により制御されたデータ選択スイッチ６００により、メ
モリへのデータの入出力が切り換えられているため、各
アドレスに対し、リードモディファイライト動作を行
う。

【００４７】まず、シフトレジスタ６０４出力Ｑ1 ，Ｑ
2 ，Ｑ3 出力がＬｏｗ，Ｌｏｗ，Ｈｉｇｈのときの動作
を説明する。このときカウンタ６０３ａのＲＣＩはＨｉ
ｇｈのため、出力Ｑaは図の様にクロックＳＣＫごとに
０から８を繰り返しカウントする。また、カウンタ６０
３ｂのＲＣＩは、カウンタ６０３ａのＲＣＯに論理和回
路６０２ａを介して接続されているため、カウンタ６０
３ａのＲＣＯが出力される毎にカウントアップする。さ
らに、カウンタ６０３ｃがその上位で同様にカウントア
ップする。

【００４８】このように、シフトレジスタ６０４出力Ｑ
1 ，Ｑ2 ，Ｑ3 出力がＬｏｗ，Ｌｏｗ，Ｈｉｇｈのとき
には、カウンタ６０３ａをＬＳＢ側のカウンタとして動
作する。一方この時、データ入力端子７０１には図４の
様にｄ０〜ｄ７２８が入力されており、この順序でデー
タがメモリ６０１内に書き込まれる。

【００４９】そして、次の水平走査線になり、水平同期
信号Ｈが入力されると、シフトレジスタ６０４出力Ｑ1
，Ｑ2 ，Ｑ3 出力がＨｉｇｈ，Ｌｏｗ，Ｌｏｗにシフ
トする。このときカウンタ６０３ｂのＲＣＩはＨｉｇｈ
のため、出力Ｑｂは図の様にクロックＳＣＫごとに０か
ら８を繰り返しカウントする。また、カウンタ６０３ｃ
のＲＣＩは、カウンタ６０３ｃのＲＣＯに論理和回路６
０２ｂを介して接続されているため、カウンタ６０３ｂ
のＲＣＯが出力される毎にカウントアップする。さら
に、カウンタ６０３ａがその上位で同様にカウントアッ
プする。

【００５０】このように、シフトレジスタ６０４出力Ｑ
1 ，Ｑ2 ，Ｑ3 出力がＨｉｇｈ，Ｌｏｗ，Ｌｏｗのとき
には、カウンタ６０３ｂをＬＳＢ側のカウンタとして動
作する。

【００５１】一方、この時メモリ６０１では、各アドレ
スに対し、基準クロックＳＣＫがＨｉｇｈの際には、メ
モリ内容の読みだしを、ＳＣＫがＬｏｗの際には書き込
みの、リードモディファイライト動作を行っているた
め、メモリ６０１からは、（図４）に示す様に、先の水
平同期期間に書き込まれた映像信号データが、９個おき
にｄ０，ｄ９，ｄ１８，・・と読み出されることにな
る。

【００５２】さらに、次の水平走査線になり、水平同期
信号Ｈが入力されると、シフトレジスタ６０４出力Ｑ1
，Ｑ2 ，Ｑ3 出力がＬｏｗ，Ｈｉｇｈ，Ｌｏｗにシフ
トし、カウンタ６０３ｃをＬＳＢ側のカウンタとして動
作するため、メモリ６０１からは、やはり先の水平同期
期間に書き込まれた映像信号データを、９個おきにｄ
０’，ｄ９’，ｄ１８’，・・・と読み出されることと
なる。

【００５３】さらに、水平同期信号Ｈが入力されると、
シフトレジスタ６０４出力Ｑ1 ，Ｑ2 ，Ｑ3 出力がＬｏ
ｗ，Ｌｏｗ，Ｈｉｇｈにシフトし、カウンタ６０３ａを
ＬＳＢ側のカウンタとして動作する最初の動作にもど
り、同様に、先の水平同期期間に書き込まれた映像信号
データが、９個おきに読み出される。

【００５４】以上のように、メモリに対し、アドレス増
減ステップを１水平期間前の増減ステップの９倍のステ
ップで変化させ、各アドレス毎にリードモディファイラ
イトにより、１水平走査前の映像データを各パルス幅変
調（ＰＷＭ）回路で必要な順序、すなわち９個ごとに読
み出すことにより、サンプリング映像信号の並び変えを
行うことができる。

【００５５】以下、再び図１を用いて、更に本発明の画
像表示装置の動作を説明する。図１において、２３４は
タイミングパルス発生回路で、従来例と同様に各種タイ
ミングパルスを発生するが、サンプリング開始パルスと
して従来例では、有効水平画面期間の先頭に相当するサ
ンプリング開始パルスｔ１を用いていたが、ここでは水
平同期期間の９倍のレートのパルス信号”Ｈ９”を使用
する。

【００５６】５０１はサンプルホールド回路で、従来例
のサンプルホールド回路１３１では、Ｒｉ，Ｇｉ，Ｂ
ｉ，Ｒｉ＋１，Ｇｉ＋１，Ｂｉ＋１，Ｒｉ＋２，Ｇｉ＋
２，Ｂｉ＋２と各パルス幅変調（ＰＷＭ）回路１３７毎
に９画素分の容量が必要であったが、ここでは各ＰＷＭ
回路毎に１画素分の容量で構成されている。５０２はシ
フトレジスタでサンプルホールド開始タイミングを”Ｈ
９”信号パルスを基にして各サンプルホールド５０１
に、適切なタイミングで分配供給する。

【００５７】以下、再び（図１）を参照しながら、以上
のように構成された映像信号並び変え回路の動作につい
て説明する。

【００５８】映像信号並び変え回路５００からは、ま
ず、最初にパルス幅変調（ＰＷＭ）回路１３７で必要
な、通常は３トリオ画素の先頭のＲ画素に相当する、１
／９水平有効画面期間分の映像信号 Ｒ１，Ｒ４，Ｒ７，Ｒ１０，Ｒ１３，・・・ が順次出力される。

【００５９】この、映像信号（通常各３トリオの先頭ト
リオのＲ画素）データはシフトレジスタ５０２からのタ
イミングにより、サンプルホールド回路５０１に順次ホ
ールドされ、１／９水平有効画面期間分のホールドが完
了すると、ホールドされた全データは”Ｈ９”パルスに
よりパルス幅変調（ＰＷＭ）回路１３７に一斉に転送さ
れ、パルス幅変調（ＰＷＭ）回路１３７では、このデー
タに基づき各信号電極では、先頭トリオのＲ画素に相当
するパルス幅変調（ＰＷＭ）を行う。このパルス幅変調
（ＰＷＭ）期間には、次の１／９水平有効画面期間の映
像信号、通常は先頭トリオのＧ画素、Ｇ１，Ｇ４，Ｇ７
が、映像信号並び変え装置から順次出力され、同様にサ
ンプルホールド回路５０１にホールドされていく。この
動作を水平走査期間に９回繰り返すことにより、３トリ
オ分の映像信号に相当するパルス幅変調（ＰＷＭ）が行
われるため、サンプルホールド回路は１／９水平有効画
面期間相当の容量で画像の表示が行えることとなる。

【００６０】また、本発明で映像信号並び変えの為に使
用するメモリ（ＲＡＭ）の全容量は、１水平有効画面期
間分となり、従来例の時のサンプルホールド回路の全容
量の１／２となる。さらに、ＲＡＭのＡＳＩＣ上に占め
る面積は通常１ｂｉｔ当たり０．５ｇａｔｅ／ｂｉｔ程
度（従来例のようにＤＦＦを用いると５ｇａｔｅ／ｂｉ
ｔ）に相当することから、ＲＡＭの制御回路等を考慮し
ても大幅に回路規模を削減することが可能となる。

【００６１】

【発明の効果】以上のように本発明によれば、総合の容
量が水平有効画面期間程度に相当するメモリとメモリ制
御回路からなる映像信号並び変え装置と、前記映像信号
並び変え装置からの映像信号データをホールドする、１
／９水平有効画面期間分の容量のサンプルホールド回路
を設けることにより、低廉な画像表示装置が提供でき
る。

【図面の簡単な説明】

【図１】本発明の１実施例における画像表示装置の駆動
回路のブロック図

【図２】本発明の１実施例における画像表示装置の要部
のタイミング図

【図３】本発明の１実施例における画像表示装置の要部
のブロック図

【図４】本発明の１実施例における画像表示装置の要部
の動作波形図

【図５】従来の画像表示装置の表示素子の要部の分解斜
視図

【図６】従来の画像表示装置の駆動回路のブロック図

【図７】従来の画像表示装置の駆動回路の要部の動作波
形図

【符号の説明】

１ 背面電極 ２ 線陰極 ３ 引き出し電極 ４ 信号電極 ５，６ 集束電極 ７ 水平偏向電極 ８ 垂直偏向電極 ９ 前面ガラス容器 １０ 背面ガラス板 ２４ 電極ブロック １３７ パルス幅変調（ＰＷＭ）回路 ５００ 映像信号並び変え装置 ５０１ サンプルホールド回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 内部に蛍光体が塗布されている前面ガラ
   ス容器と前記前面ガラス容器の背面開口部を閉塞する背
   面ガラス板とに挟まれた空間に、前記背面ガラス板の内
   面に導電体を塗布することあるいは導伝板による背面電
   極と、複数本の線陰極と、単一もしくは複数枚の導電板
   からなる引出電極と、走査線内の各画素に相当する映像
   信号によりパルス幅変調（ＰＷＭ）される複数の信号電
   極と、単一もしくは複数枚の集束電極と、水平偏向電極
   および垂直偏向電極を前後に重ね合わせてなる電極ブロ
   ックと、上記の各電極をテレビジョン信号により駆動す
   る制御回路とを備えるとともに、総合容量が１水平有効
   画面の映像データ相当のメモリに対し、アドレス増減ス
   テップを１水平期間前の増減ステップのＮ倍のステップ
   で変化させ、各アドレス毎にリードモディファイライト
   により、１水平走査前の映像データをＮ個ごとに読み出
   すことにより、サンプリング映像信号の並び変えを行う
   映像信号並び変え装置と、前記映像信号並び変え装置の
   出力を順次ホールドする前記信号電極の個数に相当する
   数の画素分のサンプルホールド回路とを備え、前記サン
   プルホールド回路は、信号電極の個数の画素分のサンプ
   ルホールドを行った後水平偏向に同期してパルス幅変調
   （ＰＷＭ）回路へ一斉に画素データを転送することを特
   徴とする画像表示装置。