JPH08163515A - 映像信号遅延回路 - Google Patents

Abstract

(57)【要約】 【構成】映像信号の入力１フィールドまたは１フレーム
毎に画像メモリの書き込み領域を指定する始点アドレス
発生回路101 と、走査線毎に色差信号及び輝度信号の書
き込みアドレス発生回路102 と、走査線毎の色差信号及
び輝度信号の読み出しアドレス発生回路103 と、画像メ
モリ105 内のアドレスを設定するアドレス制御回路104
を備え、読み出しアドレス発生回路103 で垂直動きベク
トルに応じて輝度信号の読み出しアドレスを走査線単位
で前後させ、アドレス制御回路104 で水平動きベクトル
に応じて輝度信号の読み出しタイミングを画素単位で前
後させる。 【効果】映像信号を同一の画像メモリで１フィールドま
たは１フレーム遅延しながら、色差信号の遅延量を固定
して輝度信号の遅延量に垂直、水平の動き補正量を加
え、遅延回路の回路規模を削減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン信号の受
信機における映像信号遅延回路に関する。

【０００２】

【従来の技術】ハイビジョン放送に対応した放送として
ＭＵＳＥ方式による放送が実用化されようとしている。
現在のＭＵＳＥ方式では、放送局のエンコーダにおい
て、静止画については原画の映像信号をフィ−ルド間、
フレーム間でオフセット間引きを行ない、１フィールド
の映像を２フレーム（４フィールド）に分けて伝送し、
動画についてはフィールド内でオフセット間引きを行な
って伝送する。そして信号受信時にデコーダにおいて、
静止画はフレーム間、フィールド間で内挿を行なって原
画を再生し、動画についてはフィールド内で内挿を行な
って原画を再生する。

【０００３】また、画面内を一様に移動する画像（例え
ば、カメラのパンニングなどによる画像）については、
静止画処理を行なうようになっている。そのために、送
り側ではフィールド間、フレーム間で画像の間引きを行
なって伝送し、受信側では画像の移動した分だけ動き補
正をして内挿処理を行なう。この動き補正は、同一走査
線上に時分割多重されて伝送されてくる輝度信号（以
下、Ｙ信号と記す）と、色差信号（以下、Ｃ信号と記
す）の内、Ｙ信号にのみ行ない、Ｃ信号には行なわな
い。

【０００４】次に、受信機における静止画再生処理に必
要な遅延回路について述べる。静止画の再生には、上述
のようにフィールド間、フレーム間での内挿処理を行な
うために、受信した信号を１フィールド分、１フレーム
分遅延する回路が必要であり、この内Ｙ信号について
は、動き補正のために伝送されてくる動きベクトルに従
って遅延時間をずらす。遅延回路の一例として、画像メ
モリを用いてＭＵＳＥ信号を１フィールド遅延し、この
内Ｙ信号のみに動き補正を加える遅延回路の従来例を二
つ説明する。

【０００５】以下の説明では、垂直方向の動き補正をＶ
補正、水平方向の動き補正をＨ補正、垂直ベクトルをＶ
ベクトル、水平ベクトルをＨベクトルと記す。

【０００６】図９は、電子情報通信学会の集積回路研究
会（平成５年１１月２６日）における予稿に記載されて
いる二つのデータ出力端子を備えた画像メモリを用いて
構成した一例である。この遅延回路は、画像メモリ901
、ラインメモリ902 、遅延制御回路903 から構成され
る。図中のｃ８〜ｃ10は制御信号線を表し、Ｐ901 は映
像信号入力端子、Ｐ902 は垂直同期信号タイミング（以
下、ＶＤと記す）入力端子、Ｐ903 は水平同期信号タイ
ミング（以下、ＨＤと記す）入力端子、Ｐ904 はＶベク
トル入力端子、Ｐ905 はＨベクトル入力端子、Ｐ906 は
Ｃ信号出力端子、Ｐ907 はＹ信号出力端子を表わす。ま
た、画像メモリ901 のＤinはデータ入力端子、Ｄout1は
第一のデータ出力端子、Ｄout2は第二つのデータ出力端
子、ＷＲＳは書き込みリセット端子、ＲＲＳ１は第一の
読み出しリセット端子、ＲＲＳ２は第二つの読み出しリ
セット端子を示す。ラインメモリ902 のＤinはデータ入
力端子、Ｄout はデータ出力端子、ＷＲＳは書き込みリ
セット端子、ＲＲＳは読み出しリセット端子を示す。

【０００７】画像メモリ901 、ラインメモリ902 は書き
込みリセット（ＷＲＳ）をアクティブにすることによ
り、書き込みアドレスをリセットして、例えば、０番地
からデータを順番に書き込み、読み出しリセット（ＲＲ
Ｓ１，ＲＲＳ２，ＲＲＳ）をアクティブにすることによ
り読み出しアドレスをリセットして０番地から順番にデ
ータを読み出す。つまり読み出しリセットの位置を書き
込みリセットの１サイクル内で変えることにより、書き
込まれたデータが読み出されるまでの遅延量を調整する
ことができる。この機能を用いて、前述したＣ信号の１
フィールド遅延と、Ｙ信号の１フィールド遅延を中心と
した可変遅延を行なうには、まず画像メモリ901 の書き
込み制御においてＶＤ毎に書き込みリセットをかけてＭ
ＵＳＥ信号を書き込む。そして、読み出し動作において
第一の読み出しリセットＲＲＳ１へ書き込み時と同様に
ＶＤ毎にリセットをかけて、Ｄout1でＣ信号の１フィー
ルド遅延出力を得る。また、第二つの読み出しリセット
ＲＲＳ２として、動きベクトルによって位置の変わるリ
セットを行ない、Ｄout2からＹ信号の遅延出力を得る。
このように、Ｙ信号とＣ信号を別々に遅延制御する。

【０００８】ところで、読み出しリセット位置は書き込
みリセット位置より進んだ位置にある必要がある。ここ
では書き込みリセット間隔はＶＤの間隔に等しいため、
得られる遅延量は最大１フィールドとなる。しかし、前
述した動き補正によりメモリの遅延時間は、１フィール
ドを中心に、例えば、＋３Ｈから−４Ｈの可変（垂直方
向の動き補正のみの場合）が必要である。そのために、
図９では、画像メモリ901 で１フィールド遅延し、画像
メモリ901 の出力にラインメモリ902 を設けて３Ｈの遅
延を行なっている。

【０００９】次に、図１０に一つのデータ出力端子を備
えた画像メモリを用いた一例を示し説明する。この遅延
回路は、画像メモリ1001、画像メモリ1002、ラインメモ
リ902 、遅延制御回路903 から構成される。画像メモリ
1001、1002、のＤinはデータ入力端子、Ｄout はデータ
出力端子、ＷＲＳは書き込みリセット端子、ＲＲＳは読
み出しリセット端子を示す。この例はＹ信号とＣ信号を
別々の画像メモリに分けて遅延する場合の構成例であ
る。Ｙ信号とＣ信号を別々の画像メモリに分離して書き
込み、一方は１フィールド遅延、他方は１フィールド遅
延に動き補正をかけて読み出すことによって、図９と同
様な制御を与えることができる。この方法でも、動き補
正により１フィールド以上の遅延が必要となる場合があ
るため、画像メモリ出力にラインメモリ902 を設ける。

【００１０】以上の説明はフィールド遅延の構成である
が、このフィールド遅延回路を縦続に２段接続すれば、
１フレーム遅延回路が実現できる。

【００１１】

【発明が解決しようとする課題】上記従来の技術におい
て、次の問題点が生じる。

【００１２】データ出力端子を二つ備えた画像メモリを
用いた場合には、１個の画像メモリで輝度信号と色差信
号に別々の遅延量を与える事が可能であるが、特定用途
のメモリであるため単価が高くなる。また、動き補正を
行なうためには、外付けのラインメモリが必要となる。

【００１３】データ出力端子を一つ備えた画像メモリを
用いた場合には、輝度信号と色差信号を別々の画像メモ
リで遅延する必要があり、画像メモリの個数が増える。
また、この方法についても、外付けのラインメモリが必
要となる。

【００１４】このように、遅延回路の規模が大きくなる
という問題点があった。

【００１５】

【課題を解決するための手段】上記問題点を解決するた
めに、少なくとも入力信号の１フィールドまたは１フレ
ームに最大動き補正量を足した遅延量を得るに十分な容
量を持ち、外部からのアドレス設定が可能な画像メモリ
と、入力信号の１フィールドまたは１フレーム毎に一定
量ずつずらしたアドレスを発生する始点アドレス発生回
路と、始点アドレス発生回路が出力するアドレスを初期
値として走査線毎の書き込みの先頭アドレスを発生する
書き込みアドレス発生回路と、書き込みアドレス発生回
路が出力する書き込みアドレスに所定量を加算して読み
出し先頭アドレスを発生する読み出しアドレス発生回路
と、上記の書き込み先頭アドレス及び読み出し先頭アド
レスを画像メモリ内へ取り込むタイミングを制御するア
ドレス制御回路とを少なくとも設けて遅延回路を構成す
る。

【００１６】この内、始点アドレス発生回路では、画像
メモリの前フィールドまたはフレームの書き込み動作で
デ−タを書き込んでいない領域へ、現フィールドまたは
フレームの書き込み始点を置くように、一定量ずつオフ
セットしたアドレスを発生する。

【００１７】また、書き込みアドレス発生回路には、始
点アドレス発生回路が発生するアドレスから水平同期毎
に色差信号書き込み先頭アドレスと、輝度信号書き込み
アドレスを順次発生する手段を設ける。

【００１８】読み出しアドレス発生回路では、前記色差
信号書き込み先頭アドレスと輝度信号書き込み先頭アド
レスへ、始点アドレス発生回路が出力するＮ回目とＮ＋
１回目のアドレスの差分と等しいアドレス値の加算を行
ない、この演算結果を色差信号読み出し先頭アドレスと
輝度信号読み出し先頭アドレスとする。更にこの内輝度
信号読み出し先頭アドレスには、垂直ベクトルに応じて
増減するアドレス値を加算し、この演算結果を輝度信号
読み出し先頭アドレスとする手段を設ける。

【００１９】また、アドレス制御回路では、入力信号の
色差信号と輝度信号の始点で、書き込みアドレスと読み
出しアドレスの画像メモリへの取り込みタイミングを設
定するとともに、水平ベクトルに応じて輝度信号の読み
出しアドレス設定タイミングを変える手段を設ける。

【００２０】

【作用】上記の遅延回路において、始点アドレス発生回
路より発生するアドレスはフィールドまたはフレーム周
期で書き込みアドレス発生回路にとりこまれ、その後入
力信号の走査線単位に色差信号と輝度信号を書き込む先
頭アドレスを発生して、画像メモリ内の書き込みアドレ
スの移動先として画像メモリへ供給する。その供給され
た書き込みアドレスは、アドレス制御回路が発生するア
ドレス取り込み命令により、入力信号の色差信号及び輝
度信号の始点で画像メモリ内に取り込まれる。画像メモ
リでは、設定されたアドレスから順番に色差信号及び輝
度信号を書き込んでいく。この動作は、フレームまたは
フィールド周期毎に始点アドレス発生回路が発生するア
ドレス値から順番に繰返し行なわれる。次に、書き込み
アドレス発生回路で発生した書き込み先頭アドレスに対
して、読み出しアドレス発生回路によって始点アドレス
発生回路が発生するＮ回目とＮ＋１回目のアドレス値の
差分と等しいアドレス値を加算して、加算されたアドレ
スを読み出しアドレスとして画像メモリへ供給する。読
み出しアドレス発生回路で発生する色差信号及び輝度信
号の読み出し先頭アドレスは、アドレス制御回路が発生
するアドレス取り込み命令によって入力信号の色差信号
及び輝度信号の始点で画像メモリ内に取り込まれる。画
像メモリでは設定されたアドレス値から順番に色差信号
及び輝度信号を読み出していく。読み出される信号は、
以上の制御の中で読み出しアドレス発生回路において加
算するアドレス値を、始点アドレス発生回路が発生する
アドレス値のＮ回目とＮ＋１回目の差分と等しくする事
により、例えば、Ｎ＋１フィールド目の書き込みを行な
っているとき、読み出しアドレス発生回路が発生するア
ドレスは、Ｎフィールド目の書き込みアドレスと同一と
なる。従って、画像メモリから読み出される信号は同時
に書き込まれる信号に対して１フィールドまたは１フレ
ーム前のものとなるため、画像メモリは映像信号の１フ
ィールドまたは１フレーム遅延として動作する。

【００２１】また、上記動作において、読み出しアドレ
ス発生回路では、垂直ベクトルに従ったアドレス値を輝
度信号読み出し先頭アドレスに加算するので、このアド
レスを画像メモリへ供給する事により、走査線単位で輝
度信号の遅延時間が変えられる。

【００２２】また、アドレス制御回路では、水平ベクト
ルに従って画像メモリへの輝度信号の読み出しアドレス
設定タイミングを可変するので、輝度信号の画素単位で
の遅延時間が可変できる。

【００２３】以上の制御により同一の画像メモリで輝度
信号と色差信号を遅延することができ、更に画像メモリ
内の書き込み領域をフィールドまたはフレーム毎にずら
すオフセット量を、メモリ内の読み出しアドレスが前述
の動き補正を受けて前後しても書き込みアドレスが先行
しないように設定しておけば、画像メモリの出力段へラ
インメモリを付加する事なしに輝度信号の動き補正を行
なうことができる。

【００２４】

【実施例】本発明のフィールド遅延回路の実施例を図１
に示す。この遅延回路は始点アドレス発生回路101 、書
き込みアドレス発生回路102 、読み出しアドレス発生回
路103 、アドレス制御回路104 、画像メモリ105 から構
成される。図中のａ１〜ａ３はアドレス線、ｃ１〜ｃ３
は制御信号線、Ｐ101 はｃｌｋ入力端子、Ｐ102 はＨＤ
入力端子、Ｐ103 はＶＤ入力端子、Ｐ104 はＶベクトル
入力端子、Ｐ105 はＨベクトル入力端子、Ｐ106 は映像
信号入力端子、Ｐ107 は映像信号出力端子を表す。尚、
本実施例ではベクトル補正は一例として垂直方向に−４
ライン〜＋３ライン、水平方向に−４クロック〜＋３ク
ロックの範囲で行なうものとする。以降はラインの単位
をＨ、クロックの単位をckと記す。

【００２５】まず、各ブロックの構成を説明する。

【００２６】画像メモリ105 は２６５４２０８bit の記
憶容量をもつものとし、また１個のデータ（この量を１
ｗと記す）が８bit からなるものとすると、最大で３３
１７７６ｗのデータを記憶することができる。この３３
１７７６ｗの領域は３２ｗ毎に１番地ずつ区分されてお
り、全部で１０３６８番地のブロックに分かれる。これ
に対して、ＭＵＳＥの入力信号の内Ｃ信号とＹ信号から
なる映像信号は１フィールドで２４１４８８ｗの量（た
だし、１６．２ＭHzで量子化した場合）をもつため、１
フィ−ルドのデータを画像メモリ105 に書き込むと９０
２８８ｗ（２８２１番地）分は空領域となる。

【００２７】また画像メモリ105 は、ＷＣＫ端子のクロ
ック入力に同期してＤin端子よりデータを入力し、ＲＣ
Ｋ端子のクロック入力に同期してＤout 端子よりデータ
を出力するＦＩＦＯ（Fast In Fast Out）機能と、ＷＡ
Ｄ端子より書き込みアドレス（以下、Ｗアドレスと記
す）の移動先を入力してＷジャンプ命令で画像メモリ10
5 内のＷアドレスを設定し、ＲＡＤ端子より読み出しア
ドレス（以下、Ｒアドレスと記す）の移動先を入力して
Ｒジャンプ命令で画像メモリ105 内のＲアドレスを設定
するランダムアクセス機能を備えており、ランダムアク
セスによってアドレスは、区分された各番地内の先頭の
１ｗ目に移動する。このＦＩＦＯ機能とランダムアクセ
ス機能は、書き込み側と読み出し側でそれぞれ独立に制
御できるものとする。

【００２８】ところで、ＭＵＳＥの映像信号において１
ラインのＣ信号は９４ｗ、Ｙ信号は３７４ｗであり、一
例として各ラインが図６（７）に示すタイミングで入力
されるものとする。そこで、１ライン内のＣ信号に３番
地分（９６ｗ）、Ｙ信号に１２番地分（３８４ｗ）の領
域を画像メモリ105 の中へ割り当てて、入力信号の１ラ
インに１５番地分の領域を割り当てる。

【００２９】次に、始点アドレス発生回路101 はフィー
ルド毎に一定量ずつ値の変化するアドレスを発生し、こ
の発生したアドレスをフィールド内の書き込み始点アド
レスとしてａ１へ出力する。この書き込み始点アドレス
は、前フィールドでデータを書き込んでいない領域内で
指定される。本実施例では、画像メモリ105 へ書き込ま
れる１フィールドのデータに対して、Ｖベクトルによる
補正量を加えた遅延を行なうため、遅延量は最大で１フ
ィールド＋３Ｈとなる。従って、読み出しアドレスが書
き込みアドレスに追い越されないように、一例として、
前フィールドの書き込み始点よりも５ライン分（７５番
地）低いアドレスを現フィールドの書き込み始点アドレ
スとする。そのため、始点アドレス発生回路101 は、Ｖ
ＤがＬレベルへ立ち下がる毎に７５番地ずつ減少するア
ドレス値をａ１に出力する。ここで、前述したように１
フィールドのデ−タを書き込んだ後画像メモリ105 には
２８２１番地分の空領域があり、始点アドレス発生回路
101 で１フィールド毎に減少するアドレス値は７５番地
ずつでなくても、４６番地から２８２１番地までの値で
あればいくつでもよい。

【００３０】次に、書き込みアドレス発生回路102 の構
成例を図２に示す。この回路は、カウンタ回路201 、加
算回路202 、セレクタ回路203 、カウンタ回路204 によ
って構成する。図中のａ１〜ａ５はアドレス線、ｃ１〜
ｃ２は制御信号線、Ｐ201 はアドレス入力端子、Ｐ202
はアドレス出力端子、Ｐ203 ，Ｐ204 は制御信号出力端
子を表す。カウンタ回路201 は、ａ１の書き込み始点ア
ドレスを初期値、ＶＤを初期化命令、ＨＤを動作クロッ
クとするカウンタであり、ＶＤがＬレベルでＨＤがＬレ
ベルからＨレベルへ立ち上がる時にアドレスａ１を取り
込んで初期値とし、ＶＤがＨレベルでＨＤがＬレベルか
らＨレベルへ立ち上がる毎に１５番地ずつアドレスを加
算してａ４に出力する。加算回路202 は、ａ４のアドレ
ス値に３番地を加算してａ５に出力する。カウンタ回路
204 は、ＨＤの立ち上がりを動作開始命令、ｃｌｋを動
作クロックとするカウンタであり、ライン先頭（ＨＤが
Ｌレベルになる時点）で立ち上がって８０ck後に立ち下
がる信号を発生してｃ１へ出力し、ライン先頭より１０
２ckの位置でＬレベルのパルス信号を発生してｃ２へ出
力する。セレクタ回路203 は、信号ｃ１がＨレベルの時
にａ４、Ｌレベルの時にａ５のアドレスを選択し、Ｗ移
動アドレスとしてａ２へ出力する。

【００３１】次に、読み出しアドレス発生回路103 の構
成例を図３に示す。この回路は、加算回路301 、加算回
路302 、セレクタ回路303 によって構成する。図中のａ
２，ａ３，ａ６，ａ７はアドレス線、ｃ１は制御信号
線、Ｐ202 はアドレス入力端子、Ｐ203 は制御信号入力
端子、Ｐ301 はアドレス出力端子を表す。加算回路301
はａ２のアドレス（Ｗ移動アドレス）に７５番地を加算
してａ６へ出力する。加算回路302 は、Ｖベクトルによ
る可変範囲（−４Ｈ〜＋３Ｈ）に対して、７５番地を中
心にして、１５〜１２０の範囲で１５刻みに変動する値
をａ２のアドレスに加算してａ７へ出力する。セレクタ
回路303 は、書き込みアドレス発生回路102 から与えら
れる信号ｃ１がＨレベルの時にａ６、Ｌレベルの時にａ
７のアドレスを選択して、Ｒ移動アドレスとしてａ３へ
出力する。

【００３２】次に、アドレス制御回路104 の構成例を図
４に示す。この回路は、遅延回路401 、遅延回路402 、
可変遅延回路403 、ゲート回路404 、ゲート回路405 に
よって構成する。図中のｃ２〜ｃ７は制御信号線、Ｐ40
1 ，Ｐ402 は制御信号出力端子を表す。

【００３３】遅延回路401 はｃｌｋを動作クロックと
し、ＨＤの立ち下がりより一定クロック後（本実施例で
は６ck後）にＬレベルのパルス信号を発生して、このパ
ルス信号をＷジャンプ命令およびＲジャンプ命令として
ｃ５へ出力する。遅延回路402はｃｌｋを動作クロック
とし、パルス信号ｃ２を一定クロック数（本実施例では
４ck）遅延して、Ｒジャンプ命令としてｃ６へ出力す
る。可変遅延回路403 はｃｌｋを動作クロックとし、パ
ルス信号ｃ２を遅延してｃ７へ出力する回路であり、Ｈ
ベクトルの可変範囲（−４ck〜＋３ck）に対して（０ck
〜７ck）の遅延を行なう。ゲート回路404 は、ｃ５また
はｃ６のＷジャンプ命令をｃ３へ出力し、ゲート回路40
5 は、ｃ５またはｃ７のＲジャンプ命令をｃ４へ出力す
る。

【００３４】次に本実施例のフィールド遅延回路の全体
の動作を説明する。

【００３５】まず、ＶＤとＨＤが図５に示すタイミング
で与えられるものとし、図６に書き込み動作例を示して
説明する。尚、図６では、一定期間Ｌレベルとなる部分
を下向きの矢印で表わしている。入力信号は、前述した
ように１ライン毎に９４ｗのＣ信号と３７４ｗのＹ信号
を含み、図６（７）に示すタイミングで送られてくるも
のとすると、ｔ１〜ｔ２の６ck期間とｔ５の前６ck期間
には画像デ−タが存在しない。以下ｔ１からｔ５の順に
１ラインの書き込み動作を述べる。

【００３６】時刻ｔ１：入力信号のフィールドの始点を
示す。ＶＤおよびＨＤがＨレベルからＬレベルへ立ち下
がり、始点アドレス発生回路101 の出力ａ１がＡ＋７５
番地からＡ番地になる。図示していないが、この４ck後
にＨＤが立ち上り、図２のカウンタ回路201 はＡ番地を
初期値として取り込み、ａ４のアドレスはＡ番地とな
る。また、図２のセレクタ回路203 の制御信号ｃ１はＬ
レベルからＨレベルとなり、セレクタ回路203 はａ４の
アドレス（Ａ番地）を選択してＷ移動アドレスとしてａ
２へ出力する。同時に、加算回路202 でａ４のアドレス
（Ａ番地）に３番地を加算して、ａ５のアドレスはＡ＋
３番地となる。

【００３７】時刻ｔ２：アドレス制御回路104 より出力
されるＷジャンプ命令ｃ３がＬレベルとなり、画像メモ
リ105 内のＷアドレスがＡ番地に設定される。以降、Ｗ
ＣＫ入力に従って、入力信号のＣ信号は画像メモリ105
内のＡ番地から順番にＡ＋２番地まで書き込まれる。

【００３８】時刻ｔ３：セレクタ回路203 の制御信号ｃ
１はＨレベルからＬレベルとなり、セレクタ203 はａ５
のアドレス（Ａ＋３）を選択してＷ移動アドレスとして
ａ２へ出力する。尚、ｔ３は入力信号のＣ信号始点ｔ２
より後でＹ信号始点ｔ４より前の範囲内で定められる
が、本実施例では一例としてこのｔ３をライン先頭より
８０ckの位置へ指定した。

【００３９】時刻ｔ４：図２のカウンタ回路204 の出力
信号ｃ２がＬレベルとなる。

【００４０】時刻ｔ５：図４の遅延回路402 が信号ｃ２
を遅延してｃ６がＬレベルとなり（図示せず）、ゲート
回路404 を介してＷジャンプ命令ｃ３がＬレベルとな
る。これによって画像メモリ105 内のＷアドレスがＡ＋
３番地に設定される。以降ＷＣＫ入力に従って、入力信
号のＹ信号は画像メモリ105 内へＡ＋３番地から順番に
Ａ＋１４番地まで書き込まれる。

【００４１】時刻ｔ６より始まる２ライン目以降は、Ｈ
Ｄの立ち上り毎にカウンタ回路201によってａ４のアド
レスを１５番地ずつ進めて、このａ４のアドレスを各ラ
イン内の書き込み先頭アドレスとする。そして前述の操
作と同様に、ライン内の書き込み先頭アドレスをＣ信号
の書き込み先頭アドレスとして、Ｃ信号の書き込み先頭
アドレスを３番地進めたアドレスをＹ信号の書き込み先
頭アドレスとして、入力信号を順次画像メモリ105 内へ
書き込んでいく。以降のフィールドでは、ＶＤの立ち下
がり毎に始点アドレス発生回路101 の出力ａ１が７５番
地ずつ低い値となり、ａ１のアドレスをフィールド内の
書き込み始点として、繰返し書き込み動作を行なう。

【００４２】次に、以上の動作で書き込んだ１フィール
ドの映像信号の読み出し動作を説明する。前述のｔ１〜
ｔ７の期間に書き込んだ１フィールドの映像信号を次の
フィールドで読み出す動作例を図７に示す。ここで、ｔ
７は図６と図７で共通の時刻を表すものとする。以下、
一例としてＶベクトルを−２Ｈ、Ｈベクトルを０ckで与
えた場合の読み出し動作をｔ７〜ｔ11の順に説明する。
尚、図７では、一定期間Ｌレベルとなる部分を下向きの
矢印で表わしている。

【００４３】時刻ｔ７：入力信号の１フィールドの始点
を示す。書き込み動作のｔ１と同様の動作を行って、ａ
１の書き込み始点アドレスがＡ−７５番地となり、４ck
後にａ２のＷ移動アドレスがＡ−７５番地となる。この
時、図３の加算回路301 によってａ２のアドレスへ＋７
５番地の加算を行い、ａ６のアドレスがＡ番地となる。
また、この例ではＶベクトルが−２Ｈで与えられるた
め、図３の加算回路302の加算アドレス値は中心の値
（＋７５番地）から２ライン分のアドレス（３０番地）
を引いた値つまり＋４５番地となり、ａ２のアドレスへ
＋４５番地の加算を行なう。そのため、ａ７はＡ−３０
番地となる。そして、セレクタ回路303 によって、ａ６
のアドレス（Ａ番地）をＲ移動アドレスとして選択して
ａ３へ出力する。

【００４４】時刻ｔ８：アドレス制御回路104 より出力
されるＲジャンプ命令ｃ４がＬレベルとなり、画像メモ
リ105 内のＲアドレスがＡ番地となる。以降、画像メモ
リ105 内のＡ番地からＡ＋２番地まで続くＣ信号がＲＣ
Ｋ入力に従って順番に読み出され、Ｄout 端子へ出力さ
れる。

【００４５】時刻ｔ９：ｔ８におけるＲアドレス設定の
後、セレクタ回路303 の制御信号ｃ１はＨレベルからＬ
レベルとなり、セレクタ回路303 はａ７のアドレスを選
択してＲ移動アドレスとしてａ３へ出力する。また、ａ
２のアドレスがＡ−７５番地からＡ−７２番地へ変わ
り、それに伴ってａ７のアドレスはＡ−３０番地からＡ
−２７番地へ変化する。Ｙ信号の読み出し開始タイミン
グ（ｃ４が時刻ｔ９の後にＬレベルになるタイミング）
はＨベクトルによって位置が前後し、入力信号のＹ信号
始点ｔ11より最大で４ck早まる。そのため、入力信号の
Ｙ信号始点ｔ11より４ck以上早いタイミングでＲ移動ア
ドレスをａ７（Ａ−２７番地）に切り換える必要があ
る。本実施例では、セレクタ回路303 をセレクタ回路20
3 と同一の制御信号ｃ１で操作するため、ライン先頭
（ＨＤ信号の立ち下がり）より８０ckの位置でセレクタ
303 の出力つまりＲ移動アドレスがａ６のアドレス（Ａ
番地）からａ７のアドレス（Ａ−２７番地）へ切り換わ
る。以降、ａ３にはＡ−２７番地が出力される。

【００４６】時刻ｔ10：図２のカウンタ回路204 の出力
信号ｃ２がＬレベルとなる。

【００４７】時刻ｔ11：図４の可変遅延回路403 が信号
ｃ２を遅延してｃ７がＬレベルとなり、ゲート回路405
を介してＲジャンプ命令ｃ４がＬレベルとなる。これに
よって、画像メモリ105 内のＲアドレスがＡ−２７番地
となる。以降、Ａ−２７番地からＡ−１６番地まで続く
Ｙ信号がＲＣＫ入力に従って順番に読み出され、Ｄout
端子へ出力される。

【００４８】時刻ｔ13より始まる２ライン目以降は、Ｈ
Ｄの立ち上がり毎にａ４のアドレスを＋１５番地ずつ加
算して、ａ６のアドレスをＣ信号読み出し先頭アドレ
ス、ａ７のアドレスをＹ信号読み出し先頭アドレスと
し、ｔ７〜ｔ11と同様の動作を行なって画像メモリ105
内のＣ信号とＹ信号を読み出す。以上の制御によって、
Ｃ信号については１フィールド遅延、Ｙ信号については
１フィールド−２Ｈの遅延を行なうことができる。

【００４９】以上の制御において、図３の加算回路302
で加算するアドレス値をＶベクトルに従って１５番地単
位で可変することにより、Ｙ信号のみの遅延量をライン
単位で可変できる。また、図４の可変遅延回路403 の遅
延量をＨベクトルに従って可変することにより、Ｙ信号
の読み出し開始タイミング（ｃ４がＬレベルになるタイ
ミング）をクロック単位で前後して、Ｙ信号のみの遅延
量をクロック単位で変えられる。

【００５０】この実施例では、一例として動き補正の範
囲をＶ方向に（−４Ｈ〜＋３Ｈ）、Ｈ方向に（−４ck〜
＋３ck）としたが、この値にかかわらず、いくつであっ
てもよい。また、図２、図３、図４に示した書き込みア
ドレス発生回路102 、読み出しアドレス演算回路103 、
アドレス制御回路104 は、図示した回路構成でなくとも
同一機能を実現できればよい。また、画像メモリ105
は、最低で画面１フィールド分と動き補正範囲を含んだ
領域を書き込むことが可能な容量を持てばよい。

【００５１】以上の説明はフィールド遅延回路に関する
ものであるが、次にフレーム遅延回路の実施例を図８に
示す。

【００５２】この実施例では、フィールド遅延を行う画
像メモリを２段直列につなぎ、前段の遅延量を１フィー
ルドに固定して、後段に前述したＶ，Ｈベクトルに応じ
て１フィールドを中心として変動する遅延量を与えるよ
うに、遅延回路を構成する。

【００５３】この回路は、図１のフィールド遅延回路と
同じブロックを用いて、これに前半に固定量遅延を行な
う画像メモリ801 を付加した。また、図中のａ８はアド
レス線を表す。

【００５４】各ブロック毎の動作はフィールド遅延回路
の場合と同様であり、画像メモリ105 は図６、７に示し
たタイミングで書き込み動作、読み出し動作を行い、画
像メモリ801 は図６に示したタイミングで書き込み動作
を行う。読み出し動作は次に示す通りである。

【００５５】画像メモリ801 では、Ｙ信号の遅延量を１
フィールドへ固定するために、図３のアドレス線ａ６を
分岐させて画像メモリ801 のＲＡＤへ入力する。

【００５６】アドレス線ａ６には、Ｗ移動アドレスに定
数７５を加算したアドレス値、すなわち、Ｖ補正を加え
ないＲ移動アドレスが生じるため、これをＲアドレスの
移動先として画像メモリ801 の遅延デ−タのＶ補正量を
０に固定する。

【００５７】また、アドレス制御回路104 よりｃ３に発
生するＷジャンプ命令を画像メモリ801 のＷジャンプ端
子およびＲジャンプ端子で共有して、書き込み動作と読
み出し動作を同一のタイミングで行い、画像メモリ801
の遅延デ−タのＨ補正量を０に固定する。

【００５８】以上の制御によって、画像メモリ801 の遅
延量を１フィールドに固定した量とし、画像メモリ105
の遅延量を１フィールドにＶ，Ｈ補正を加えた量とす
る。この遅延回路は、Ｖ，Ｈベクトルに対応した動き補
正機能を備えた１フレーム遅延回路となる。

【００５９】

【発明の効果】本発明によれば、フレームメモリのラン
ダムアクセス機能を用い、また書き込みアドレスの始点
をＶＤ毎に後退させる操作によって、ＭＵＳＥのＹ，Ｃ
信号の１フィールドまたは１フレームを１個のフレ−ム
メモリで遅延して、この内Ｙ信号について、フレームメ
モリの外部へラインメモリ等を付加する事なしに正負の
範囲でＶ，Ｈ補正を加える事ができる。

【００６０】したがって、フィールド遅延回路を構成す
るための回路規模を、小さく抑えることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のフィールド遅延のブロック
図。

【図２】書き込みアドレス発生回路102 の一実施例のブ
ロック図。

【図３】読み出しアドレス発生回路103 の一実施例のブ
ロック図。

【図４】アドレス制御回路104 の一実施例のブロック
図。

【図５】ＶＤとＨＤの入力タイミングチャート。

【図６】図１のフィールド遅延回路の書き込み動作のタ
イミングチャート。

【図７】図１のフィールド遅延回路の読み出し動作のタ
イミングチャート。

【図８】本発明の一実施例のフレーム遅延のブロック
図。

【図９】従来のフィールド遅延のブロック図。

【図１０】従来のフィールド遅延のブロック図。

【符号の説明】

１０１…始点アドレス発生回路、 １０２…書き込みアドレス発生回路、 １０３…読み出しアドレス発生回路、 １０４…アドレス制御回路、 １０５…画像メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 雅人 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 (72)発明者 木村 初司 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 (72)発明者 石井 秀雄 群馬県高崎市西横手町111番地株式会社日 立製作所半導体事業部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】外部から書き込み、読み出しのアドレスを
   設定する機能を有する画像メモリと、入力信号のフィー
   ルドまたはフレーム周期に一定量ずつシフトしたアドレ
   スを発生する始点アドレス発生回路と、前記始点アドレ
   ス発生回路の出力アドレスをフィールドまたはフレーム
   周期で初期値として取り込み、取り込んだ初期値からラ
   イン毎に順次画像信号の先頭アドレスを発生する書き込
   みアドレス発生回路と、前記書き込みアドレス発生回路
   の出力アドレスに所定のアドレス値を加算する読み出し
   アドレス発生回路と、前記画像メモリのアドレス設定タ
   イミングを制御するアドレス制御回路とを含むものにお
   いて、前記書き込みアドレス発生回路の出力を前記画像
   メモリの書き込みアドレスとして印加し、前記読み出し
   アドレス発生回路の出力を前記画像メモリの読み出しア
   ドレスとして印加し、前記始点アドレス発生回路が発生
   するＮ回目とＮ＋１回目の書き込み始点アドレスの差分
   と前記読み出しアドレス発生回路で加算するアドレス値
   を等しく設定し、前記書き込みアドレス発生回路に、Ｍ
   ＵＳＥ信号の輝度信号と色差信号の先頭アドレスを走査
   線毎に順次発生する手段を有する事を特徴とする映像信
   号遅延回路。
2. 【請求項２】請求項１において、前記読み出しアドレス
   発生回路では、輝度信号の読み出しアドレスに対して、
   垂直ベクトル値に応じて可変したアドレス値を加算する
   アドレス加算手段を設ける映像信号遅延回路。
3. 【請求項３】請求項１において、前記アドレス制御回路
   では出力する前記画像メモリにおける輝度信号と色差信
   号の書き込みと読み出しアドレス設定タイミングの内、
   輝度信号の読み出しアドレス設定タイミングのみ、伝送
   されてくる水平ベクトルに従って画素単位で可変する手
   段を設ける映像信号遅延回路。