JPH0816363A - 演算回路 - Google Patents
演算回路Info
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- JPH0816363A JPH0816363A JP6152371A JP15237194A JPH0816363A JP H0816363 A JPH0816363 A JP H0816363A JP 6152371 A JP6152371 A JP 6152371A JP 15237194 A JP15237194 A JP 15237194A JP H0816363 A JPH0816363 A JP H0816363A
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- shift register
- inputting
- signal
- selector
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- Prior art date
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- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 パスを選択する時にシフトレジスタの出力デ
ータを並び替えるためのプログラム処理を行わず、ハー
ドウェア処理を行う。 【構成】 第一の信号と第二の信号とを入力して加算若
しくは減算を行い第一の演算結果を出力する第一の加減
算手段２１と、前記第二の信号と第三の信号とを入力し
て加算若しくは減算を行い第二の演算結果を出力する第
二の加減算手段２２と、前記第一及び第二の演算結果を
入力して尤度の比較を行い比較結果を出力する比較手段
３と、前記比較結果を入力して１ビットずつ格納するシ
フトレジスタ手段４と、前記シフトレジスタ手段４に格
納された前記比較結果を所定の順番に並べ替えるマルチ
プレクサ手段６とにより構成する。
ータを並び替えるためのプログラム処理を行わず、ハー
ドウェア処理を行う。 【構成】 第一の信号と第二の信号とを入力して加算若
しくは減算を行い第一の演算結果を出力する第一の加減
算手段２１と、前記第二の信号と第三の信号とを入力し
て加算若しくは減算を行い第二の演算結果を出力する第
二の加減算手段２２と、前記第一及び第二の演算結果を
入力して尤度の比較を行い比較結果を出力する比較手段
３と、前記比較結果を入力して１ビットずつ格納するシ
フトレジスタ手段４と、前記シフトレジスタ手段４に格
納された前記比較結果を所定の順番に並べ替えるマルチ
プレクサ手段６とにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は、数値演算処理及び信号
処理用のディジタル・シグナル・プロセッサ（以下、Ｄ
ＳＰと略称する）等に設けられる演算回路に関する。
処理用のディジタル・シグナル・プロセッサ（以下、Ｄ
ＳＰと略称する）等に設けられる演算回路に関する。
【０００２】
【従来の技術】ここで、図７を用いてパスメトリックの
計算及びパスの選択の原理について説明する。図７は、
符号化率１／２、拘束長４の時刻ｔから時刻ｔ＋１の状
態遷移を表すトレリス図である。一般に、拘束長ｋの場
合の状態数は２ｋ−１である。図７の場合は、ｋ＝４で
あるので、状態数は２４−１＝２３＝８となる。図７に
おいて、Ｓ０（ｔ）、…、Ｓ７（ｔ）は時刻ｔにおける
状態を示し、Ｓ０（ｔ＋１）、…、Ｓ７（ｔ＋１）は時
刻ｔ＋１における状態を示す。ここで、状態Ｓ０
（ｔ）、…、Ｓ７（ｔ）に対応するパスメトリックをＰ
０（ｔ）、…、Ｐ７（ｔ）と表し、時刻ｔ＋１での受信
信号から得られるブランチメトリックをＢｍ（ｔ＋１）
と表す（ｍは任意整数）。例えば、状態Ｓ０（ｔ＋１）
におけるパスメトリックＰ０（ｔ＋１）は、下記の式
（１）又は（２） Ｐ０（ｔ＋１）＝Ｐ０（ｔ）＋Ｂ０（ｔ＋１） …（１） Ｐ０（ｔ＋１）＝Ｐ１（ｔ）−Ｂ０（ｔ＋１） …（２） を計算することにより求められた２つのＰ０（ｔ＋１）
のうちで、尤度の高いものである。
計算及びパスの選択の原理について説明する。図７は、
符号化率１／２、拘束長４の時刻ｔから時刻ｔ＋１の状
態遷移を表すトレリス図である。一般に、拘束長ｋの場
合の状態数は２ｋ−１である。図７の場合は、ｋ＝４で
あるので、状態数は２４−１＝２３＝８となる。図７に
おいて、Ｓ０（ｔ）、…、Ｓ７（ｔ）は時刻ｔにおける
状態を示し、Ｓ０（ｔ＋１）、…、Ｓ７（ｔ＋１）は時
刻ｔ＋１における状態を示す。ここで、状態Ｓ０
（ｔ）、…、Ｓ７（ｔ）に対応するパスメトリックをＰ
０（ｔ）、…、Ｐ７（ｔ）と表し、時刻ｔ＋１での受信
信号から得られるブランチメトリックをＢｍ（ｔ＋１）
と表す（ｍは任意整数）。例えば、状態Ｓ０（ｔ＋１）
におけるパスメトリックＰ０（ｔ＋１）は、下記の式
（１）又は（２） Ｐ０（ｔ＋１）＝Ｐ０（ｔ）＋Ｂ０（ｔ＋１） …（１） Ｐ０（ｔ＋１）＝Ｐ１（ｔ）−Ｂ０（ｔ＋１） …（２） を計算することにより求められた２つのＰ０（ｔ＋１）
のうちで、尤度の高いものである。
【０００３】ここで、図７を用いて時刻ｔから時刻ｔ＋
１における従来の演算回路の動作を具体的に説明する。
初めに、演算回路はＰ０（ｔ）とＰ１（ｔ）とＢ０（ｔ
＋１）とを入力し、式（１）及び（２）を計算して２つ
のＰ０（ｔ＋１）を求める。そして、求められた２つの
Ｐ０（ｔ＋１）のうちで尤度の高いＰ０（ｔ＋１）の値
を選択し、どちらかを選択したビットデータ”０”又
は”１”をレジスタに格納する。ここで、状態Ｓ０（ｔ
＋１）、…、Ｓ７（ｔ＋１）に対応するビットデータを
ｂ０、…、ｂ７とする。次に、演算回路はＰ０（ｔ）、
Ｐ１（ｔ）、Ｂ０（ｔ＋１）の値をそのまま保持し、式 Ｐ４（ｔ＋１）＝Ｐ０（ｔ）−Ｂ０（ｔ＋１） …（３） Ｐ４（ｔ＋１）＝Ｐ１（ｔ）＋Ｂ０（ｔ＋１） …（４） を計算して２つのＰ４（ｔ＋１）を求める。そして、求
められた２つのＰ４（ｔ＋１）のうちで尤度の高いＰ４
（ｔ＋１）の値を選択し、どちらかを選択した識別符
号”０”又は”１”をレジスタに格納する。このよう
に、状態Ｓ０（ｔ＋１）のパスメトリックを計算した後
すぐに状態Ｓ４（ｔ＋１）のパスメトリックを計算する
と、状態Ｓ０（ｔ＋１）でパスメトリックを計算する時
に用いた同じデータＰ０（ｔ）、Ｐ１（ｔ）、 Ｂ０
（ｔ＋１）をもう一度入力する必要がなくなる。同様に
して、パスメトリックＰ１（ｔ）、Ｐ５（ｔ）、Ｐ３
（ｔ）、Ｐ７（ｔ）が計算される。そのため、従来の演
算回路のシフトレジスタにはＰ０（ｔ）、Ｐ４（ｔ）、
Ｐ１（ｔ）、Ｐ５（ｔ）、Ｐ２（ｔ）、Ｐ６（ｔ）、Ｐ
３（ｔ）、Ｐ７（ｔ）の順番でビットデータが格納され
る。このとき、ビットデータが格納される順番は、ｂ
０、ｂ４、ｂ１、ｂ５、ｂ２、ｂ６、ｂ３、ｂ７であ
る。
１における従来の演算回路の動作を具体的に説明する。
初めに、演算回路はＰ０（ｔ）とＰ１（ｔ）とＢ０（ｔ
＋１）とを入力し、式（１）及び（２）を計算して２つ
のＰ０（ｔ＋１）を求める。そして、求められた２つの
Ｐ０（ｔ＋１）のうちで尤度の高いＰ０（ｔ＋１）の値
を選択し、どちらかを選択したビットデータ”０”又
は”１”をレジスタに格納する。ここで、状態Ｓ０（ｔ
＋１）、…、Ｓ７（ｔ＋１）に対応するビットデータを
ｂ０、…、ｂ７とする。次に、演算回路はＰ０（ｔ）、
Ｐ１（ｔ）、Ｂ０（ｔ＋１）の値をそのまま保持し、式 Ｐ４（ｔ＋１）＝Ｐ０（ｔ）−Ｂ０（ｔ＋１） …（３） Ｐ４（ｔ＋１）＝Ｐ１（ｔ）＋Ｂ０（ｔ＋１） …（４） を計算して２つのＰ４（ｔ＋１）を求める。そして、求
められた２つのＰ４（ｔ＋１）のうちで尤度の高いＰ４
（ｔ＋１）の値を選択し、どちらかを選択した識別符
号”０”又は”１”をレジスタに格納する。このよう
に、状態Ｓ０（ｔ＋１）のパスメトリックを計算した後
すぐに状態Ｓ４（ｔ＋１）のパスメトリックを計算する
と、状態Ｓ０（ｔ＋１）でパスメトリックを計算する時
に用いた同じデータＰ０（ｔ）、Ｐ１（ｔ）、 Ｂ０
（ｔ＋１）をもう一度入力する必要がなくなる。同様に
して、パスメトリックＰ１（ｔ）、Ｐ５（ｔ）、Ｐ３
（ｔ）、Ｐ７（ｔ）が計算される。そのため、従来の演
算回路のシフトレジスタにはＰ０（ｔ）、Ｐ４（ｔ）、
Ｐ１（ｔ）、Ｐ５（ｔ）、Ｐ２（ｔ）、Ｐ６（ｔ）、Ｐ
３（ｔ）、Ｐ７（ｔ）の順番でビットデータが格納され
る。このとき、ビットデータが格納される順番は、ｂ
０、ｂ４、ｂ１、ｂ５、ｂ２、ｂ６、ｂ３、ｂ７であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、パスの
選択を行う場合、シフトレジスタに格納されたビットデ
ータは、ｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、
ｂ７の順番に読みだされなければならない。そのため、
シフトレジスタに格納されたビットデータをｂ０、ｂ
１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、ｂ７の順番に並べ
替えるためのプログラムが必要となるという問題点があ
った。
選択を行う場合、シフトレジスタに格納されたビットデ
ータは、ｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、
ｂ７の順番に読みだされなければならない。そのため、
シフトレジスタに格納されたビットデータをｂ０、ｂ
１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、ｂ７の順番に並べ
替えるためのプログラムが必要となるという問題点があ
った。
【０００５】本発明は、パスを選択する時にシフトレジ
スタの出力データを並び替えるためのプログラム処理を
行わず、ハードウェア処理を行うことを目的とする。
スタの出力データを並び替えるためのプログラム処理を
行わず、ハードウェア処理を行うことを目的とする。
【０００６】
【課題を解決するための手段】本発明の第一の演算回路
は、第一の信号と第二の信号とを入力して加算若しくは
減算を行い第一の演算結果を出力する第一の加減算手段
と、前記第二の信号と第三の信号とを入力して加算若し
くは減算を行い第二の演算結果を出力する第二の加減算
手段と、前記第一及び第二の演算結果を入力して尤度の
比較を行い比較結果を出力する比較手段と、前記比較結
果を入力して１ビットずつ格納するシフトレジスタ手段
と、前記シフトレジスタ手段に格納された前記比較結果
を所定の順番に並べ替えるマルチプレクサ手段とにより
構成する。
は、第一の信号と第二の信号とを入力して加算若しくは
減算を行い第一の演算結果を出力する第一の加減算手段
と、前記第二の信号と第三の信号とを入力して加算若し
くは減算を行い第二の演算結果を出力する第二の加減算
手段と、前記第一及び第二の演算結果を入力して尤度の
比較を行い比較結果を出力する比較手段と、前記比較結
果を入力して１ビットずつ格納するシフトレジスタ手段
と、前記シフトレジスタ手段に格納された前記比較結果
を所定の順番に並べ替えるマルチプレクサ手段とにより
構成する。
【０００７】本発明の第二の演算回路は、第一の信号と
第二の信号とを入力して加算若しくは減算を行い第一の
演算結果を出力する第一の加減算手段と、前記第二の信
号と第三の信号とを入力して加算若しくは減算を行い第
二の演算結果を出力する第二の加減算手段と、前記第一
及び第二の演算結果を入力して尤度の比較を行い比較結
果を出力する比較手段と、前記比較結果を入力して１ビ
ットずつ格納する第一及び第二のシフトレジスタ手段
と、前記比較結果を入力し、前記比較結果を第一のシフ
トレジスタ手段と第二のシフトレジスタ手段とに交互に
１ビットずつ格納させる第一の選択手段と、前記第一の
シフトレジスタ手段と前記第二のシフトレジスタ手段と
から交互に出力する第二の選択手段とにより構成する。
第二の信号とを入力して加算若しくは減算を行い第一の
演算結果を出力する第一の加減算手段と、前記第二の信
号と第三の信号とを入力して加算若しくは減算を行い第
二の演算結果を出力する第二の加減算手段と、前記第一
及び第二の演算結果を入力して尤度の比較を行い比較結
果を出力する比較手段と、前記比較結果を入力して１ビ
ットずつ格納する第一及び第二のシフトレジスタ手段
と、前記比較結果を入力し、前記比較結果を第一のシフ
トレジスタ手段と第二のシフトレジスタ手段とに交互に
１ビットずつ格納させる第一の選択手段と、前記第一の
シフトレジスタ手段と前記第二のシフトレジスタ手段と
から交互に出力する第二の選択手段とにより構成する。
【０００８】本発明の第三の演算回路は、第一の信号と
第二の信号とを入力して加算若しくは減算を行い第一の
演算結果を出力する第一の加減算手段と、第三の信号と
第一の演算結果とを入力して前記第三の信号または前記
第一の演算結果のいずれか一方を出力する第一の選択手
段と、前記第二の信号と第二の演算結果とを入力して前
記第二の信号または前記第二の演算結果のいずれか一方
を出力する第二の選択手段と、前記第一の選択手段から
の出力と前記第二の選択手段からの出力とを入力して加
算若しくは減算を行い第二の演算結果を出力する第二の
加減算手段とにより構成する。
第二の信号とを入力して加算若しくは減算を行い第一の
演算結果を出力する第一の加減算手段と、第三の信号と
第一の演算結果とを入力して前記第三の信号または前記
第一の演算結果のいずれか一方を出力する第一の選択手
段と、前記第二の信号と第二の演算結果とを入力して前
記第二の信号または前記第二の演算結果のいずれか一方
を出力する第二の選択手段と、前記第一の選択手段から
の出力と前記第二の選択手段からの出力とを入力して加
算若しくは減算を行い第二の演算結果を出力する第二の
加減算手段とにより構成する。
【０００９】
【作用】上記のように構成された演算回路においては、
第一の加減算手段及び第二の加減算手段で計算されたパ
スメトリックの尤度を比較した比較結果を出力し、マル
チプレクサにおいて比較結果を所定の順番に並び替えて
出力する。
第一の加減算手段及び第二の加減算手段で計算されたパ
スメトリックの尤度を比較した比較結果を出力し、マル
チプレクサにおいて比較結果を所定の順番に並び替えて
出力する。
【００１０】
【実施例】以下、本発明による演算回路の第一の実施例
を図面を参照して説明する。ここで、図１は、第一の実
施例の詳細構成を示すブロック図である。
を図面を参照して説明する。ここで、図１は、第一の実
施例の詳細構成を示すブロック図である。
【００１１】本発明の演算回路は、データバス１と、第
一の加減算回路２１と、第二の加減算回路２２と、比較
回路３と、第一のシフトレジスタ４と、第一のセレクタ
５と、マルチプレクサ６とにより構成されている。
一の加減算回路２１と、第二の加減算回路２２と、比較
回路３と、第一のシフトレジスタ４と、第一のセレクタ
５と、マルチプレクサ６とにより構成されている。
【００１２】データバス１は第一の加減算回路２１及び
第二の加減算回路２２と接続され、各加減算回路２１、
２２は各々比較回路３及び第一のセレクタ５と接続され
ている。比較回路３は第一のシフトレジスタ４及び第一
のセレクタ５と接続され、第一のシフトレジスタ４はマ
ルチプレクサ６と接続されている。そして、第一のセレ
クタ５及びマルチプレクサ６はデータバス１と接続され
ている。
第二の加減算回路２２と接続され、各加減算回路２１、
２２は各々比較回路３及び第一のセレクタ５と接続され
ている。比較回路３は第一のシフトレジスタ４及び第一
のセレクタ５と接続され、第一のシフトレジスタ４はマ
ルチプレクサ６と接続されている。そして、第一のセレ
クタ５及びマルチプレクサ６はデータバス１と接続され
ている。
【００１３】次に、図２及び図７を用いて本発明による
演算回路の第一の実施例の動作を説明すると共に、マル
チプレクサ６を詳細に説明する。図２は符号化率１／
２、拘束長４の時刻ｔから時刻ｔ＋１における本発明の
演算回路の動作を示すフローチャートである。
演算回路の第一の実施例の動作を説明すると共に、マル
チプレクサ６を詳細に説明する。図２は符号化率１／
２、拘束長４の時刻ｔから時刻ｔ＋１における本発明の
演算回路の動作を示すフローチャートである。
【００１４】初めに、第一の加減算回路２１はデータバ
ス１からパスメトリックＰ０（ｔ）及びブランチメトリ
ックＢ０（ｔ＋１）を入力し、第二の加減算回路２２は
データバス１からパスメトリックＰ１（ｔ）及びブラン
チメトリックＢ０（ｔ＋１）を入力する。そして、第一
の加減算回路２１は式Ｐ０（ｔ）＋Ｂ０（ｔ＋１）を計
算してパスメトリックＰ０（ｔ＋１）を求め、第二の加
減算回路２２は式Ｐ１（ｔ）＋Ｂ１（ｔ＋１）（＝Ｐ１
（ｔ）−Ｂ０（ｔ＋１）、すなわちＢ１（ｔ＋１）＝−
Ｂ０（ｔ＋１））を計算してパスメトリックＰ０（ｔ＋
１）を求める（ステップ１）。比較回路３は第一の加減
算回路２１及び第二の加減算回路２２からパスメトリッ
クＰ０（ｔ＋１）を入力し、２つのパスメトリックＰ０
（ｔ＋１）の尤度を比較して尤度の高さを比較する。そ
して、尤度の高いＰ０（ｔ＋１）をパスメトリックと判
断する。ここで、比較回路３は比較結果として『０』ま
たは『１』を出力し、例えば、第一の加減算回路２１か
ら入力されたＰ０（ｔ＋１）の尤度が高い場合は『０』
を出力し、第二の加減算回路２２から入力されたＰ０
（ｔ＋１）の尤度が高い場合は『１』を出力する。ここ
では、比較回路３は比較結果としてｂ０（データ長は、
１ビット）を出力する。第一のシフトレジスタ４は、比
較回路３からの比較結果を入力すると同時に、現在入力
されているデータを１ビットずつシフトしてｎビット
（ｎは任意整数）分蓄える（ステップ２、３）。ここ
で、例えば、１６ビットの固定小数点型ＤＳＰの場合
は、１６ビットのレジスタを使用する。ここでは、状態
数８であることより、比較結果は８ビット分蓄えられ
る。第一のセレクタ５は比較回路３から比較結果を入力
し、比較回路３において尤度が高いと判断されたＰ０
（ｔ＋１）を選択してデータバス１に出力する（ステッ
プ５）。
ス１からパスメトリックＰ０（ｔ）及びブランチメトリ
ックＢ０（ｔ＋１）を入力し、第二の加減算回路２２は
データバス１からパスメトリックＰ１（ｔ）及びブラン
チメトリックＢ０（ｔ＋１）を入力する。そして、第一
の加減算回路２１は式Ｐ０（ｔ）＋Ｂ０（ｔ＋１）を計
算してパスメトリックＰ０（ｔ＋１）を求め、第二の加
減算回路２２は式Ｐ１（ｔ）＋Ｂ１（ｔ＋１）（＝Ｐ１
（ｔ）−Ｂ０（ｔ＋１）、すなわちＢ１（ｔ＋１）＝−
Ｂ０（ｔ＋１））を計算してパスメトリックＰ０（ｔ＋
１）を求める（ステップ１）。比較回路３は第一の加減
算回路２１及び第二の加減算回路２２からパスメトリッ
クＰ０（ｔ＋１）を入力し、２つのパスメトリックＰ０
（ｔ＋１）の尤度を比較して尤度の高さを比較する。そ
して、尤度の高いＰ０（ｔ＋１）をパスメトリックと判
断する。ここで、比較回路３は比較結果として『０』ま
たは『１』を出力し、例えば、第一の加減算回路２１か
ら入力されたＰ０（ｔ＋１）の尤度が高い場合は『０』
を出力し、第二の加減算回路２２から入力されたＰ０
（ｔ＋１）の尤度が高い場合は『１』を出力する。ここ
では、比較回路３は比較結果としてｂ０（データ長は、
１ビット）を出力する。第一のシフトレジスタ４は、比
較回路３からの比較結果を入力すると同時に、現在入力
されているデータを１ビットずつシフトしてｎビット
（ｎは任意整数）分蓄える（ステップ２、３）。ここ
で、例えば、１６ビットの固定小数点型ＤＳＰの場合
は、１６ビットのレジスタを使用する。ここでは、状態
数８であることより、比較結果は８ビット分蓄えられ
る。第一のセレクタ５は比較回路３から比較結果を入力
し、比較回路３において尤度が高いと判断されたＰ０
（ｔ＋１）を選択してデータバス１に出力する（ステッ
プ５）。
【００１５】同様にして、演算回路は、パスメトリック
をＰ４（ｔ＋１）→Ｐ１（ｔ＋１）→Ｐ５（ｔ＋１）→
Ｐ２（ｔ＋１）→Ｐ６（ｔ＋１）→Ｐ３（ｔ＋１）→Ｐ
７（ｔ＋１）の順番に求める。
をＰ４（ｔ＋１）→Ｐ１（ｔ＋１）→Ｐ５（ｔ＋１）→
Ｐ２（ｔ＋１）→Ｐ６（ｔ＋１）→Ｐ３（ｔ＋１）→Ｐ
７（ｔ＋１）の順番に求める。
【００１６】以上のような動作を行うと、第一のシフト
レジスタ４には比較結果が、ｂ０→ｂ４→ｂ１→ｂ５→
ｂ２→ｂ６→ｂ３→ｂ７の順番に記憶される。ここで、
マルチプレクサ６は、図３に示したようにアドレス番号
０→２→４→５→１→３→５→７の順番で第一のシフト
レジスタ４に記憶されているデータを読み出す。すると
データは、ｂ０→ｂ１→ｂ２→ｂ３→ｂ４→ｂ５→ｂ６
→ｂ７の順番でデータバス１に出力される（ステップ
４、７）。次に、本発明による演算回路の第二の実施例
を図面を参照して説明する。ここで、図４は第二の実施
例の詳細構成を示すブロック図であり、図１と同一、対
応部分には、同一符号を付して示している。
レジスタ４には比較結果が、ｂ０→ｂ４→ｂ１→ｂ５→
ｂ２→ｂ６→ｂ３→ｂ７の順番に記憶される。ここで、
マルチプレクサ６は、図３に示したようにアドレス番号
０→２→４→５→１→３→５→７の順番で第一のシフト
レジスタ４に記憶されているデータを読み出す。すると
データは、ｂ０→ｂ１→ｂ２→ｂ３→ｂ４→ｂ５→ｂ６
→ｂ７の順番でデータバス１に出力される（ステップ
４、７）。次に、本発明による演算回路の第二の実施例
を図面を参照して説明する。ここで、図４は第二の実施
例の詳細構成を示すブロック図であり、図１と同一、対
応部分には、同一符号を付して示している。
【００１７】本発明の演算回路は、データバス１と、第
一の加減算回路２１と、第二の加減算回路２２と、比較
回路３と、第一のシフトレジスタ４と、第一のセレクタ
５と、マルチプレクサ６と、第二のセレクタ５１とによ
り構成されている。
一の加減算回路２１と、第二の加減算回路２２と、比較
回路３と、第一のシフトレジスタ４と、第一のセレクタ
５と、マルチプレクサ６と、第二のセレクタ５１とによ
り構成されている。
【００１８】データバス１は第一の加減算回路２１及び
第二の加減算回路２２と接続され、各加減算回路２１、
２２は各々比較回路３及び第一のセレクタ５と接続され
ている。比較回路３は第一のシフトレジスタ４及び第一
のセレクタ５と接続され、第一のシフトレジスタ４はマ
ルチプレクサ６及び第二のセレクタ５１と接続され、マ
ルチプレクサ６は第二のセレクタ５１と接続されてい
る。そして、第一のセレクタ５及び第二のセレクタ５１
はデータバス１と接続されている。
第二の加減算回路２２と接続され、各加減算回路２１、
２２は各々比較回路３及び第一のセレクタ５と接続され
ている。比較回路３は第一のシフトレジスタ４及び第一
のセレクタ５と接続され、第一のシフトレジスタ４はマ
ルチプレクサ６及び第二のセレクタ５１と接続され、マ
ルチプレクサ６は第二のセレクタ５１と接続されてい
る。そして、第一のセレクタ５及び第二のセレクタ５１
はデータバス１と接続されている。
【００１９】次に、本発明による演算回路の第二の実施
例の動作を説明する。図１と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行うため、以
下、第二のセレクタ５１の動作について説明する。
例の動作を説明する。図１と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行うため、以
下、第二のセレクタ５１の動作について説明する。
【００２０】第二のセレクタ５１は、図示しない命令デ
コーダから出力される制御信号により、ｂ０→ｂ１→ｂ
２→ｂ３→ｂ４→ｂ５→ｂ６→ｂ７の順番で並んだマル
チプレクサ６の出力と、ｂ０→ｂ４→ｂ１→ｂ５→ｂ２
→ｂ６→ｂ３→ｂ７の順番で並んだ第二のセレクタ５１
の出力とを選択する。
コーダから出力される制御信号により、ｂ０→ｂ１→ｂ
２→ｂ３→ｂ４→ｂ５→ｂ６→ｂ７の順番で並んだマル
チプレクサ６の出力と、ｂ０→ｂ４→ｂ１→ｂ５→ｂ２
→ｂ６→ｂ３→ｂ７の順番で並んだ第二のセレクタ５１
の出力とを選択する。
【００２１】本発明の第二の実施例は以上説明したよう
に構成されているので、回路構成により、ｂ０→ｂ１→
ｂ２→ｂ３→ｂ４→ｂ５→ｂ６→ｂ７の順番からなるマ
ルチプレクサ６からの出力と、ｂ０→ｂ４→ｂ１→ｂ５
→ｂ２→ｂ６→ｂ３→ｂ７の順番からなる第二のセレク
タ５１からの出力とが選択できる。
に構成されているので、回路構成により、ｂ０→ｂ１→
ｂ２→ｂ３→ｂ４→ｂ５→ｂ６→ｂ７の順番からなるマ
ルチプレクサ６からの出力と、ｂ０→ｂ４→ｂ１→ｂ５
→ｂ２→ｂ６→ｂ３→ｂ７の順番からなる第二のセレク
タ５１からの出力とが選択できる。
【００２２】次に、本発明による演算回路の第三の実施
例を図面を参照して説明する。ここで、図５は第三の実
施例の詳細構成を示すブロック図であり、図１と同一、
対応部分には、同一符号を付して示している。
例を図面を参照して説明する。ここで、図５は第三の実
施例の詳細構成を示すブロック図であり、図１と同一、
対応部分には、同一符号を付して示している。
【００２３】本発明の演算回路は、データバス１と、第
一の加減算回路２１と、第二の加減算回路２２と、比較
回路３と、第二のシフトレジスタ４１と、第三のシフト
レジスタ４２と、第一のセレクタ５と、第三のセレクタ
５２と、第四のセレクタ５３とにより構成されている。
一の加減算回路２１と、第二の加減算回路２２と、比較
回路３と、第二のシフトレジスタ４１と、第三のシフト
レジスタ４２と、第一のセレクタ５と、第三のセレクタ
５２と、第四のセレクタ５３とにより構成されている。
【００２４】データバス１は第一の加減算回路２１及び
第二の加減算回路２２と接続され、各加減算回路２１、
２２は各々比較回路３及び第一のセレクタ５と接続され
ている。比較回路３は第一のセレクタ５及び第三のセレ
クタ５２と接続され、第三のセレクタ５２は第二のシフ
トレジスタ４１及び第三のシフトレジスタ４２と接続さ
れ、第二のシフトレジスタ４１及び第三のシフトレジス
タ４２は第四のセレクタ５３と接続されている。そし
て、第一のセレクタ５及び第四のセレクタ５３はデータ
バス１と接続されている。
第二の加減算回路２２と接続され、各加減算回路２１、
２２は各々比較回路３及び第一のセレクタ５と接続され
ている。比較回路３は第一のセレクタ５及び第三のセレ
クタ５２と接続され、第三のセレクタ５２は第二のシフ
トレジスタ４１及び第三のシフトレジスタ４２と接続さ
れ、第二のシフトレジスタ４１及び第三のシフトレジス
タ４２は第四のセレクタ５３と接続されている。そし
て、第一のセレクタ５及び第四のセレクタ５３はデータ
バス１と接続されている。
【００２５】次に、本発明による演算回路の第三の実施
例の動作を説明する。図１と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行うため、以
下、第二のシフトレジスタ４１、第三のシフトレジスタ
４２、第三のセレクタ５２及び第四のセレクタ５３の動
作について説明する。
例の動作を説明する。図１と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行うため、以
下、第二のシフトレジスタ４１、第三のシフトレジスタ
４２、第三のセレクタ５２及び第四のセレクタ５３の動
作について説明する。
【００２６】比較回路３は、比較結果をｂ０→ｂ４→ｂ
１→ｂ５→ｂ２→ｂ６→ｂ３→ｂ７の順番で出力する。
第三のセレクタ５２は、入力された比較結果を交互に第
二のシフトレジスタ４１及び第三のシフトレジスタ４２
に出力する。初めに、第三のセレクタ５２は比較結果ｂ
０を第二のシフトレジスタ４１に出力し、第二のシフト
レジスタ４１は格納されているデータを１ビットシフト
して比較結果ｂ０を格納する。次に、第三のセレクタ５
２は比較結果ｂ４を第三のシフトレジスタ４２に出力
し、第三のシフトレジスタ４２は格納されているデータ
を１ビットシフトして比較結果ｂ４を格納する。以下こ
のような動作を行うと、第二のシフトレジスタ４１は比
較結果をｂ０→ｂ１→ｂ２→ｂ３の順番で格納し、第三
のシフトレジスタ４２は比較結果をｂ４→ｂ５→ｂ６→
ｂ７の順番で格納する。そして、第四のセレクタ５３
は、第二のシフトレジスタ４１及び第三のシフトレジス
タ４２に格納された比較結果を交互にデータバス１に出
力する。初めに、第四のセレクタ５３は第二のシフトレ
ジスタ４１に格納されている比較結果ｂ０を出力し、次
に、第四のセレクタ５３は第三のシフトレジスタ４２に
格納されている比較結果ｂ１を出力する。すると、デー
タバス１には比較結果がｂ０→ｂ１→ｂ２→ｂ３→ｂ４
→ｂ５→ｂ６→ｂ７の順番に出力される。
１→ｂ５→ｂ２→ｂ６→ｂ３→ｂ７の順番で出力する。
第三のセレクタ５２は、入力された比較結果を交互に第
二のシフトレジスタ４１及び第三のシフトレジスタ４２
に出力する。初めに、第三のセレクタ５２は比較結果ｂ
０を第二のシフトレジスタ４１に出力し、第二のシフト
レジスタ４１は格納されているデータを１ビットシフト
して比較結果ｂ０を格納する。次に、第三のセレクタ５
２は比較結果ｂ４を第三のシフトレジスタ４２に出力
し、第三のシフトレジスタ４２は格納されているデータ
を１ビットシフトして比較結果ｂ４を格納する。以下こ
のような動作を行うと、第二のシフトレジスタ４１は比
較結果をｂ０→ｂ１→ｂ２→ｂ３の順番で格納し、第三
のシフトレジスタ４２は比較結果をｂ４→ｂ５→ｂ６→
ｂ７の順番で格納する。そして、第四のセレクタ５３
は、第二のシフトレジスタ４１及び第三のシフトレジス
タ４２に格納された比較結果を交互にデータバス１に出
力する。初めに、第四のセレクタ５３は第二のシフトレ
ジスタ４１に格納されている比較結果ｂ０を出力し、次
に、第四のセレクタ５３は第三のシフトレジスタ４２に
格納されている比較結果ｂ１を出力する。すると、デー
タバス１には比較結果がｂ０→ｂ１→ｂ２→ｂ３→ｂ４
→ｂ５→ｂ６→ｂ７の順番に出力される。
【００２７】本発明の第三の実施例は以上説明したよう
に構成されているので、一つのシフトレジスタで構成さ
れた演算回路よりも倍のデータ長を処理することが可能
となる。また、シフトレジスタを複数有するため、一つ
のシフトレジスタの記憶能力が限界に達した時点でパス
メトリック及び比較結果を退避させるメモリ（図示しな
い）を設ける必要がなくなる。
に構成されているので、一つのシフトレジスタで構成さ
れた演算回路よりも倍のデータ長を処理することが可能
となる。また、シフトレジスタを複数有するため、一つ
のシフトレジスタの記憶能力が限界に達した時点でパス
メトリック及び比較結果を退避させるメモリ（図示しな
い）を設ける必要がなくなる。
【００２８】次に、本発明による演算回路の第四の実施
例を図面を参照して説明する。ここで、図５は第四の実
施例の詳細構成を示すブロック図であり、図１と同一、
対応部分には、同一符号を付して示している。
例を図面を参照して説明する。ここで、図５は第四の実
施例の詳細構成を示すブロック図であり、図１と同一、
対応部分には、同一符号を付して示している。
【００２９】本発明の演算回路は、データバス１と、第
二の加減算回路２２と、第三の加減算回路２３と、第一
のセレクタ５と、第五のセレクタ５４と、第六のセレク
タ５５と、第一のシフトレジスタ４と、マルチプレクサ
６とにより構成されている。データバス１は第二の加減
算回路２２、第五のセレクタ５４及び第六のセレクタ５
５と接続され、第五のセレクタ５４及び第六のセレクタ
５５は第三の加減算回路２３と接続されている。第三の
加減算回路２３は第一のシフトレジスタ４、第一のセレ
クタ５及び第五のセレクタ５４と接続され、第二の加減
算回路２２は第一のセレクタ５及び第六のセレクタ５５
と接続されている。そして、第一のシフトレジスタ４は
マルチプレクサ６と接続され、マルチプレクサ６及び第
一のセレクタ５はデータバス１と接続されている。
二の加減算回路２２と、第三の加減算回路２３と、第一
のセレクタ５と、第五のセレクタ５４と、第六のセレク
タ５５と、第一のシフトレジスタ４と、マルチプレクサ
６とにより構成されている。データバス１は第二の加減
算回路２２、第五のセレクタ５４及び第六のセレクタ５
５と接続され、第五のセレクタ５４及び第六のセレクタ
５５は第三の加減算回路２３と接続されている。第三の
加減算回路２３は第一のシフトレジスタ４、第一のセレ
クタ５及び第五のセレクタ５４と接続され、第二の加減
算回路２２は第一のセレクタ５及び第六のセレクタ５５
と接続されている。そして、第一のシフトレジスタ４は
マルチプレクサ６と接続され、マルチプレクサ６及び第
一のセレクタ５はデータバス１と接続されている。
【００３０】次に、本発明による演算回路の第四の実施
例の動作を説明する。図１と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行う。以下、
図７を用いて、第三の加減算回路２３、第五のセレクタ
５４及び第六のセレクタ５５の動作について詳細に説明
する。
例の動作を説明する。図１と同一符号を付した各回路部
においては、第一の実施例と同一の動作を行う。以下、
図７を用いて、第三の加減算回路２３、第五のセレクタ
５４及び第六のセレクタ５５の動作について詳細に説明
する。
【００３１】第五のセレクタ５４はデータバス１からパ
スメトリックＰ０（ｔ）を入力して第三の加減算回路２
３に出力し、第六のセレクタ５５はデータバス１からブ
ランチメトリックＢ０（ｔ＋１）を入力して第三の加減
算回路２３に出力する。そして、第三の加減算回路２３
は式Ｐ０（ｔ）＋Ｂ０（ｔ＋１）を計算しパスメトリッ
クＰ０（ｔ＋１）を求め、求められたＰ０（ｔ＋１）を
第一のセレクタ５及び第五のセレクタ５４に出力する。
また、第二の加減算回路２２はデータバス１からパスメ
トリックＰ１（ｔ）及びブランチメトリックＢ０（ｔ＋
１）を入力して式Ｐ１（ｔ）−Ｂ０（ｔ＋１）を計算し
パスメトリックＰ０（ｔ＋１）を求め、求められたＰ０
（ｔ＋１）を第一のセレクタ５及び第六のセレクタ５５
に出力する。
スメトリックＰ０（ｔ）を入力して第三の加減算回路２
３に出力し、第六のセレクタ５５はデータバス１からブ
ランチメトリックＢ０（ｔ＋１）を入力して第三の加減
算回路２３に出力する。そして、第三の加減算回路２３
は式Ｐ０（ｔ）＋Ｂ０（ｔ＋１）を計算しパスメトリッ
クＰ０（ｔ＋１）を求め、求められたＰ０（ｔ＋１）を
第一のセレクタ５及び第五のセレクタ５４に出力する。
また、第二の加減算回路２２はデータバス１からパスメ
トリックＰ１（ｔ）及びブランチメトリックＢ０（ｔ＋
１）を入力して式Ｐ１（ｔ）−Ｂ０（ｔ＋１）を計算し
パスメトリックＰ０（ｔ＋１）を求め、求められたＰ０
（ｔ＋１）を第一のセレクタ５及び第六のセレクタ５５
に出力する。
【００３２】第五のセレクタ５４及び第六のセレクタ５
５は各々パスメトリックを第三の加減算回路２３に出力
し、第三の加減算回路２３は（第五のセレクタ５４から
入力したＰ０（ｔ＋１））−（第六のセレクタ５５から
入力したＰ０（ｔ＋１））を計算する。そして、第三の
加減算回路２３は、計算の結果がプラス（＋）またはマ
イナス（−）であるかを判断してその結果を第一のシフ
トレジスタ４及び第一のセレクタ５に出力する。第一の
セレクタ５は、第三の加減算回路２３の結果に応じてパ
スメトリックＰ０（ｔ＋１）をデータバス１に出力す
る。そして、マルチプレクサ６により、データバス１に
は比較結果がｂ０→ｂ１→ｂ２→ｂ３→ｂ４→ｂ５→ｂ
６→ｂ７の順番に出力される。
５は各々パスメトリックを第三の加減算回路２３に出力
し、第三の加減算回路２３は（第五のセレクタ５４から
入力したＰ０（ｔ＋１））−（第六のセレクタ５５から
入力したＰ０（ｔ＋１））を計算する。そして、第三の
加減算回路２３は、計算の結果がプラス（＋）またはマ
イナス（−）であるかを判断してその結果を第一のシフ
トレジスタ４及び第一のセレクタ５に出力する。第一の
セレクタ５は、第三の加減算回路２３の結果に応じてパ
スメトリックＰ０（ｔ＋１）をデータバス１に出力す
る。そして、マルチプレクサ６により、データバス１に
は比較結果がｂ０→ｂ１→ｂ２→ｂ３→ｂ４→ｂ５→ｂ
６→ｂ７の順番に出力される。
【００３３】本発明の第四の実施例は以上説明したよう
に構成されているので、２つのパスメトリックから１つ
のパスメトリックを選択するための比較回路を設ける必
要がなく、比較回路がなくなる分の消費電力及び回路規
模が小さくなる。
に構成されているので、２つのパスメトリックから１つ
のパスメトリックを選択するための比較回路を設ける必
要がなく、比較回路がなくなる分の消費電力及び回路規
模が小さくなる。
【００３４】
【発明の効果】本発明の演算回路は以上説明したように
構成されているので、パスを選択する時にシフトレジス
タの出力データを並び替えるためのプログラム処理の必
要がなくなり、パスの選択を行うための処理を短時間で
済ませることが可能となる。
構成されているので、パスを選択する時にシフトレジス
タの出力データを並び替えるためのプログラム処理の必
要がなくなり、パスの選択を行うための処理を短時間で
済ませることが可能となる。
【図１】本発明の演算回路の第一の実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の演算回路の動作を示すフローチャート
である。
である。
【図３】本発明のマルチプレクサの動作を示す図であ
る。
る。
【図４】本発明の演算回路の第二の実施例の構成を示す
ブロック図である。
ブロック図である。
【図５】本発明の演算回路の第三の実施例の構成を示す
ブロック図である。
ブロック図である。
【図６】本発明の演算回路の第四の実施例の構成を示す
ブロック図である。
ブロック図である。
【図７】パスメトリック演算の動作を示すトレリス図で
ある。
ある。
２１、２２、２３ 加減算回路 ３ 比較回路 ４、４１、４２ シフトレジスタ ５、５１、５２、５３、５４、５５ セレクタ ６ マルチプレクサ
Claims (5)
- 【請求項１】 第一の信号と第二の信号とを入力して加
算若しくは減算を行い第一の演算結果を出力する第一の
加減算手段と、 前記第二の信号と第三の信号とを入力して加算若しくは
減算を行い第二の演算結果を出力する第二の加減算手段
と、 前記第一及び第二の演算結果を入力して尤度の比較を行
い比較結果を出力する比較手段と、 前記比較結果を入力して１ビットずつ格納するシフトレ
ジスタ手段と、 前記シフトレジスタ手段に格納された前記比較結果を所
定の順番に並べ替えるマルチプレクサ手段とにより構成
されることを特徴とする演算回路。 - 【請求項２】 前記比較結果と前記マルチプレクサ手段
からの出力とを入力し、前記比較結果と前記マルチプレ
クサ手段からの出力とを選択して出力する第二の選択手
段を設けたことを特徴とする請求項１に記載の演算回
路。 - 【請求項３】 第一の信号と第二の信号とを入力して加
算若しくは減算を行い第一の演算結果を出力する第一の
加減算手段と、 前記第二の信号と第三の信号とを入力して加算若しくは
減算を行い第二の演算結果を出力する第二の加減算手段
と、 前記第一及び第二の演算結果を入力して尤度の比較を行
い比較結果を出力する比較手段と、 前記比較結果を入力して１ビットずつ格納する第一及び
第二のシフトレジスタ手段と、 前記比較結果を入力し、前記比較結果を第一のシフトレ
ジスタ手段と第二のシフトレジスタ手段とに交互に１ビ
ットずつ格納させる第一の選択手段と、 前記第一のシフトレジスタ手段と前記第二のシフトレジ
スタ手段とから交互に出力する第二の選択手段とにより
構成されることを特徴とする演算回路。 - 【請求項４】 第一の信号と第二の信号とを入力して加
算若しくは減算を行い第一の演算結果を出力する第一の
加減算手段と、 第三の信号と第一の演算結果とを入力して前記第三の信
号または前記第一の演算結果のいずれか一方を出力する
第一の選択手段と、 前記第二の信号と第二の演算結果とを入力して前記第二
の信号または前記第二の演算結果のいずれか一方を出力
する第二の選択手段と、 前記第一の選択手段からの出力と前記第二の選択手段か
らの出力とを入力して加算若しくは減算を行い第二の演
算結果を出力する第二の加減算手段とにより構成される
ことを特徴とする演算回路。 - 【請求項５】 前記第二の演算結果を入力して所定の順
番に並べ替えるマルチプレクサ手段を設けたことを特徴
とする請求項４に記載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15237194A JP3193830B2 (ja) | 1994-07-04 | 1994-07-04 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15237194A JP3193830B2 (ja) | 1994-07-04 | 1994-07-04 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0816363A true JPH0816363A (ja) | 1996-01-19 |
| JP3193830B2 JP3193830B2 (ja) | 2001-07-30 |
Family
ID=15539072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15237194A Expired - Fee Related JP3193830B2 (ja) | 1994-07-04 | 1994-07-04 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193830B2 (ja) |
-
1994
- 1994-07-04 JP JP15237194A patent/JP3193830B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3193830B2 (ja) | 2001-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010515 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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