JPH0816468A - データプリフェッチ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 データプリフェッチ制御回路において、１回
のプリフェッチ要求で多数のラインデータのプリフェッ
チを可能とすると共に、多変数データ列のプリフェッチ
動作を可能とする。 【構成】 プロセッサユニット１１から出力されるプリ
フェッチアドレスはマルチプレクサ１７を経てプリフェ
ッチアドレスキュー１４に格納される。ラインフィル動
作の終了後、上記格納されたプリフェッチアドレスキュ
ーは、加算器１５でラインサイズレジスタ１３に記憶さ
れたラインサイズ値と加算されて、更新されたプリフェ
ッチアドレスが得られる。この更新値はマルチプレクサ
１７を経て再度プリフェッチアドレスキュー１４に格納
された後、キャッシュユニット１２に出力されて、デー
タのプリフェッチ動作が自動で行われる。以上の動作が
繰返し行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データプリフェッチ制
御回路の改良に関し、詳しくは、多変数データ列のプリ
フェッチを実現すると共に、プロセッサから発行される
データプリフェッチ要求の回数を削減して、データのプ
リフェッチの効率化を図るようにしたものに関する。

【０００２】

【従来の技術】近年、プロセッサとメモリデバイスと間
の性能格差を埋める目的で、プロセッサと主メモリとの
間に、キャッシュメモリと呼ばれる高速なバッファメモ
リを設置して、プロセッサによる主メモリの実効的なア
クセス時間を高速化するようにした計算機システムが広
く普及している。

【０００３】ところで、上記キャッシュメモリを備えた
計算機システムでは、プロセッサからのロード要求があ
っても、キャッシュメモリ上にプロセッサの要求するデ
ータが無い場合（以下、「キャッシュミス」という）に
は、キャッシュメモリの内容を更新するように、プロセ
ッサの要求するデータを含んだ一定量のデータを主メモ
リから読み出す動作（以下、「ラインフィル動作」とい
う）が行なわれる。

【０００４】しかしながら、上記従来の計算機システム
では、ラインフィル動作中は、キャッシュメモリと主メ
モリとの間の整合性を保つために、プロセッサの処理は
停止状態になる（以下、この状態を「ストール状態」と
いう）。このため、ストール状態の継続時間の分、シス
テム全体の性能が低下する欠点があった。特に、ライン
フィル動作時に主メモリからキャッシュメモリにデータ
転送する場合のデータ転送サイズを増やして、キャッシ
ュメモリのヒット率を向上させた場合には、ラインフィ
ル動作に費やす時間が増加して、ストール状態が長く継
続する。

【０００５】そこで、従来、例えば特開昭６２−１９２
８３１号公報に開示されるものでは、ラインフィル動作
時でのキャッシュメモリへのデータ転送サイズを比較的
小さく設定して、プロセッサのストール時間を短縮する
と共に、ラインフィル動作の終了後は、プロセッサの処
理を継続しながら、そのプロセッサで次に利用する可能
性の高いデータを主メモリからキャッシュメモリに予め
読み出しておくプリフェッチ制御を行って、計算機シス
テムの性能の向上を図っている。

【０００６】以下、図面を参照しながら、上記従来のデ
ータプリフェッチ制御回路の一例について説明する。

【０００７】図１３は従来のデータプリフェッチ制御回
路の概略図を示す。

【０００８】同図において、１０１はプロセッサユニッ
ト、１０２はキャッシュユニット、１０３は上記プロセ
ッサユニット１０１から出力されるアドレスデータをラ
ッチするアドレスレジスタ、１０４はキャッシュのライ
ンサイズ（データ転送サイズ）αを格納するラインサイ
ズレジスタ、１０５は上記アドレスレジスタ１０３及び
ラインサイズレジスタ１０４を用いて、プリフェッチア
ドレスの計算を行なう加算器である。

【０００９】また、１０６は上記アドレスレジスタ１０
３の出力と加算器１０５の出力との何れか一方を選択す
るマルチプレクサ、１０７はプリフェッチ動作を制御す
る制御部、１０８はプロセッサユニット１０１から出力
されるプリフェッチ要求信号であって、この要求信号に
より、当初はラインフィル動作を行わせ、その後にプリ
フェッチ制御を行わせる。

【００１０】更に、１０９は上記マルチプレクサ１０６
への選択信号、１０１０はプロセッサユニット１０１と
制御部１０７との間でハンドシェークされるアクセス制
御信号、１０１１はキャッシュユニット１０２と制御部
１０７との間でハンドシェークされるアクセス制御信号
である。

【００１１】上記データプリフェッチ制御回路につい
て、以下、その動作を説明する。

【００１２】先ず、プロセッサユニット１０１がプリフ
ェッチ要求信号１０８を通じて制御部１０７にプリフェ
ッチ要求を発行すると、制御部１０７は、マルチプレク
サ１０６がアドレスレジスタ１０３の出力（アドレス
ｎ）を選択するように選択信号１０９を設定すると共
に、キャッシュユニット１０２に対してアクセス制御信
号１０１１を用いてデータフェッチ要求を行う。従っ
て、キャッシュユニット１０２は、上記データフェッチ
要求に応じて所定のデータを主メモリから読出し、ライ
ンフィル動作が行われる。その後、キャッシュユニット
１０２は、所定のデータの用意ができた時点で、データ
バス１０１２にデータを出力すると共に、アクセス制御
信号１０１１を用いて制御部１０７に動作完了信号を通
知する。この通知を受けた制御部１０７は、アクセス信
号１０１０を用いてプロセッサユニット１０１に対して
データフェッチ動作完了を通知する。プロセッサユニッ
ト１０１は、データバス１０１２のデータをフェッチし
て処理を再開し、この時点で初めて次の処理を行う。

【００１３】続いて、制御部１０７は、マルチプレクサ
１０６が加算器１０５の出力を選択するように選択信号
１０９を設定する。一方、加算器１０５では、アドレス
レジスタ１０３の内容とラインサイズレジスタ１０４の
内容との加算を行い、その加算結果であるプリフェッチ
アドレス（ｎ＋α）をキャッシュユニット１０２に対し
て通知する。この要求により、キャッシュユニット１０
２は、プリフェッチアドレス（ｎ＋α）を含むデータラ
インを主メモリから読み出し、その読み出しが完了した
時点で、アクセス制御信号１０１１を用いて制御部１０
７にプリフェッチ動作の終了を通知する。

【００１４】従って、プロセッサユニット１０１からプ
リフェッチ要求があった場合には、プロセッサユニット
１０１の要求するラインデータのラインフィル動作と、
次のラインデータのプリフェッチ制御とが可能である。

【００１５】図１４に従来のデータプリフェッチ制御回
路のタイムチャートを示す。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
プリフェッチ制御回路では、プロセッサからプリフェッ
チ要求があった場合に、キャッシュメモリに取込まれる
データは、ラインフィル動作に基いてフェッチされたプ
ロセッサの要求するラインデータと、プリフェッチ制御
に基いてフェッチされた次のラインデータとの２つのラ
インデータであるため、この２つのラインデータの処理
をプロセッサが終了した時点で再度プリフェッチ要求を
行う必要があって、プリフェッチ要求を頻繁に繰返さな
ければならない欠点があった。

【００１７】更に、プロセッサがフェッチするデータの
性質が処理データであった場合に、プリフェッチの対象
となる変数データ列は、１変数データ列であるよりも、
多変数データ列である可能性のほうが高いものの、上記
プリフェッチ制御回路では、１回のプリフェッチ要求に
対して１変数データ列のプリフェッチ動作しかできない
ため、多変数データ列のプリフェッチ動作を行わせるに
は、そのデータ列の変数の数だけ繰返しプリフェッチ要
求する必要が生じると共に、１変数データ列に対するラ
インフィル動作に続いてプリフェッチ動作が実行されて
いる際に、他の変数データ列に対するラインフィル動作
が要求されても、そのラインフィル動作は直ちには開始
されず、プロセッサユニット１０１のストール状態が長
く継続し、計算機システム全体の性能の向上にも限度が
あった。

【００１８】次に、上述の２つの欠点を具体的に説明す
る。例えば、流体力学や電気回路等のシミュレーション
を計算機で行う場合に、次に示すサブルーチン（以下の
説明では、Ｃ言語を用いる）を実行するときを例に挙げ
て説明する。

【００１９】 上記サブルーチンでは、関数funcの処理を行う必要上、
１ループ毎に配列変数x,y のデータロードを実行する必
要がある。キャッシュユニット１０２に配列変数x,y が
全く存在しない場合に、ｉ＝０の時、プロセッサユニッ
ト１０１は、x[0]のデータロードと共にx[0+α] のプリ
フェッチ要求も行うが、x[0]のデータロードはキャッシ
ュミスとなるため、プロセッサユニット１０１はストー
ル状態になる。その後、ラインフィル動作に基いたx[0]
のデータロードが終了した時点で、プロセッサユニット
１０１はストール状態から復帰して、次の処理を行うと
共に、キャッシュユニット１０２では、x[0+α] のデー
タプリフェッチ動作が実行される。また、y[0]のデータ
ロードとy[0+α] のデータプリフェッチ動作に関しても
上記x[0]の場合と同様である。

【００２０】しかしながら、x[0]のデータロードによる
ストール状態からの復帰直後にy[0]のデータロード要求
が行われた場合には、上記x[0]のデータロードに続いて
x[0+α] のプリフェッチ動作が実行されている関係上、
このプリフェッチ動作が終了するまで、y[0]のデータロ
ードを実行することができず、このため、y[0]のストー
ル時間は、上記x[0+α] のデータプリフェッチ時間と、
y[0]のデータロード時間とを合わせた時間となり、プロ
セッサユニット１０１を効率的に動作させることができ
ない。

【００２１】また、１≦ｉ≦（２α−１）では、キャッ
シュユニット１０２には配列変数x,y が存在するので、
キャッシュヒットになり、プロセッサユニット１０１は
ストール状態にはならないが、ｉ＝２αのループでは、
キャッシュユニット１０２には配列変数x,y が存在しな
いため、ｉ＝０の場合と同様に、プロセッサ１０１はス
トール状態に陥ることになる。即ち、ｉが２α増加する
毎に、プリフェッチ動作の再要求を行う必要が生じると
共に、配列変数x,y のデータロードによるプロセッサユ
ニット１０１のストール状態が長く継続する欠点があ
る。

【００２２】尚、上記のサブルーチン処理を上述の従来
のデータプリフェッチ制御回路により動作させた場合の
タイムチャートを図１５に示す。

【００２３】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、データプリフェッチ制御回路にお
いて、１回のプリフェッチ要求で多数のラインデータの
プリフェッチを可能とすると共に、多変数データ列のプ
リフェッチ動作を可能とすることにある。

【００２４】

【課題を解決するための手段】上記問題点を解決するた
め、本発明では、プロセッサから発行されるデータプリ
フェッチアドレスをキューイングすることにより、多変
数データ列のプリフェッチを実現すると共に、そのキュ
ーイングしたプリフェッチアドレスを繰返し自動更新で
きる構成とすることにより、１回のプリフェッチ要求で
多数のラインデータのプリフェッチを可能にする。

【００２５】すなわち、請求項１記載の発明のデータプ
リフェッチ制御回路は、プロセッサユニットが使用する
データをキャッシュユニットにプリフェッチするデータ
プリフェッチ制御回路であって、プリフェッチアドレス
を格納するプリフェッチアドレスキューと、上記キャッ
シュユニットのラインサイズ値を格納するラインサイズ
値格納手段と、上記プリフェッチアドレスキューに格納
されたプリフェッチアドレス及び上記ラインサイズ値格
納手段に格納されたラインサイズ値に基いて、プリフェ
ッチアドレスを更新する演算手段と、上記プロセッサユ
ニットから出力されるプリフェッチアドレス及び上記演
算手段により更新されたプリフェッチアドレスのうち何
れか一方を選択する第１及び第２の選択手段とを備え、
上記第１の選択手段は、選択した値を上記プリフェッチ
アドレスキューに出力し、上記第２の選択手段は、選択
した値を上記キャッシュユニットに出力し、更に、上記
プロセッサユニットからプリフェッチアドレスが出力さ
れるときこのプリフェッチアドレスを選択し、その後
は、更新されたプリフェッチアドレスを選択するよう
に、上記第１及び第２の各選択手段を制御する制御手段
とを備えている構成である。

【００２６】また、請求項２記載の発明では、上記請求
項１記載のデータプリフェッチ制御回路において、ライ
ンサイズ値格納手段は、予め、所定の１種類のラインサ
イズ値が記憶されたレジスタにより構成される構成であ
る。

【００２７】更に、請求項３記載の発明では、上記請求
項１記載のデータプリフェッチ制御回路において、ライ
ンサイズ値格納手段は、ラインサイズ値が外部から任意
に与えられて、ラインサイズ値が可変である構成であ
る。

【００２８】加えて、請求項４記載の発明では、上記請
求項３記載のデータプリフェッチ制御回路において、ラ
インサイズ値格納手段は、プリフェッチアドレスの増分
値を格納する増分値格納キューと、プロセッサユニット
から出力されるオフセットデータ及び上記増分値格納キ
ューに格納したプリフェッチアドレスの増分値のうち何
れか一方を選択し、その選択した値を上記増分値格納キ
ューに出力する第３の選択手段と、プロセッサユニット
からオフセットデータが出力されるときそのオフセット
データを選択し、その後は、増分値格納キューに格納し
たプリフェッチアドレスの増分値を選択するよう、上記
第３の選択手段を制御する第２の制御手段とから成る構
成である。

【００２９】更に加えて、請求項５記載の発明では、上
記請求項１記載のデータプリフェッチ制御回路におい
て、プリフェッチアドレスキューは、ＦＩＦＯメモリで
ある構成である。

【００３０】また、請求項６記載の発明では、上記請求
項１、請求項２及び請求項４記載のデータプリフェッチ
制御回路において、プロセッサユニットは、プリフェッ
チ中断信号を出力し、制御手段は、上記プロセッサユニ
ットからのプリフェッチ中断信号を受けて、プリフェッ
チアドレスキューに格納されているプリフェッチアドレ
スを消去する構成である。

【００３１】更に、請求項７記載の発明では、上記請求
項１、請求項２及び請求項４記載のデータプリフェッチ
制御回路において、プリフェッチ回数をカウントし、プ
リフェッチ回数が設定回数に達したとき、プリフェッチ
中断信号を出力する中断信号出力手段を備え、制御手段
は、上記中断信号出力手段から出力されるプリフェッチ
中断信号を受けて、プリフェッチアドレスキューに格納
されているプリフェッチアドレスを消去する構成であ
る。

【００３２】加えて、請求項８記載の発明では、上記請
求項７記載のデータプリフェッチ制御回路において、中
断信号出力手段は、プリフェッチの実行残数を格納する
実行残数格納手段と、上記実行残数格納手段から出力さ
れる値をゼロ比較する比較手段と、上記実行残数格納手
段に格納されたプリフェッチの実行残数から１を減算す
る減算手段と、プロセッサユニットから出力されるプリ
フェッチ回数及び上記減算手段により減算されたプリフ
ェッチの実行残数のうち何れか一方を選択し、その選択
した値を上記実行残数格納手段に出力する第４の選択手
段と、上記プロセッサユニットからプリフェッチ回数が
出力されるときそのプリフェッチ回数を選択し、その後
は、減算手段により減算されたプリフェッチの実行残数
を選択するよう、上記第４の選択手段を制御する第３の
制御手段とから成る構成を採用している。

【００３３】

【作用】以上の構成により、請求項１、請求項２及び請
求項５記載の発明では、プロセッサユニットからプリフ
ェッチアドレスが出力された場合には、このアドレスが
プリフェッチアドレスキューに格納され、この格納され
たプリフェッチアドレスに基いてキャッシュユニットが
ラインフィル動作及びプリフェッチ動作を行うので、多
変数データ列のラインフィル動作及びプリフェッチ動作
が可能である。

【００３４】しかも、上記格納されたプリフェッチアド
レスは、演算手段によりラインサイズ値格納手段のライ
ンサイズ分だけ何回も更新され、この更新されたプリフ
ェッチアドレスに基いて制御手段がキャッシュユニット
を制御することを繰返すので、プロセッサユニットから
の１回のプリフェッチ要求に対して、何回でもデータの
プリフェッチが可能となる。

【００３５】また、請求項３及び請求項４記載の発明で
は、ラインサイズ値格納手段に格納されるラインサイズ
値が、外部から任意に与えられて、可変であるので、変
数データ列毎に規則的に離散化された変数データ列や、
プロセッサユニットのアクセスする変数データ列のアド
レスがマイナス方向に増加する場合であっても、そのプ
リフェッチ動作が可能になる。

【００３６】更に、請求項６、請求項７及び請求項８記
載の発明では、プロセッサユニット又は中断信号出力手
段からプリフェッチ中断信号が出力されるので、不必要
なプリフェッチ動作を回避することができる。

【００３７】

【実施例】以下、本発明の実施例のデータプリフェッチ
制御回路について、図面を参照しながら、説明する。

【００３８】（第１の実施例）図１は本発明の第１の実
施例におけるデータプリフェッチ制御回路の概略構成図
を示す。

【００３９】同図において、１１はプロセッサユニッ
ト、１２はキャッシュユニット、１３はキャッシュのラ
インサイズ値を予め格納しているラインサイズ格納手段
を構成するラインサイズレジスタである。

【００４０】また、１４はプリフェッチアドレスを格納
するＦＩＦＯ（first in firstout)メモリであるプリフ
ェッチアドレスキュー、１５は上記プリフェッチアドレ
スキュー１４の出力及びラインサイズレジスタ１３の出
力から新しい（更新された）プリフェッチアドレスの計
算を行なう演算手段としての加算器である。

【００４１】更に、１７は、プロセッサユニット１１か
ら出力されるアドレスと、加算器１５の出力とのうち何
れか一方を選択し、その選択した出力をプリフェッチア
ドレスキュー１４に出力する第１の選択手段としてのマ
ルチプレクサ、１６は、上記プロセッサユニット１１か
ら出力されるアドレスと、加算器１５の出力とのうち何
れか一方を選択し、その選択した出力をキャッシュユニ
ット１２に出力する第２の選択手段としてのマルチプレ
クサである。

【００４２】加えて、１８はプリフェッチ動作を制御す
る制御手段としての制御部、１９はプリフェッチアドレ
スキュー１４を制御する制御信号、１１０はマルチプレ
クサ１７の選択信号、１１１はマルチプレクサ１６の選
択信号、１１２はキャッシュユニット１２と制御部１８
とでハンドシェークされるアクセス制御信号、１１３は
プロセッサユニット１１と制御部１８とでハンドシェー
クされるアクセス制御信号、１１４はプロセッサユニッ
ト１１から制御部１８に出力されるプリフェッチ要求信
号、１１５はプロセッサユニット１１から制御部１８に
出力されるプリフェッチ終了信号、１１６はプロセッサ
ユニット１１から制御部１８に出力されるプリフェッチ
一時中断信号、１１７はプロセッサユニット１１から制
御部１８に出力されるプリフェッチ再開信号である。

【００４３】更に加えて、１１８はプロセッサユニット
１１から出力されるデータバス、１１９はプロセッサユ
ニット１１から出力されるアドレスバスである。

【００４４】次に、上記制御部１８の構成を説明する。

【００４５】プロセッサユニット１１からプリフェッチ
要求信号１１４を用いてデータのプリフェッチ要求がな
された場合には、制御部１８は、マルチプレクサ１６、
１７がプロセッサユニット１１から出力されるアドレス
バス１１９を選択するように選択信号１１０、１１１を
設定することにより、キャッシュユニット１２及びプリ
フェッチアドレスキュー１４に対して、アドレスバス１
１９上のプリフェッチアドレスを通知する。

【００４６】次に、制御部１８は、キャッシュユニット
１２に対してプリフェッチアドレスに対するラインフィ
ル動作をアクセス制御信号１１２を用いて要求すると共
に、プリフェッチアドレスキュー１４に対しては、プリ
フェッチアドレスのキューイングを制御信号１９を用い
て実行する。

【００４７】更に、制御部１８は、プロセッサユニット
１１からのアクセス要求及びキャッシュユニット１２の
ラインフィル動作から、主メモリのバスが共に開放され
ている場合には、プリフェッチアドレスキュー１４内の
プリフェッチアドレスデータの有無を制御信号１９を用
いて調べ、プリフェッチアドレスデータが存在するとき
には、プリフェッチアドレスキュー１４からプリフェッ
チアドレスデータを取り出して加算器１５に出力させ、
上記加算器１５で前記取出されたプリフェッチアドレス
データとラインサイズレジスタ１３の出力値とを合計し
て更新した新たなプリフェッチアドレスの計算を行なわ
せる。更に、マルチプレクサ１６、１７が加算器１５の
出力を選択するように選択信号１１０、１１１を設定
し、キャッシュユニット１２に対して上記更新されたプ
リフェッチアドレスに対するプリフェッチ動作をアクセ
ス制御信号１１２を用いて要求すると共に、プリフェッ
チアドレスキュー１４に対しては、上記更新されたプリ
フェッチアドレスの再度のキューイングを制御信号１９
を用いて実行する。

【００４８】また、制御部１８は、プリフェッチ一時中
断信号１１６及びプリフェッチ再開信号１１７を用い
て、キャッシュシステム１２にプリフェッチされるデー
タ量とプロセッサユニット１１におけるデータ処理量と
の関係がほぼ均衡するように制御すると共に、プロセッ
サユニット１１からのプリフェッチ中断信号１１５によ
りデータのプリフェッチ中断の要求がなされた場合に
は、制御信号１９を用いて、プリフェッチアドレスキュ
ー１４内のプリフェッチアドレスを消去するように制御
する。

【００４９】本実施例のデータプリフェッチ制御回路に
おいて、次のサブルーチンを実行した場合のタイムチャ
ートを図２及び図３に、プリフェッチアドレスキュー１
４の動作を図４に各々示す。

【００５０】 したがって、本実施例においては、プリフェッチアドレ
スキュー１４と、加算器１５とにより、プリフェッチア
ドレスを更新し、この更新したプリフェッチアドレスを
再度プリフェッチアドレスキュー１４にキューイングす
ることがプリフェッチ中断要求があるまで繰返されるの
で、ラインフィル動作の終了後は、１回のプリフェッチ
要求に対して何回でもプリフェッチ動作を繰返すことが
できて、プリフェッチ要求を頻繁に繰返す必要がない。

【００５１】しかも、プリフェッチアドレスキュー１４
へのプリフェッチアドレスのキューイングにより、多変
数データ列のプリフェッチ動作を実現することができ
る。

【００５２】（第２の実施例）以下、本発明の第２の実
施例について図面を参照しながら説明する。

【００５３】図５は本発明の第２の実施例を示すデータ
プリフェッチ制御回路の概略構成図を示す。

【００５４】同図において、４１はプロセッサユニッ
ト、４２はキャッシュユニット、４３はプロセッサユニ
ット４１から出力されるデータバス、４４はプリフェッ
チアドレスを格納するプリフェッチアドレスキュー、４
５はプリフェッチアドレスの増分値を格納する増分値格
納キューとしてのオフセットキュー、４６はプリフェッ
チアドレスキュー４４とオフセットキュー４５の出力か
ら新しいプリフェッチアドレスの計算を行なう加算器で
ある。

【００５５】また、４７はプロセッサユニット４１から
出力されるアドレスと、加算器４６の出力とのうち何れ
か一方を選択し、その選択した出力をキャッシュユニッ
ト４２に出力するマルチプレクサ、４８は、データバス
４３とオフセットキュー４５の出力とのうち何れか一方
を選択し、その選択した出力をオフセットキュー４５に
出力する第３の選択手段としてのマルチプレクサ、４９
はプロセッサユニット４１から出力されるアドレスと加
算器４６の出力とのうち何れか一方を選択し、その選択
した出力をプリフェッチアドレスキュー４４に出力する
マルチプレクサである。

【００５６】更に、４１０はプリフェッチ動作を制御す
る制御部であって、本実施例では請求項２記載の第２の
制御手段としても機能する。４１１はマルチプレクサ４
９への選択信号、４１２はマルチプレクサ４８への選択
信号、４１３はプリフェッチアドレスキュー４４を制御
する制御信号、４１４はオフセットキュー４５を制御す
る制御信号、４１５はマルチプレクサ４７への選択信
号、４１６はプロセッサユニット４１と制御部４１０と
でハンドシェークされるアクセス制御信号、４１７はキ
ャッシュユニット４２と制御部４１０とでハンドシェー
クされるアクセス制御信号である。また、４１８はプロ
セッサユニット４１から制御部４１０に出力されるプリ
フェッチ要求信号、４１９はプロセッサユニット４１か
ら制御部４１０に出力されるプリフェッチ終了信号、４
２０はプロセッサユニット４１から制御部４１０に出力
されるプリフェッチ一時中断信号、４２１は、プロセッ
サユニット４１から制御部４１０に出力されるプリフェ
ッチ再開信号、４２２はプロセッサユニット４１から出
力されるアドレスバスである。

【００５７】次に、上記制御部４１０による制御を説明
する。

【００５８】プロセッサユニット４１からプリフェッチ
要求信号４１８を用いてデータのプリフェッチ要求がな
された場合には、制御部４１０は、マルチプレクサ４
７、４９がプロセッサユニット４１からのアドレスバス
４２２を選択するように選択信号４１１、４１５を設定
すると共に、マルチプレクサ４８がデータバス４３を選
択するように選択信号４１２を設定することにより、キ
ャッシュユニット４２及びプリフェッチアドレスキュー
４４に対して、アドレスバス４２２上のプリフェッチア
ドレスを通知し、同時に、プロセッサユニット４１から
データバス４３に出力されるオフセットデータをオフセ
ットキュー４５に通知する。

【００５９】次に、制御部４１０は、キャッシュユニッ
ト４２に対しては、アクセス制御信号４１７を用いて、
プリフェッチアドレスに対するラインフィル動作を要求
し、プリフェッチアドレスキュー４４に対しては、制御
信号４１３を用いて、プリフェッチアドレスのキューイ
ングを実行し、オフセットキュー４５に対しては、制御
信号４１４用いて、オフセットデータのキューイングを
実行する。

【００６０】更に、制御部４１０は、プロセッサユニッ
ト４１からのアクセス要求、及びキャッシュユニット４
２のラインフィル動作から、主メモリのバスが共に開放
されている場合には、プリフェッチアドレスキュー４４
のプリフェッチアドレスデータの有無を制御信号４１３
を用いて調べ、プリフェッチアドレスデータが存在する
ときには、プリフェッチアドレスキュー４４からプリフ
ェッチアドレスデータを取り出して加算器４６に出力さ
せると共に、オフセットキュー４５からオフセットデー
タを取り出して加算器４６に出力させ、これにより、上
記加算器４６において、更新された新たなプリフェッチ
アドレスの計算を行なわせる。また、マルチプレクサ４
７、４９が加算器４６の出力を選択するように選択信号
４１１、４１５を設定すると共に、マルチプレクサ４８
がオフセットキュー４５の出力を選択するように選択信
号４１２を設定することにより、キャッシュユニット４
２に対しては、アクセス制御信号４１７を用いて、更新
されたプリフェッチアドレスに対するプリフェッチ動作
を要求し、プリフェッチアドレスキュー４４に対して
は、制御信号４１３を用いて、更新されたプリフェッチ
アドレスの再度のキューイングを実行し、オフセットキ
ュー４５に対しては、制御信号４１２を用いて、オフセ
ットデータの再度のキューイングを実行する。

【００６１】更に、制御部４１０は、プリフェッチ一時
中断信号４２０及びプリフェッチ再開信号４２１を用い
て、キャッシュシステム４２にプリフェッチされるデー
タ量と、プロセッサユニット４１におけるデータ処理量
との関係が均衡するように制御すると共に、プロセッサ
ユニット４１がプリフェッチ終了信号４１９を用いてデ
ータのプリフェッチ中断要求をしている場合には、制御
信号４１３、４１４を用いて、プリフェッチアドレスキ
ュー４４内のプリフェッチアドレス及びオフセットキュ
ー４５内のオフセットデータを消去する。

【００６２】上記オフセットキュー４５、マルチプレク
サ４８及び制御部４１０により、プリフェッチされるデ
ータのラインサイズが外部から任意に与えられて、可変
となるラインサイズ値格納手段を構成する。

【００６３】本実施例のデータプリフェッチ制御回路に
おいて、次のサブルーチンを実行した場合のタイムチャ
ートを図６及び図７に、プリフェッチアドレスキュー４
４及びオフセットキュー４５の動作を図８に各々示す。

【００６４】 以上のように、本実施例では、プリフェッチアドレスキ
ュー４４と、プリフェッチアドレスの増分値を格納する
オフセットキュー４５と、加算器４６とを用いて、プリ
フェッチアドレスを更新し、この更新されたプリフェッ
チアドレスを再度プリフェッチアドレスキュー４４にキ
ューイングすると共に、更新されたプリフェッチアドレ
スに対応するオフセットデータを再度キューイングした
ので、多変数データ列のプリフェッチ動作と、変数デー
タ列毎に規則的に離散化された変数データ列や、プロセ
ッサユニット４１のアクセスする変数データ列のアドレ
スがマイナス方向に増加する場合でのプリフェッチ動作
とを可能にすることができる。

【００６５】（第３の実施例）以下、本発明の第３の実
施例について図面を参照しながら説明する。

【００６６】図９は本発明の第３の実施例を示すデータ
プリフェッチ制御回路の概略構成図である。

【００６７】同図において、７１はプロセッサユニッ
ト、７２はキャッシュユニット、７３はプロセッサユニ
ット７１から出力されるデータバス、７４はプリフェッ
チアドレスを格納するプリフェッチアドレスキュー、７
５はプリフェッチアドレスの増分値を格納するオフセッ
トキュー、７６はプリフェッチアドレスキュー７４とオ
フセットキュー７５の出力とに基いて新しいプリフェッ
チアドレスの計算を行なう加算器である。

【００６８】また、７７は、プロセッサユニット７１か
ら出力されるアドレスと、加算器７６の出力とのうち何
れか一方を選択し、その選択した出力をキャッシュユニ
ット７２に出力するマルチプレクサ、７８はデータバス
７３とオフセットキュー７５の出力とのうち何れか一方
を選択し、その選択した出力をオフセットキュー７５に
出力するマルチプレクサ、７９はプロセッサユニット７
１から出力されるアドレスと加算器７６の出力とのうち
何れか一方を選択し、その選択した出力をプリフェッチ
アドレスキュー７４に出力するマルチプレクサである。

【００６９】更に、７１０はプリフェッチ回数を格納す
る実行残数格納手段としてのプリフェッチカウンタキュ
ー、７１１はプリフェッチカウントキュー７１０の出力
がゼロか否かを比較し、判定する比較手段としてのゼロ
比較器、７１２はプリフェッチカウントキュー７１０の
出力を−１だけ減算する減算手段としての−１減算器、
７１３はデータバス７３と−１減算器７１２の出力との
うち何れか一方を選択し、その選択した出力をプリフェ
ッチカウンタキュー７１０に出力する第４の選択手段と
してのマルチプレクサである。

【００７０】加えて、７１４はプリフェッチ動作を制御
する制御部であって、本実施例では請求項３記載の第３
の制御手段としても機能する。７１５はマルチプレクサ
７９への選択信号、７１６はマルチプレクサ７８への選
択信号、７１７はマルチプレクサ７１３への選択信号、
７１８はプリフェッチアドレスキュー７４を制御する制
御信号、７１９はオフセットキュー７５を制御する制御
信号、７２０はプリフェッチカウントキュー７１０を制
御する制御信号、７２１はマルチプレクサ７７への選択
信号、７２２は制御部７１４に入力されるゼロ比較器７
１１のゼロ判定信号である。

【００７１】更に、７２３はプロセッサユニット７１と
制御部７１４とでハンドシェークされるアクセス制御信
号、７２４はキャッシュユニット７２と制御部７１４と
でハンドシェークされるアクセス制御信号、７２５はプ
ロセッサユニット７１から制御部７１４に出力されるプ
リフェッチ要求信号、７２６はプロセッサユニット７１
から制御部７１４に出力されるプリフェッチ終了信号、
７２７は、プロセッサユニット７１から制御部７１４に
出力されるプリフェッチ一時中断信号、７２８はプロセ
ッサユニット７１から制御部７１４に出力されるプリフ
ェッチ再開信号、７２９はプロセッサユニット７１から
出力されるアドレスバスである。

【００７２】上記制御部７１４による制御を説明する。

【００７３】プロセッサユニット７１がプリフェッチ要
求信号７２５を用いてデータのプリフェッチ要求をして
いる場合には、制御部７１４は、マルチプレクサ７７、
７９がプロセッサユニット７１から出力されるアドレス
バス７２９を選択するように選択信号７１５、７２１を
設定すると共に、マルチプレクサ７８、７１３がデータ
バス７３を選択するように選択信号７１６、７１７を設
定することにより、キャッシュユニット７２とプリフェ
ッチアドレスキュー７４に対して、アドレスバス７２９
上のプリフェッチアドレスを通知し、同時に、プロセッ
サユニット７１からデータバス７３に出力されるオフセ
ットデータをオフセットキュー７５に通知し、更にプロ
セッサユニット７１からデータバス７３に出力されるプ
リフェッチカウント値をプリフェッチカウントキュー７
１０に通知する。

【００７４】更に、制御部７１４は、キャッシュユニッ
ト７２に対しては、アクセス制御信号７２４を用いて、
プリフェッチアドレスに対するラインフィル動作を要求
し、プリフェッチアドレスキュー７４に対しては、制御
信号７１８を用いて、プリフェッチアドレスのキューイ
ングを実行し、オフセットキュー７５に対しては、制御
信号７１９を用いてオフセットデータのキューイングを
実行し、プリフェッチカウントキュー７１０に対して
は、制御信号７２０を用いて、プリフェッチカウント値
のキューイングを実行する。

【００７５】加えて、制御部７１４は、プロセッサユニ
ット７１からのアクセス要求、及びキャッシュユニット
７２のラインフィル動作から、主メモリのバスが共に開
放されている場合には、プリフェッチアドレスキュー７
４内のプリフェッチアドレスデータの有無を制御信号７
１８を用いて調べ、プリフェッチアドレスデータが存在
するときには、プリフェッチアドレスキュー７４からプ
リフェッチアドレスデータを取り出して加算器７６に出
力させると共に、オフセットキュー７５からオフセット
データを取り出して加算器７６に出力させることによ
り、上記加算器７６において、新たなプリフェッチアド
レスの計算を行なう。

【００７６】更に、制御部７１４は、プリフェッチカウ
ントキュー７１０からプリフェッチ残数データを取り出
して、ゼロ比較器３１１にてこの残数データのゼロ判定
を行なう。この際、ゼロ比較器７１１にてゼロ判定がな
されない場合には、マルチプレクサ７７、７９が加算器
７６の出力を選択するように選択信号７１５、７２１を
設定すると共に、マルチプレクサ７８がオフセットキュ
ー７５の出力を選択するように選択信号７１６を設定
し、更にマルチプレクサ７１３が−１減算器７１２の出
力を選択するように選択信号７１７を設定することによ
り、キャッシュユニット７２に対しては、アクセス制御
信号７２４を用いて、更新されたプリフェッチアドレス
に対するプリフェッチ動作を要求し、プリフェッチアド
レスキュー７４に対しては、制御信号７１８を用いて、
更新されたプリフェッチアドレスの再度のキューイング
を実行し、オフセットキュー７５に対しては、制御信号
７１９を用いて、オフセットデータの再度のキューイン
グを実行し、プリフェッチカウントキュー７１０に対し
ては、制御信号７２０を用いて、−１減算器７１２にて
現在のプリフェッチ残数を−１だけ減算した値の新たな
プリフェッチ残数のキューイングを実行する。

【００７７】一方、ゼロ比較器７１１にてゼロ判定がな
された場合には、そのゼロ判定がゼロ判定信号７２２を
用いて制御部７１４に通知され、加算器７６の更新され
たプリフェッチアドレス、及びそれに対応したオフセッ
トデータとプリフェッチ残数値が破棄される。

【００７８】また、制御部７１４は、プリフェッチ一時
中断信号７２７及びプリフェッチ再開信号７２８を用い
て、キャッシュシステム７２にプリフェッチされるデー
タ量とプロセッサユニット７１におけるデータ処理量と
の関係が均衡するように制御すると共に、プロセッサユ
ニット７１がプリフェッチ終了信号７２６を用いてデー
タのプリフェッチ中断要求をした場合には、制御信号７
１８、７１９、７２０を用いて、各々、プリフェッチア
ドレスキュー７４内のプリフェッチアドレスと、オフセ
ットキュー７５内のオフセットデータと、プリフェッチ
カウントキュー７１０内のプリフェッチ残数値とを消去
する。

【００７９】上記プリフェッチカウンタキュー７１０、
ゼロ比較器７１１、−１減算器７１２、マルチプレクサ
７１３及び制御部７１４により、プリフェッチ回数をカ
ウンタして、そのプリフェッチ回数が設定回数に達した
時にプリフェッチ中断信号を出力する中断信号出力手段
７４０を構成している。

【００８０】本実施例のデータプリフェッチ制御回路に
おいて、次に示すサブルーチンを実行した場合のタイム
チャートを図１０及び図１１に、プリフェッチアドレス
キュー７４、オフセットキュー７５及びプリフェッチカ
ウントキュー７１０の動作を図１２に各々示す。

【００８１】 したがって、本実施例においては、特に、プリフェッチ
残数を格納するプリフェッチカウントキューを設け、プ
リフェッチ制御を行う毎にプリフェッチ残数を−１だけ
減算して上記プリフェッチカウンタキューに再度キュー
イングするしたので、上記第２の実施例と同様に、多変
数データ列のプリフェッチ動作と、変数データ列毎に規
則的に離散化された変数データ列及びプロセッサユニッ
トのアクセスする変数データ列のアドレスがマイナス方
向に増加する場合でのプリフェッチ動作とを実現できる
と共に、更に、プリフェッチ残数をチェックして、無駄
なプリフェッチ動作を無くすことができる。

【００８２】

【発明の効果】以上説明したように、請求項１、請求項
２及び請求項５記載の発明のデータプリフェッチ制御回
路によれば、プロセッサユニットから出力されるプリフ
ェッチアドレスをプリフェッチアドレスキューに格納す
ると共に、この格納したプリフェッチアドレスを繰返し
自動更新したので、多変数データ列のラインフィル動作
及びプリフェッチ動作を可能にできると共に、プロセッ
サユニットからの１回のプリフェッチ要求に対して、何
回でもデータのプリフェッチが可能である。

【００８３】また、請求項３及び請求項４記載の発明の
データプリフェッチ制御回路によれば、プリフェッチす
るデータのラインサイズ値を、外部から任意に与えて、
可変としたので、変数データ列毎に規則的に離散化され
た変数データ列や、プロセッサユニットのアクセスする
変数データ列のアドレスがマイナス方向に増加する場合
であっても、そのプリフェッチ動作を可能にできる。

【００８４】更に、請求項６、請求項７及び請求項８記
載の発明のデータプリフェッチ制御回路によれば、プリ
フェッチ中断信号を出力する構成としたので、不必要な
プリフェッチ動作を回避することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデータプリフェ
ッチ制御回路の概略構成図である。

【図２】本発明の第１の実施例におけるデータプリフェ
ッチ制御回路のタイムチャートを示す図である。

【図３】本発明の第１の実施例におけるデータプリフェ
ッチ制御回路の他のタイムチャートを示す図である。

【図４】本発明の第１の実施例におけるプリフェッチア
ドレスキューの動作説明図である。

【図５】本発明の第２の実施例におけるデータプリフェ
ッチ制御回路の概略構成図である。

【図６】本発明の第２の実施例におけるデータプリフェ
ッチ制御回路のタイムチャートを示す図である。

【図７】本発明の第２の実施例におけるデータプリフェ
ッチ制御回路の他のタイムチャートを示す図である。

【図８】本発明の第２の実施例におけるプリフェッチア
ドレスキューとオフセットキューの動作図である。

【図９】本発明の第３の実施例におけるデータプリフェ
ッチ制御回路の概略構成図である。

【図１０】本発明の第３の実施例におけるデータプリフ
ェッチ制御回路のタイムチャートを示す図である。

【図１１】本発明の第３の実施例におけるデータプリフ
ェッチ制御回路の他のタイムチャートを示す図である。

【図１２】本発明の第３の実施例におけるプリフェッチ
アドレスキューとオフセットキューとプリフェッチカウ
ントキューの動作図である。

【図１３】従来のプリフェッチ制御回路の概略構成図で
ある。

【図１４】従来のプリフェッチ制御回路のタイムチャー
トを示す図である。

【図１５】従来のプリフェッチ制御回路において関数を
実行した場合のタイムチャートを示す図である。

【符号の説明】

11,41,71, プロセッサユニット 12,42,72 キャッシュユニット 13 ラインサイズレジスタ（ラインサイズ値
格納手段） 14,44,74 プリフェッチアドレスキュー 15,45,75 加算器（演算手段） 16 マルチプレクサ（第２の選択手段） 17 マルチプレクサ（第１の選択手段） 18 制御部（制御手段） 45,75 オフセットキュー（増分値格納キュー） 48 マルチプレクサ（第３の選択手段） 410 制御部（第２の制御手段） 710 プリフェッチカウントキュー（実行残数
格納手段） 711 ゼロ比較器（比較手段） 712 −１減算器（減算手段） 713 マルチプレクサ（第４の選択手段） 714 制御部（第３の制御手段） 740 中断信号出力手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プロセッサユニットが使用するデータを
   キャッシュユニットにプリフェッチするデータプリフェ
   ッチ制御回路であって、 プリフェッチアドレスを格納するプリフェッチアドレス
   キューと、 上記キャッシュユニットのラインサイズ値を格納するラ
   インサイズ値格納手段と、 上記プリフェッチアドレスキューに格納されたプリフェ
   ッチアドレス及び上記ラインサイズ値格納手段に格納さ
   れたラインサイズ値に基いて、プリフェッチアドレスを
   更新する演算手段と、 上記プロセッサユニットから出力されるプリフェッチア
   ドレス及び上記演算手段により更新されたプリフェッチ
   アドレスのうち何れか一方を選択する第１及び第２の選
   択手段とを備え、 上記第１の選択手段は、選択した値を上記プリフェッチ
   アドレスキューに出力し、上記第２の選択手段は、選択
   した値を上記キャッシュユニットに出力し、 更に、上記プロセッサユニットからプリフェッチアドレ
   スが出力されるときこのプリフェッチアドレスを選択
   し、その後は、更新されたプリフェッチアドレスを選択
   するように、上記第１及び第２の各選択手段を制御する
   制御手段とを備えたことを特徴とするデータプリフェッ
   チ制御回路。
2. 【請求項２】 ラインサイズ値格納手段は、予め、所定
   の１種類のラインサイズ値が記憶されたレジスタにより
   構成されることを特徴とする請求項１記載のデータプリ
   フェッチ制御回路。
3. 【請求項３】 ラインサイズ値格納手段は、ラインサイ
   ズ値が外部から任意に与えられて、ラインサイズ値が可
   変であることを特徴とする請求項１記載のデータプリフ
   ェッチ制御回路。
4. 【請求項４】 ラインサイズ値格納手段は、 プリフェッチアドレスの増分値を格納する増分値格納キ
   ューと、 プロセッサユニットから出力されるオフセットデータ及
   び上記増分値格納キューに格納したプリフェッチアドレ
   スの増分値のうち何れか一方を選択し、その選択した値
   を上記増分値格納キューに出力する第３の選択手段と、 プロセッサユニットからオフセットデータが出力される
   ときそのオフセットデータを選択し、その後は、増分値
   格納キューに格納したプリフェッチアドレスの増分値を
   選択するよう、上記第３の選択手段を制御する第２の制
   御手段とから成ることを特徴とする請求項３記載のデー
   タプリフェッチ制御回路。
5. 【請求項５】 プリフェッチアドレスキューは、ＦＩＦ
   Ｏメモリであることを特徴とする請求項１記載のデータ
   プリフェッチ制御回路。
6. 【請求項６】 プロセッサユニットは、プリフェッチ中
   断信号を出力し、 制御手段は、上記プロセッサユニットからのプリフェッ
   チ中断信号を受けて、 プリフェッチアドレスキューに格納されているプリフェ
   ッチアドレスを消去することを特徴とする請求項１、請
   求項２及び請求項４記載のデータプリフェッチ制御回
   路。
7. 【請求項７】 プリフェッチ回数をカウントし、プリフ
   ェッチ回数が設定回数に達したとき、プリフェッチ中断
   信号を出力する中断信号出力手段を備え、 制御手段は、上記中断信号出力手段から出力されるプリ
   フェッチ中断信号を受けて、プリフェッチアドレスキュ
   ーに格納されているプリフェッチアドレスを消去するこ
   とを特徴とする請求項１、請求項２及び請求項４記載の
   データプリフェッチ制御回路。
8. 【請求項８】 中断信号出力手段は、 プリフェッチの実行残数を格納する実行残数格納手段
   と、 上記実行残数格納手段から出力される値をゼロ比較する
   比較手段と、 上記実行残数格納手段に格納されたプリフェッチの実行
   残数から１を減算する減算手段と、 プロセッサユニットから出力されるプリフェッチ回数及
   び上記減算手段により減算されたプリフェッチの実行残
   数のうち何れか一方を選択し、その選択した値を上記実
   行残数格納手段に出力する第４の選択手段と、 上記プロセッサユニットからプリフェッチ回数が出力さ
   れるときそのプリフェッチ回数を選択し、その後は、減
   算手段により減算されたプリフェッチの実行残数を選択
   するよう、上記第４の選択手段を制御する第３の制御手
   段とから成ることを特徴とする請求項７記載のデータプ
   リフェッチ制御回路。