JPH0816486A

JPH0816486A - 欠陥救済用ｌｓｉとメモリ装置

Info

Publication number: JPH0816486A
Application number: JP6170207A
Authority: JP
Inventors: Shoji Wada; 省治和田; Kanehide Kemizaki; 兼秀検見崎; Masaya Muranaka; 雅也村中; Shinko Ogata; 真弘尾方; Hideaki Aoyanagi; 秀明青柳; Tetsuya Kitame; 哲也北目; Masahiro Katayama; 雅弘片山; Shiyouji Kubono; 昌次久保埜; Yukie Suzuki; 幸英鈴木; Makoto Morino; 誠森野
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 1996-01-19
Also published as: CN1124876A; KR960002757A; TW280910B; US5598373A; CN1098535C

Abstract

(57)【要約】（修正有）【目的】搭載されたＤＲＡＭの不良の救済を可能とし
たＬＳＩの提供、及び組み立て後に発生したＤＲＡＭの
不良を救済できるメモリ装置を提供する。【構成】ＤＲＡＭと同じアドレス及び制御用の入力イ
ンターフェイス部と、複数のＤＲＡＭにより構成される
メモリ装置に対応した入出力インターフェイス部と、Ｄ
ＲＡＭのチップアドレスとＸ系の不良アドレスとを記憶
する不揮発性の記憶回路３と、入力されたＸアドレス信
号と記憶回路の不良アドレスとの比較一致信号によりワ
ード線が選択され、Ｙアドレスに信号よりカラム選択が
行われるＳＲＡＭにより構成された冗長救済用ＲＡＭ部
４と、冗長用ＲＡＭ部のデータ入出力バスをデータ入出
力端子と接続させる選択部６と、それに対応した入出力
回路を活性化させるデータ入出力部７と、不良とされた
ＤＲＡＭの出力端子をハイインピーダンス状態にさせる
信号を出力させるマスク部８により欠陥救済用ＬＳＩを
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、欠陥救済用ＬＳＩと
メモリ装置に関し、特にダイナミック型ＲＡＭ（ランダ
ム・アクセス・メモリ）を用いて構成されるＲＡＭモジ
ュールの欠陥救済技術に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】半導体チップ内に冗長回路を設けておい
て、欠陥があるワード線又はビット線を冗長回路のワー
ド線又はビット線に置き換える欠陥救済技術がある。ま
た、欠陥が存在するメモリマット又はメモリアレイを外
部のアドレス変更で未使用にし、良品部分を組み合わせ
て１つの半導体メモリを構成する技術がある。

【０００３】

【発明が解決しようとする課題】従来の欠陥救済技術
は、実装基板上に搭載されてなるダイナミック型ＲＡＭ
の欠陥救済に配慮がなされておらず、組み立て後にダイ
ナミック型ＲＡＭに不良が発生するとそのままではメモ
リモジュール全体が不良になってしまう。そこで、本願
発明者においては、複数のダイナミック型ＲＡＭを１つ
の実装基板に搭載してなるメモリモジュールにおいて、
組み立て後に発生した不良を救済できるようにしてメモ
リジュールの高信頼性を図ることを得ることを考えた。

【０００４】この発明の目的は、実装基板に搭載された
ダイナミック型ＲＡＭの不良の救済を可能とした欠陥救
済用ＬＳＩを提供することにある。この発明の他の目的
は、組み立て後に発生したダイナミック型ＲＡＭの不良
を救済できるメモリ装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭと同
じアドレス及び制御用の入力インターフェイス部と、複
数からなるダイナミック型ＲＡＭにより構成されるメモ
リ装置のデータバスに対応した入出力インターフェイス
部と、ダイナミック型ＲＡＭの実質的なチップアドレス
とＸ系の不良アドレスとが電気的に書き込み可能であっ
て実質的に不揮発化された記憶回路と、入力されたＸア
ドレス信号と上記記憶回路の不良アドレスとの比較一致
信号によりワード線が選択され、Ｙアドレスに信号より
カラム選択が行われるスタティック型ＲＡＭにより構成
された冗長救済用ＲＡＭ部と、かかる冗長用ＲＡＭ部の
データ入出力バスを不良のチップアドレスに対応したデ
ータ入出力端子と接続させる選択部と、それに対応した
入出力回路を活性化させるデータ入出力部と、上記不良
とされたダイナミック型ＲＡＭの出力端子を読み出し動
作のときにハイインピーダンス状態にさせる出力制御信
号を出力させるマスク部により欠陥救済用ＬＳＩを構成
する。

【０００６】

【作用】上記した手段によれば、上記の欠陥救済用ＬＳ
Ｉをメモリ装置に搭載して置くことにより、メモリ装置
内のダイナミック型ＲＡＭに発生したワード線単位の不
良を内部の冗長用ＲＡＭ部に置き換えることにより救済
できる。

【０００７】

【実施例】図１には、この発明に係る欠陥救済用ＬＳＩ
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上において形
成される。

【０００８】Ｘアドレスバッファ（Ｘａｄｄ）１及びＹ
アドレスバッファ（Ｙａｄｄ）２は、ダイナミック型Ｒ
ＡＭのＸアドレスバッファ及びＹアドレスバッファと同
じくされる。つまり、Ｘアドレスバッファ１は、ロウア
ドレスストローブ信号／ＲＡＳに同期してＸ系のアドレ
ス信号の取り込みを行う。Ｙアドレスバッファ２は、カ
ラムアドレスストローブ信号／ＣＡＳに同期してＹ系の
アドレス信号の取り込みを行う。ここで、／（スラッシ
ュ）は、図面上ではロウレベルがアクティブレベルであ
ることを示すオーバーバーを表している。このことは、
他の信号に付されたオーバーバーについても同様であ
る。

【０００９】Ｘアドレス（Ｘａｄｄ）比較部３は、特に
制限されないが、不良アドレスを記憶する機能と、入力
されたＸアドレスと記憶された不良アドレスとの比較を
行う機能を持つようにされる。このような機能を簡単な
構成により実現しつつ、かつそれが搭載された実装基板
上において簡単に不良アドレスの書き込みが行えるよう
にするために、比較部３は不揮発性記憶素子からなる記
憶回路から構成される。つまり、比較部３を構成する記
憶回路は、ＥＰＲＯＭ又はフラッシュＥＰＲＯＭと同じ
く、コントロールゲートとフローティングゲートとを備
えた不揮発性記憶素子のフローティングゲートに蓄えら
れた電子の量により情報の記憶を行うようにされる。

【００１０】上記比較部３を構成する記憶回路には、Ｘ
系のアドレス信号によりメモリアクセスが行われて、不
良チップアドレス、救済フラグ及び不良のワード線の置
き換えに用いられる冗長救済ＲＡＭ部４のＸアドレスと
が書き込まれれる。そして、メモリアクセスにより入力
されたＸアドレスにより対応するデータを読み出して、
上記救済フラグが有効とされているなら、読み出された
Ｘアドレスが冗長救済ＲＡＭ部４のＸ系選択回路に供給
される。冗長救済用ＲＡＭ部は、スタティック型ＲＡＭ
から構成されており、上記比較部３から出力されたＸア
ドレスによりワード線の選択が行われ、Ｙアドレスバッ
ファ２により取り込まれたＹアドレスによりＹ系の選択
動作が行われる。比較部３は、特に制限されないが、／
ＲＡＳ信号が供給されて、これがアクティブレベルのと
きに読み出し動作が有効とされることによって、ダイナ
ミック型ＲＡＭの動作に同期した動作が行われる。

【００１１】リード／ライト（Ｒead,Ｗrite）切り替え
部５は、ライトイネーブル信号／ＷＥがロウレベルなら
書き込み動作と判定し、ハイレベルから読み出し動作と
判定して、選択部６及び入出力部７の信号伝達方向を制
御する。選択部６は、冗長救済用ＲＡＭ部の入出力デー
タバスＭＯを、不良が存在するダイナミック型ＲＡＭが
接続されたデータバスＩＯに対応させて接続させる。入
出力部７は、複数からなるダイナミック型ＲＡＭが接続
されるデータバスに対応した入出力回路を持ち、上記不
良とされたダイナミック型ＲＡＭが接続されたデータバ
スに対応された入出力回路を選択して活性化させる。

【００１２】マクス部８は、比較部３からの不良チップ
アドレスに対応して、そのダイナミック型ＲＡＭの出力
回路をハイインピーダンス状態にさせる出力イネーブル
信号／ＯＥを形成する。なお、ダイナミック型ＲＡＭが
出力イネーブル端子／ＯＥを持たないものでは、これに
代えて／ＲＡＳ信号を利用するものであってもよい。つ
まり、不良のダイナミック型ＲＡＭの／ＲＡＳをハイレ
ベルにすることにより、非選択状態にして出力ハイイン
ピーダンス状態を作り出すようにしてもよい。ただし、
このような構成に対応させるために、この発明に係る欠
陥救済用ＬＳＩを介して／ＲＡＳ信号を各ダイナミック
型ＲＡＭに供給させるようにする。

【００１３】図２には、上記欠陥救済用ＬＳＩを搭載し
たメモリ装置（メモリモジュールＳＩＭＭ）の一実施例
のブロック図が示されている。この実施例は、７２ピン
のメモリモジュールＳＩＭＭに向けられている。つま
り、約４Ｍ（メガ）ワード×４ビット構成のダイナミッ
ク型ＲＡＭを８個組み合わせて、約１６Ｍバイトのメモ
リモジュールＳＩＭＭが構成される。

【００１４】Ｄ０からＤ７からなる８個のダイナミック
型ＲＡＭは、それぞれが４ビットの単位でメモリアクセ
スが行われ、約４Ｍワードの記憶容量（全体で約１６Ｍ
ビット）の記憶容量を持つようにされる。それ故、アド
レス信号はＡ０〜Ａ１１の１２ビットから構成される。
メモリモジュールＳＩＭＭのデータバスはＩＯ０〜３１
からなる３２本（ビット）とされ、各Ｄ０〜Ｄ７の８個
のダイナミック型ＲＡＭのそれぞれが４ビットずつ受け
持つことにより、全体で３２ビットの単位でのメモリア
クセスが行われる。

【００１５】Ｄ０〜Ｄ７からなる各ダイナミック型ＲＡ
Ｍには、メモリモジュールＳＩＭＭに入力される／ＲＡ
Ｓ、／ＣＡＳ及び／ＷＥからなる制御信号がパラレルに
供給される。また、電源電圧ＶＣＣ及び回路の接地電位
ＶＳＳに共通に接続される。そして、上記のように８個
のダイナミック型ＲＡＭがパラレルにアクセスされると
きには、従来のメモリモジュールにおいては使用されな
い出力イネーブル信号／ＯＥ０〜／ＯＥ７を利用して、
後述するような欠陥が存在するダイナミック型ＲＡＭか
らの読み出し信号に対するマクスがかけられる。

【００１６】上記のようなメモリモジュールＳＩＭＭに
おいて、各ダイナミック型ＲＡＭでのワード線単位（リ
フレッシュアドレス）での欠陥救済を行うようにするた
めに、前記図１に示したような欠陥救済用ＬＳＩ（Ｓ
１）が搭載される。上記のようにメモリモジュールＳＩ
ＭＭとしてみた欠陥救済用ＬＳＩは、ダイナミック型Ｒ
ＡＭと同じ入力インターフェイスと、メモリモジュール
ＳＩＭＭのデータバスに対応したデータ入出力インター
フェイスを持つようにされる。そして、欠陥救済用ＬＳ
Ｉに設けられたマスク部で形成された出力イネーブル信
号／ＯＥ０〜／ＯＥ７が、Ｄ０〜Ｄ７の各ダイナミック
型ＲＡＭの出力イネーブル端子／ＯＥ０〜／ＯＥ７に供
給される。

【００１７】図示されないメモリモジュールＳＩＭＭの
７２ピンからなるコネタク電極は、メモリボード用スロ
ット上に差し込まれる。メモリボード上には複数のスロ
ットが設けられており、必要に応じて複数のメモリモジ
ュールＳＩＭＭが搭載できるようにされる。このような
メモリモジュールＳＩＭＭの数に対応して、コンピュー
タシステム等の記憶装置の情報蓄積容量が決定される。

【００１８】図３には、上記欠陥救済用ＬＳＩの比較部
３を構成する記憶回路の一実施例のブロック図が示され
ている。この実施例では、ＥＰＲＯＭアレイが用いられ
る。ただし、通常のＥＰＲＯＭのように紫外線による消
去を行う必要がないので、アレイ部に対応して消去用の
窓は設けられない。つまり、ＥＰＲＯＭアレイというの
は、ＥＰＲＯＭと同じメモリアレイを利用するという意
味であり、一般的なＥＰＲＯＭとは異なり消去が不能に
されてるので実質的に１回限りの書き込みが許される。
この実施例では、不良アドレス等を記憶させるものであ
り、むしろ消去を行うことは許されないものであるから
である。

【００１９】ＥＰＲＯＭアレイは、特に制限されない
が、Ｘアドレスがダイナミック型ＲＡＭのリフレッシュ
アドレスに対応して４０９６本のワード線を持つように
される。そして、データ線は３２本から構成される。こ
の３２本のデータ線は、前記のように不良アドレス等の
書き込みを電気的に行う必要があり、メモリモジュール
ＳＩＭＭのデータバスが３２ビットであるので、それに
対応して書き込みデータを入力することと、同じＸアド
レスで２つのワード線まで救済できるようにするためで
ある。

【００２０】つまり、後述するように冗長セット数とし
て１２８本のワード線分を確保しようとすると、７ビッ
トのアドレス信号により指定できる。また、上記８個の
ダイナミック型ＲＡＭの不良チップを指定するために３
ビットのチップアドレスが必要となる。そして、読み出
されたデータに不良アドレスが記憶されているか否かの
救済フラグとして１ビットが必要になる。このため、Ｘ
アドレスにより１つのダイナミック型ＲＡＭの不良ワー
ド線を救済するためには、１１ビットのデータが必要に
なるが、上記のように３２ビットの単位で書き込み動作
を行うことが便利でありデータに十分な余裕があるの
で、救済能力を高くするために２つまでのダイナミック
型ＲＡＭの不良ワード線を救済するために２領域分が確
保されている。すなわち、３２ビットに読み出されたデ
ータを１６ずつに分けて、そのうちの１１ビットずつを
有効にして、救済用領域１と２用のアドレス信号、チッ
プアドレス信号を２セット出力させる。

【００２１】上記冗長セット数を６４本に減らし、その
アドレス信号を６ビットにしたときには、Ｘアドレスに
より１つのダイナミック型ＲＡＭを救済するのに必要な
データを１０ビットに減らすことができるの。この結
果、上記のように３２ビットでの記憶回路のメモリアク
セスを行うようにすると、最大３セットまでの救済を行
うようにすることができる。つまり、同一のＸアドレス
の中で最大３個のダイナミック型ＲＡＭにおいてワード
線の不良が発生しても救済することができるようにな
る。

【００２２】同図では、省略されていが、書き込み用回
路が設けられるものである。つまり、上記のように３２
ビットからなるデータを取り込みために、入出力部を通
して３２ビットからなる信号が書き込み信号としてＥＰ
ＲＯＭアレイのデータ線に供給される。不揮発性記憶素
子においては、ワード線に１２Ｖ程度の高電圧を印加
し、書き込みが行われるデータ線に約１０Ｖ程度の高電
圧を供給し、記憶素子のドレイン近傍のホットエレクト
ロンをフローティングゲートに注入させる。

【００２３】図４には、上記欠陥救済用ＬＳＩにおける
冗長救済用ＲＡＭ部の一実施例のブロック図が示されて
いる。この実施例では、ＳＲＡＭ（スタティック型ＲＡ
Ｍ）アレイが救済領域１として設けられる。上記のよう
に救済領域が２セットあるときには、同じＳＲＡＭが２
個設けられるものである。

【００２４】この実施例では、上記のように最大１２８
本の冗長用ワード線を持つようにされる。つまり、スタ
ティック型ＲＡＭは、１２８本のワード線を持ち、各ワ
ード線には４０９６個のメモリセルが接続される。実際
には、ワード線の長さが長くされることにより、メモリ
アクセス時間が長くされてしまうなら、適当にワード線
を分割して、物理的な１本のワード線に接続されるメモ
リセルの数を減らすようにすることができる。

【００２５】上記ワード線の長さを短くする方法として
は、上記のように４ビット単位でのメモリアクセスを行
うものでは、メモリアレイを４つのメモリマットにより
構成することにより、１本のワード線には１０２４個の
メモリセルを接続するようにできる。また、上記４つの
メモリマットの中央にワード線選択回路を配置するよう
にしてワード線の分割を行い、一対のワード線に５１２
個のメモリセルが接続されるようにしてもよい。あるい
は、メインワード線とローカルワード線に分けて、ロー
カルワード線に対してそれぞれワードドライバを設ける
ようにして高速なメモリアクセスを行うようにすること
もできる。

【００２６】上記冗長救済用ＲＡＭ部は、Ｙアドレス
（Ｙａｄｄ）によりカラム選択動作が行われて、４ビッ
ト単位でのメモリアクセスが行われる。このため、共通
データ線は４対からなり、それぞれにメインアンプＭｏ
が設けられたＭＯバスに接続される。上記メインアンプ
Ｍｏは、書き込み動作のときには非動作状態にされてＭ
Ｏバスからの信号を共通データ線に伝えるようにされ
る。

【００２７】図５には、上記欠陥救済用ＬＳＩにおける
マクス部の一実施例のブロック図が示されている。マス
ク部は、比較部から読み出された３ビットからなるチッ
プアドレス（チップａｄｄ）をデコーダにより解読し、
タイミング発生回路により形成された出力イネーブル信
号／ＯＥにマクスをかけて救済が行われたダイナミック
型ＲＡＭのチップに対応した出力イネーブル信号をハイ
レベルのままにして、その出力をハイインピーダンス状
態にさせる。デコーダは、上記のように救済領域が０と
１の２個用意されているときには、それぞれに対応して
２つのデコーダ回路が設けられる。これら２つのデコー
ダ回路の出力信号は、論理和（オア）が採られて出力イ
ネーブル信号／ＯＥを選択的に無効とさせるゲート回路
等の制御信号とされる。

【００２８】同図において、上記ゲート回路を出力バッ
ファ回路の形態で示している。つまり、同図の出力バッ
ファには、上記のようなゲート機能とメモリモジュール
を構成する実装基板上に形成されたプリント配線等の寄
生容量等からなる負荷容量を高速に駆動できるような電
力増幅機能とを持つものである。

【００２９】タイミング発生回路は、ライトイネーブル
信号／ＷＥにより読み出し動作のときに出力イネーブル
信号／ＯＥをロウレベルにする。このため、書き込み動
作のときには、タイミング発生回路が出力イネーブル信
号／ＯＥをハイレベルのままにするので、上記マクス部
の機能は実質的に停止させられる。つまり、書き込み動
作のときには、上記冗長救済ＲＡＭ部に対して書き込み
が行われるとともに、不良ワード線が存在するダイナミ
ック型ＲＡＭ側にも同様に書き込み動作が行われる。上
記のように不良ワード線に対して意味の無い書き込み動
作が行われるが、読み出し動作のときにそれが無視され
て上記冗長救済用ＲＡＭ部から記憶データの出力が行わ
れるので実際上は問題ない。このようにすることによ
り、書き込み動作のときに不良ワード線が存在するダイ
ナミック型ＲＡＭのメモリアクセスを停止させるような
特別な制御回路が不用となり、回路の簡素化ができる。

【００３０】図６には、上記欠陥救済用ＬＳＩにおける
選択部の一実施例のブロック図が示されている。選択部
は、冗長救済用ＲＡＭ部の入出力線と入出力部との接続
を行う。つまり、メモリモジュール上においは、Ｄ０〜
Ｄ７からなるダイナミック型ＲＡＭは、３２ビットのデ
ータバス上に４ビットずつ振り分けられている。このた
め、不良ワード線が存在するダイナミック型ＲＡＭに対
応したビットにはめ込むために選択部が必要とされる。
特に、上記のように同じＸアドレス中に２つの救済領域
を設けた場合には、１つのダイナミック型ＲＡＭの救済
のときと２つのダイナミック型ＲＡＭの救済のときに合
わせてそれぞれ接続させる必要があるからである。

【００３１】つまり、入出力線（４ＩＯ）からなる領域
１と領域２に対応した２対のＭＯバスは、Ｄ０〜Ｄ７か
らなるダイナミック型ＲＡＭのそれぞれの４ＩＯ（４ビ
ット入出力）が接続されるデータバスの任意の４ビット
に対応させて接続させるために、不良のチップアドレス
が入力される救済領域１用のデコーダと救済領域２用の
デコーダにより選択される。セレクタは、クロックドイ
ンバータ回路等のような３状態出力機能を持つものから
なり、１つの４ビットからなる入出力部に対して、それ
を４ビットからなる２対のＭＯバスと接続させる。同図
には、出力用の信号伝送経路が代表として例示的に示さ
れているが、書き込み用に対応させて逆方向に信号伝達
を行う回路も同様に設けられる。なお、ＣＭＯＳトラン
スファゲート回路を用いた場合には、１つの選択回路に
より双方向に信号伝送を行うようにすることができる。

【００３２】図７には、上記欠陥救済用ＬＳＩにおける
入出力部の一実施例のブロック図が示されている。入出
力部は、上記のようなＤ０〜Ｄ７のダイナミック型ＲＡ
Ｍに対応させて、１つの回路が４ビットずつの入出力を
行う８個の入出力回路Ｄout／Ｄinから構成される。入
出力回路の内部回路側は、不良のワード線が１本存在す
るときには、かかる不良ワード線が存在するダイナミッ
ク型ＲＡＭの入出力端子が接続されるデータバスに対応
した入出力回路が選択部を介して冗長救済用ＲＡＭ部の
入出力線と接続される。同じＸアドレスに不良のワード
線が２本存在するときには、かかる不良ワード線が存在
する２つのダイナミック型ＲＡＭの入出力端子が接続さ
れるデータバスに対応した２つの入出力回路が選択部を
介して冗長救済用ＲＡＭ部（領域１と領域２）の入出力
線とそれぞれに接続される。

【００３３】上記比較部を構成する記憶回路からの不良
チップのアドレスがデコーダ回路に供給されているの
で、それに対応した入出力回路が活性化されて、不良の
ワード線が存在するダイナミック型ＲＡＭに代わって冗
長救済用ＲＡＭにメモリアクセスが行われる。上記デコ
ーダは、２つの救済領域に対応した２つのデコーダ回路
を持ち、出力信号は論理和信号が出力される。これによ
り、救済領域が２つあるときには、８個のうちの不良の
ワード線が存在する２個のダイナミック型ＲＡＭに対応
した２個の入出力回路Ｄout ／Ｄinが同時に活性化され
る。

【００３４】比較部を構成する記憶回路に対する書き込
み動作を行うために、かかる記憶回路に対する書き込み
動作のときには、８個の入出力回路Ｄout ／Ｄinのうち
の８個の入力回路Ｄinが同時に活性化される。デコーダ
回路は、このような書き込み動作モードのときに、上記
８個の入出力回路Ｄinを同時に活性化させるような機能
も持つものである。

【００３５】この実施例の欠陥救済用ＬＳＩは、ダイナ
ミック型ＲＡＭのメモリアセクスがＸアドレスとＹアド
レスとを時分割方式により入力されていることに着目
し、Ｘアドレスのみの救済を行うようにするものであ
る。つまり、Ｘアドレスの入力により不良ワード線の救
済の有無を判定を開始し、遅れてＹアドレスが入力され
ることを利用して上記の救済判定に要する時間の調整を
行う。これにより、実質的なメモリサイクルを犠牲にす
ることなく、メモリモジュールにおいて発生した不良ワ
ード線の救済を行うことができる。

【００３６】冗長救済用ＲＡＭ部としては、高速読み出
しが出来るスタティック型ＲＡＭを用いている。このた
め、救済されたワード線に対するリフレッシュ動作が不
用となり、リフレッシュ動作については何らの配慮も行
う必要がなく、極めて使い勝手がよくなるものである。

【００３７】欠陥救済用ＬＳＩは、不揮発性の記憶回路
にデータを書き込むことにより、不良ワード線の救済を
行う方式を採るものである。このため、メモリモジュー
ルが８ビット又は１６ビットのときでも使用できる等の
汎用性を持つものである。つまり、Ｘアドレス及びＹア
ドレスのビット数を合わせて冗長救済用ＲＡＭ部を構成
し、入出力部を適合できるダイナミック型ＲＡＭの入出
力ビット数に合わせた種類だけ用意すれば、それに対応
したダイナミック型ＲＡＭにより構成される種々のメモ
リモジュールに適合できる。

【００３８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ダイナミック型ＲＡＭと同じアドレス及び制御
用の入力インターフェイス部と、複数からなるダイナミ
ック型ＲＡＭにより構成されるメモリ装置のデータバス
に対応した入出力インターフェイス部と、ダイナミック
型ＲＡＭの実質的なチップアドレスとＸ系の不良アドレ
スとを実質的に記憶する電気的に書き込み可能な不揮発
性の記憶回路と、入力されたＸアドレス信号と上記記憶
回路の不良アドレスとの比較一致信号によりワード線が
選択され、Ｙアドレスに信号よりカラム選択が行われる
スタティック型ＲＡＭにより構成された冗長救済用ＲＡ
Ｍ部と、かかる冗長用ＲＡＭ部のデータ入出力バスを不
良のチップアドレスに対応したデータ入出力端子と接続
させる選択部と、それに対応した入出力回路を活性化さ
せるデータ入出力部と、上記不良とされたダイナミック
型ＲＡＭの出力端子を読み出し動作のときにハイインピ
ーダンス状態にさせる出力制御信号を出力させるマスク
部により欠陥救済用ＬＳＩを構成することにより、メモ
リ装置内のダイナミック型ＲＡＭに発生したワード線単
位の不良を内部の冗長用ＲＡＭ部に置き換えることによ
り救済できるという効果が得られる。

【００３９】（２）上記の欠陥救済用ＬＳＩにより、
バーインテストなどの信頼度試験で発生した不良も性能
を落とすことなく救済することができ、実質的な製品歩
留りを高くできるという効果が得られる。

【００４０】（３）上記記憶回路として、Ｘ系のアド
レスによりメモリアクセスが行われる不揮発性記憶回路
を用い、不良が存在するチップアドレス、救済フラグ用
ビット、及び冗長救済用ＲＡＭ部のＸアドレスを書き込
んで、救済用フラグ用ビットの有効／無効を不良アドレ
スとの比較一致／不一致に対応されることにより、簡単
な構成により冗長セット数を多く採ることができるとい
う効果が得られる。

【００４１】（４）上記マスク部として、不良とされ
たダイナミック型ＲＡＭのチップアドレスから出力イネ
ーブル信号を形成して、不良とされたダイナミック型Ｒ
ＡＭを出力ハイインピーダンス状態にさせるという簡単
な構成により不良のダイナミック型ＲＡＭの切り離しが
できるという効果が得られる。

【００４２】（５）上記記憶回路には、同じＸアドレ
スに対して複数の救済領域を設定できるようにすること
によって、入出力回路を有効に利用しつつ、救済確率を
高くすることができるという効果が得られる。

【００４３】（６）モジュール化されたメモリ装置
に、上記欠陥救済用ＬＳＩを搭載することにより、バー
インテストなどの信頼度試験で発生した不良も性能を落
とすことなく実質的な製品歩留りを高くできるととも
に、メモリモジュール組み立て後に発生した不良も救済
できるので実質的な高信頼化を図ることができるという
効果が得られる。

【００４４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
比較部は、不良アドレスを記憶するヒューズ等による不
揮発性記憶回路と、かかる記憶回路の記憶情報と入力さ
れたＸアドレスの比較を行う論理回路等からなるディジ
タルコンパレータを複数個設けておいて、冗長救済用Ｒ
ＡＭ部のワード線の選択を動作を行うようにするもので
あってもよい。つまり、冗長セット数を比較的小さなも
のとするときには、ＥＰＲＯＭ等のような記憶回路を用
いるものに比べて実質的な回路の簡素化ができる。不揮
発性記憶素子の書き込みは、ＥＰＲＯＭのようなホット
エレクトロンを利用するもの他、フローティングゲート
とドレイン等の拡散層との間に設けられた薄いトンネル
絶縁膜にトンネル電流を利用するもの等であてっもよ
い。

【００４５】救済規模の小さいときやＸアドレス信号を
入力した後にＥＰＲＯＭからの冗長データを読み出すの
に時間がかかるときは、電源投入後にＥＰＲＯＭのよう
な不揮発性記憶回路からのデータを全てスタティック型
ＲＡＭやレジスタ等の高速メモリに転送させておき、メ
モリモジュールのアクセスに際してはかかるスタティッ
ク型ＲＡＭを前記のように読み出したり、あるいは上記
レジスタに転送された冗長データ（不良Ｘアドレス）と
入力されたＸアドレスとを比較回路により比較して欠陥
救済の有無を判定するものであってもよい。

【００４６】比較部としての記憶回路は、前記のような
ＥＰＲＯＭの他にスタティック型ＲＡＭを用いるもので
あってもよい。この場合には、メモリモジュールにバッ
クアップ用のバッテリーを搭載して不揮発化を図るもの
としてもよいし、電源投入時及びコマンド投入時に内蔵
のテスト回路によりセルフテストを行い又はホストシス
テムからメモリテストを行うようにし、不良チップ及び
不良のＸアドレスを自身で救済するようにしてもよい。
このようにすれば、メモリシステムとして実質エラーレ
スとなり、超高信頼性が達成できるものとなる。

【００４７】ダイナミック型ＲＡＭは、シンクロナスダ
イナミック型ＲＡＭであってもよい。この場合には、欠
陥救済用ＬＳＩの入力インターフェイスは、上記のシン
クロナスダイナミック型ＲＡＭに合わせて構成されるも
のである。

【００４８】この発明は、ダイナミック型ＲＡＭの欠陥
救済用ＬＳＩとそれを用いたメモリ装置に広く利用でき
る。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭと同
じアドレス及び制御用の入力インターフェイス部と、複
数からなるダイナミック型ＲＡＭにより構成されるメモ
リ装置のデータバスに対応した入出力インターフェイス
部と、ダイナミック型ＲＡＭの実質的なチップアドレス
とＸ系の不良アドレスとが電気的に書き込み可能であっ
て実質的に不揮発化された記憶回路と、入力されたＸア
ドレス信号と上記記憶回路の不良アドレスとの比較一致
信号によりワード線が選択され、Ｙアドレスに信号より
カラム選択が行われるスタティック型ＲＡＭにより構成
された冗長救済用ＲＡＭ部と、かかる冗長用ＲＡＭ部の
データ入出力バスを不良のチップアドレスに対応したデ
ータ入出力端子と接続させる選択部と、それに対応した
入出力回路を活性化させるデータ入出力部と、上記不良
とされたダイナミック型ＲＡＭの出力端子を読み出し動
作のときにハイインピーダンス状態にさせる出力制御信
号を出力させるマスク部により欠陥救済用ＬＳＩを構成
することにより、メモリ装置内のダイナミック型ＲＡＭ
に発生したワード線単位の不良を内部の冗長用ＲＡＭ部
に置き換えることにより救済できる。

【００５０】上記の欠陥救済用ＬＳＩにより、バーイン
テストなどの信頼度試験で発生した不良も性能を落とす
ことなく救済することができ、実質的な製品歩留りを高
くできる。

【００５１】上記記憶回路として、Ｘ系のアドレスによ
りメモリアクセスが行われる不揮発性記憶回路を用い、
不良が存在するチップアドレス、救済フラグ用ビット、
及び冗長救済用ＲＡＭ部のＸアドレスを書き込んで、救
済用フラグ用ビットの有効／無効を不良アドレスとの比
較一致／不一致に対応されることにより、簡単な構成に
より冗長セット数を多く採ることができる。

【００５２】上記マスク部として、不良とされたダイナ
ミック型ＲＡＭのチップアドレスから出力イネーブル信
号を形成して、不良とされたダイナミック型ＲＡＭを出
力ハイインピーダンス状態にさせるという簡単な構成に
より不良のダイナミック型ＲＡＭの切り離しができる。

【００５３】上記記憶回路には、同じＸアドレスに対し
て複数の救済領域を設定できるようにすることによっ
て、入出力回路を有効に利用しつつ、救済確率を高くす
ることができる。

【００５４】モジュール化されたメモリ装置に、上記欠
陥救済用ＬＳＩを搭載することにより、バーインテスト
などの信頼度試験で発生した不良も性能を落とすことな
く実質的な製品歩留りを高くできるとともに、メモリモ
ジュール組み立て後に発生した不良も救済できるので実
質的な高信頼化を図ることができる。

【図面の簡単な説明】

【図１】この発明に係る欠陥救済用ＬＳＩの一実施例を
示すブロック図である。

【図２】上記欠陥救済用ＬＳＩを搭載したメモリ装置の
一実施例を示すブロック図である。

【図３】上記欠陥救済用ＬＳＩの比較部を構成する記憶
回路の一実施例を示すブロック図である。

【図４】上記欠陥救済用ＬＳＩの冗長救済用ＲＡＭ部の
一実施例を示すブロック図である。

【図５】上記欠陥救済用ＬＳＩのマスク部の一実施例を
示すブロック図である。

【図６】上記欠陥救済用ＬＳＩの選択部の一実施例を示
すブロック図である。

【図７】上記欠陥救済用ＬＳＩの入出力部の一実施例を
示すブロック図である。

【符号の説明】

１…Ｘアドレスバッファ、２…Ｙアドレスバッファ、３
…比較部（記憶回路）、４…冗長救済用ＲＡＭ部、５…
リード／ライト切り替え部、６…選択部、７…入出力
部、８…マスク部、Ｄ０〜Ｄ７…ダイナミック型ＲＡ
Ｍ、Ｓ１…欠陥救済用ＬＳＩ、Ｍｏ…メインアンプ、Ｄ
out ／Ｄin…入出力回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者検見崎兼秀東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者村中雅也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者尾方真弘東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者青柳秀明東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者北目哲也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者片山雅弘東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者久保埜昌次東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者鈴木幸英東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者森野誠東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者宮武伸一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者春藤誠一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者小山芳久東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者大野信彦東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ダイナミック型ＲＡＭと同じアドレス及
び制御用の入力インターフェイス部と、複数からなるダ
イナミック型ＲＡＭにより構成されるメモリ装置のデー
タバスに対応した入出力インターフェイス部と、ダイナ
ミック型ＲＡＭの実質的なチップアドレスとＸ系の不良
アドレスとが電気的に書き込み可能であって実質的に不
揮発化された記憶回路と、上記入力インターフェイス部
により取り込まれたＸアドレス信号と上記記憶回路の不
良アドレスとの比較一致信号によりワード線が選択さ
れ、上記入力インターフェイス部により取り込まれたＹ
アドレス信号によりカラム選択が行われるスタティック
型ＲＡＭにより構成された冗長救済用ＲＡＭ部と、かか
る冗長用ＲＡＭ部のデータ入出力バスを、不良のチップ
アドレスに対応した入出力回路と接続させる選択部と、
不良とされたダイナミック型ＲＡＭに対応したデータバ
スに接続される入出力回路を選択的に活性化させるデー
タ入出力部と、上記不良とされたダイナミック型ＲＡＭ
の出力端子を読み出し動作のときにハイインピーダンス
状態にさせる制御信号を出力させるマスク部とを備えて
なることを特徴とする欠陥救済用ＬＳＩ。
【請求項２】上記記憶回路は、Ｘ系のアドレスにより
メモリアクセスが行われる不揮発性記憶回路からなり、
かかる不揮発性記憶回路には不良が存在するチップアド
レス、救済フラグ用ビット、及び冗長救済用ＲＡＭ部の
Ｘアドレスが書き込まれ、かかる救済用フラグ用ビット
の有効／無効が不良アドレスとの比較一致／不一致に対
応されるものであることを特徴とする請求項１の欠陥救
済用ＬＳＩ。
【請求項３】上記マスク部は、不良とされたダイナミ
ック型ＲＡＭのチップアドレスから出力イネーブル信号
を形成して、不良とされたダイナミック型ＲＡＭを出力
ハイインピーダンス状態にさせるものであることを特徴
とする請求項１又は請求項２の欠陥救済用ＬＳＩ。
【請求項４】上記記憶回路には、同じＸアドレスに対
して複数の救済領域が設定可能にされるものであること
を特徴とする請求項１、請求項２又は請求項３の欠陥救
済用ＬＳＩ。
【請求項５】実装基板に搭載された複数からなるダイ
ナミック型ＲＡＭがモジュール化されてなるメモリ装置
において、上記ダイナミック型ＲＡＭと同じアドレス及
び制御用の入力インターフェイス部と、上記複数からな
るダイナミック型ＲＡＭのデータ入出力端子が接続され
てなるデータバスに対応した入出力インターフェイス部
と、上記複数からなるダイナミック型ＲＡＭのチップア
ドレスとＸ系の不良アドレスとが電気的に書き込み可能
であって実質的に不揮発化とされた記憶回路と、上記入
力インターフェイス部により取り込まれたＸアドレス信
号と上記記憶回路の不良アドレスとの比較一致信号によ
りワード線が選択され、上記入力インターフェイス部に
より取り込まれたＹアドレス信号によりカラム選択が行
われるスタティック型ＲＡＭにより構成された冗長救済
用ＲＡＭ部と、かかる冗長用ＲＡＭ部の内部データ入出
力バスを、不良のチップアドレスに対応した入出力部と
接続させる選択部と、不良とされたダイナミック型ＲＡ
Ｍに対応したデータバスに接続される入出力回路を選択
的に活性化させるデータ入出力部と、不良のチップアド
レスに対応した上記データバスと接続する入出力部と、
上記不良とされたダイナミック型ＲＡＭに対してその出
力端子を読み出し動作のときにハイインピーダンス状態
にさせる出力制御信号を形成するるマスク部とを備えて
なる欠陥救済用ＬＳＩを内蔵させたことを特徴とするメ
モリ装置。