JPH0883497A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0883497A JPH0883497A JP24326194A JP24326194A JPH0883497A JP H0883497 A JPH0883497 A JP H0883497A JP 24326194 A JP24326194 A JP 24326194A JP 24326194 A JP24326194 A JP 24326194A JP H0883497 A JPH0883497 A JP H0883497A
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- semiconductor integrated
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 電気的に書き込み可能であって、高集積化が
可能なＲＯＭを備えた半導体集積回路装置及び半導体記
憶回路の効率のよい欠陥救済が可能とされた半導体集積
回路装置を提供する。 【構成】 ワード線にゲートが接続され、一方のソー
ス，ドレインがデータ線に接続されたアドレス選択用Ｍ
ＯＳＦＥＴに直列形態に接続されてた薄い絶縁膜を誘電
体とするキャパシタからなるメモリセルに対して、書き
込み動作のときには上記アドレス選択用ＭＯＳＦＥＴを
オン状態にして選択されたキャパシタに対してデータ線
とキャパシタの共通電極との間で通常動作時に比べて高
電圧を印加して絶縁破壊を生じしめ、読み出し動作のと
きにはデータ線に与えられるプリチャージ電圧とは異な
る電圧をキャパシタの共通電極に与えてデータ線の電位
変化をセンスアンプによりセンスするようにしてプログ
ラマブルＲＯＭとして用いる。
可能なＲＯＭを備えた半導体集積回路装置及び半導体記
憶回路の効率のよい欠陥救済が可能とされた半導体集積
回路装置を提供する。 【構成】 ワード線にゲートが接続され、一方のソー
ス，ドレインがデータ線に接続されたアドレス選択用Ｍ
ＯＳＦＥＴに直列形態に接続されてた薄い絶縁膜を誘電
体とするキャパシタからなるメモリセルに対して、書き
込み動作のときには上記アドレス選択用ＭＯＳＦＥＴを
オン状態にして選択されたキャパシタに対してデータ線
とキャパシタの共通電極との間で通常動作時に比べて高
電圧を印加して絶縁破壊を生じしめ、読み出し動作のと
きにはデータ線に与えられるプリチャージ電圧とは異な
る電圧をキャパシタの共通電極に与えてデータ線の電位
変化をセンスアンプによりセンスするようにしてプログ
ラマブルＲＯＭとして用いる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば大記憶容量化を図ったダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）やＥＰＲＯＭ（イ
レーザブル＆プログラマブル・リード・オンリー・メモ
リ）の欠陥救済技術等に利用して有効な技術に関するも
のである。
に関し、例えば大記憶容量化を図ったダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）やＥＰＲＯＭ（イ
レーザブル＆プログラマブル・リード・オンリー・メモ
リ）の欠陥救済技術等に利用して有効な技術に関するも
のである。
【０００２】
【従来の技術】半導体メモリ装置における欠陥救済技術
として、ヒューズを用いて不良アドレスを記憶させ、欠
陥ビットを含む行又は列（ワード線又はデータ線）を一
括して冗長のための予備行又は列（予備ワード線又は予
備データ線）と置換することにより行われるものがあ
る。このようなヒューズを用いた欠陥救済技術に関して
は、例えば、特開昭６０−８９８９９号公報、特開昭６
３−７９２９８号公報等がある。
として、ヒューズを用いて不良アドレスを記憶させ、欠
陥ビットを含む行又は列（ワード線又はデータ線）を一
括して冗長のための予備行又は列（予備ワード線又は予
備データ線）と置換することにより行われるものがあ
る。このようなヒューズを用いた欠陥救済技術に関して
は、例えば、特開昭６０−８９８９９号公報、特開昭６
３−７９２９８号公報等がある。
【０００３】
【発明が解決しようとする課題】上記のようにヒューズ
を用いて不良アドレスを記憶させるものでは、最新の半
導体技術においてもそのピッチが約１０μｍで、長さが
約２０μｍのように大きなエリアを必要としてしまうと
いう問題がある。本願発明者においては、素子の微細化
に伴い素子耐圧が全体として低下してしまう傾向にある
こと、特にダイナミック型メモリセルでは小さな面積で
大きな容量値を得るめたにキャパシタの誘電体膜が薄く
形成される結果その耐圧が比較的小さくなってしまうと
いう問題点を逆転の発想よりＲＯＭとして用いことを考
えた。つまり、ダイナミック型メモリセルを不揮発性の
ＲＯＭとして用いるようにすれば、１ビットの記憶に要
する面積が上記ヒューズを用いる場合の約１／６０にも
大幅に低減でき、しかもダイナミック型ＲＡＭのプロセ
スがそのまま利用できるためにレイアウトの工夫によっ
てメモリアクセスも高速にできることに気が付いた。
を用いて不良アドレスを記憶させるものでは、最新の半
導体技術においてもそのピッチが約１０μｍで、長さが
約２０μｍのように大きなエリアを必要としてしまうと
いう問題がある。本願発明者においては、素子の微細化
に伴い素子耐圧が全体として低下してしまう傾向にある
こと、特にダイナミック型メモリセルでは小さな面積で
大きな容量値を得るめたにキャパシタの誘電体膜が薄く
形成される結果その耐圧が比較的小さくなってしまうと
いう問題点を逆転の発想よりＲＯＭとして用いことを考
えた。つまり、ダイナミック型メモリセルを不揮発性の
ＲＯＭとして用いるようにすれば、１ビットの記憶に要
する面積が上記ヒューズを用いる場合の約１／６０にも
大幅に低減でき、しかもダイナミック型ＲＡＭのプロセ
スがそのまま利用できるためにレイアウトの工夫によっ
てメモリアクセスも高速にできることに気が付いた。
【０００４】この発明の目的は、電気的に書き込み可能
であって、高集積化が可能なＲＯＭを備えた半導体集積
回路装置を提供することにある。この発明の他の目的
は、半導体記憶回路の効率のよい欠陥救済が可能とされ
た半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
であって、高集積化が可能なＲＯＭを備えた半導体集積
回路装置を提供することにある。この発明の他の目的
は、半導体記憶回路の効率のよい欠陥救済が可能とされ
た半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れ、一方のソース，ドレインがデータ線に接続されたア
ドレス選択用ＭＯＳＦＥＴに直列形態に接続されてた薄
い絶縁膜を誘電体とするキャパシタからなるメモリセル
に対して、書き込み動作のときには上記アドレス選択用
ＭＯＳＦＥＴをオン状態にして選択されたキャパシタに
対してデータ線とキャパシタの共通電極との間で通常動
作時に比べて高電圧を印加して絶縁破壊を生じしめ、読
み出し動作のときにはデータ線に与えられるプリチャー
ジ電圧とは異なる電圧をキャパシタの共通電極に与えて
データ線の電位変化をセンスアンプによりセンスするよ
うにしてプログラマブルＲＯＭとして用いる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れ、一方のソース，ドレインがデータ線に接続されたア
ドレス選択用ＭＯＳＦＥＴに直列形態に接続されてた薄
い絶縁膜を誘電体とするキャパシタからなるメモリセル
に対して、書き込み動作のときには上記アドレス選択用
ＭＯＳＦＥＴをオン状態にして選択されたキャパシタに
対してデータ線とキャパシタの共通電極との間で通常動
作時に比べて高電圧を印加して絶縁破壊を生じしめ、読
み出し動作のときにはデータ線に与えられるプリチャー
ジ電圧とは異なる電圧をキャパシタの共通電極に与えて
データ線の電位変化をセンスアンプによりセンスするよ
うにしてプログラマブルＲＯＭとして用いる。
【０００６】
【作用】上記した手段によれば、半導体集積回路装置に
おいてダイナミック型メモリセルと同じサイズの高集積
化されたプログラマブルＲＯＭを内蔵させることができ
る。
おいてダイナミック型メモリセルと同じサイズの高集積
化されたプログラマブルＲＯＭを内蔵させることができ
る。
【０００７】
【実施例】図１には、この発明に係るプログラマブルＲ
ＯＭ（Read Only Memory）を用いてランダム欠陥救済が
行われるダイナミック型ＲＡＭ（Random Accees Memor
y）の一実施例の要部ブロック図が示されている。この
実施例では、メモリアレイが１つにより構成されている
が、その記憶容量に応じて、実際には複数マット又はブ
ロックに分割されている。あるいは、同図は分割されな
る複数のメモリアレイのうちの１つのメモリアレイと、
そのアドレス選択回路を機能的に表しているものと理解
してもよい。
ＯＭ（Read Only Memory）を用いてランダム欠陥救済が
行われるダイナミック型ＲＡＭ（Random Accees Memor
y）の一実施例の要部ブロック図が示されている。この
実施例では、メモリアレイが１つにより構成されている
が、その記憶容量に応じて、実際には複数マット又はブ
ロックに分割されている。あるいは、同図は分割されな
る複数のメモリアレイのうちの１つのメモリアレイと、
そのアドレス選択回路を機能的に表しているものと理解
してもよい。
【０００８】ＸアドレスバッファＸ−ＡＢとＹアドレス
バッファＹ−ＡＢは、図示しない共通のアドレス端子か
ら時系列的に入力されるアドレス信号を、それと同期し
てコントロール制御端子から供給されるアドレスストロ
ーブ信号（ＲＡＳ，ＣＡＳ）に従って取り込む。ロウア
ドレスストローブ信号（ＲＡＳ）に同期してＸアドレス
バッファＸ−ＡＢに取り込まれたＸ系アドレス信号は、
Ｘデコーダ回路Ｘ−ＤＥＣによりアドレス信号の解読が
行われ、ワードドライバＷＤを通して１本のワード線の
選択動作が行われる。カラムアドレスストローブ信号
（ＣＡＳ）に同期してＹアドレスバッファＹ−ＡＢに取
り込まれたＹ系アドレス信号は、Ｙデコーダ回路Ｙ−Ｄ
ＥＣに入力され、ここでアドレス信号の解読が行われて
データ線の選択信号が形成される。
バッファＹ−ＡＢは、図示しない共通のアドレス端子か
ら時系列的に入力されるアドレス信号を、それと同期し
てコントロール制御端子から供給されるアドレスストロ
ーブ信号（ＲＡＳ，ＣＡＳ）に従って取り込む。ロウア
ドレスストローブ信号（ＲＡＳ）に同期してＸアドレス
バッファＸ−ＡＢに取り込まれたＸ系アドレス信号は、
Ｘデコーダ回路Ｘ−ＤＥＣによりアドレス信号の解読が
行われ、ワードドライバＷＤを通して１本のワード線の
選択動作が行われる。カラムアドレスストローブ信号
（ＣＡＳ）に同期してＹアドレスバッファＹ−ＡＢに取
り込まれたＹ系アドレス信号は、Ｙデコーダ回路Ｙ−Ｄ
ＥＣに入力され、ここでアドレス信号の解読が行われて
データ線の選択信号が形成される。
【０００９】同図において、Ｙデコーダ回路ＹＤＥＣか
らメモリアレイ部に信号線が延びるように描かれている
が、これはＹアドレスによって指定されるメモリセルを
表現するためのものであり、実際にはメモリアレイ部に
は相補データ線が配置されてており、その相補データ線
はカラムスイッチを介して入出力線Ｉ／Ｏに接続され
る。Ｙデコーダ回路Ｙ−ＤＥＣは、上記カラムスイッチ
を選択する選択信号を形成する。
らメモリアレイ部に信号線が延びるように描かれている
が、これはＹアドレスによって指定されるメモリセルを
表現するためのものであり、実際にはメモリアレイ部に
は相補データ線が配置されてており、その相補データ線
はカラムスイッチを介して入出力線Ｉ／Ｏに接続され
る。Ｙデコーダ回路Ｙ−ＤＥＣは、上記カラムスイッチ
を選択する選択信号を形成する。
【００１０】この実施例では、ダイナミック型ＲＡＭと
してのメモリアレイは正規回路としてのメモリアレイ
と、データ線単位での欠陥救済を行う第１の冗長回路Ｒ
−ＡＲＹ１と、ビット単位での欠陥救済を行う第２の冗
長回路Ｒ−ＡＲＹ２から構成される。上記第１の冗長回
路Ｒ−ＡＲＹ１は、従来のデータ線単位の欠陥救済を行
うものであり、Ｙ系の不良アドレスが記憶された記憶回
路と、かかる記憶回路の記憶情報とＹ系のアドレス信号
とを比較する比較回路とを備えた冗長切り替え回路Ｒ−
ＹＤＥにより、不良アドレスが選択されると正規回路の
データ線に代えて、第１の冗長回路Ｒ−ＡＲＹ１のデー
タ線に切り替える。上記Ｙ系の不良アドレスの記憶回路
は、従来のようなヒューズを用いて構成される。
してのメモリアレイは正規回路としてのメモリアレイ
と、データ線単位での欠陥救済を行う第１の冗長回路Ｒ
−ＡＲＹ１と、ビット単位での欠陥救済を行う第２の冗
長回路Ｒ−ＡＲＹ２から構成される。上記第１の冗長回
路Ｒ−ＡＲＹ１は、従来のデータ線単位の欠陥救済を行
うものであり、Ｙ系の不良アドレスが記憶された記憶回
路と、かかる記憶回路の記憶情報とＹ系のアドレス信号
とを比較する比較回路とを備えた冗長切り替え回路Ｒ−
ＹＤＥにより、不良アドレスが選択されると正規回路の
データ線に代えて、第１の冗長回路Ｒ−ＡＲＹ１のデー
タ線に切り替える。上記Ｙ系の不良アドレスの記憶回路
は、従来のようなヒューズを用いて構成される。
【００１１】上記ダイナミック型ＲＡＭとしてのメモリ
アレイに対応して設けられたセンスアンプＳＡ１は、か
かるメモリアレイの相補データ線上に読み出された微小
な記憶情報を増幅して、上記の読み出し動作によって記
憶電荷が失われかかったメモリセルに対して再書き込み
させる。シェアードセンスアンプ方式を採る場合には、
センスアンプＳＡ１を中心にして左右にメモリアレイ又
はメモリマットが配置れるものである。このようにセン
スアンプＳＡ１は、読み出し信号の増幅動作とメモリセ
ルへの再書き込み動作を行うものであるために、従来の
ダイナミック型ＲＡＭのセンスアンプと同様なタイミン
グ信号によりその動作が制御されるＣＭＯＳラッチ回路
が用いられる。
アレイに対応して設けられたセンスアンプＳＡ１は、か
かるメモリアレイの相補データ線上に読み出された微小
な記憶情報を増幅して、上記の読み出し動作によって記
憶電荷が失われかかったメモリセルに対して再書き込み
させる。シェアードセンスアンプ方式を採る場合には、
センスアンプＳＡ１を中心にして左右にメモリアレイ又
はメモリマットが配置れるものである。このようにセン
スアンプＳＡ１は、読み出し信号の増幅動作とメモリセ
ルへの再書き込み動作を行うものであるために、従来の
ダイナミック型ＲＡＭのセンスアンプと同様なタイミン
グ信号によりその動作が制御されるＣＭＯＳラッチ回路
が用いられる。
【００１２】同図においては、上記Ｙデコーダ回路Ｙ−
ＤＥＣ及びＲ−ＹＥＤに含まれる入出力線は、縦方向に
延長されて上記カラムスイッチを介してメモリアレイの
データ線と選択的に接続される。この入出力線は、次に
説明するようなビット単位でのランダム欠陥救済を行う
ために設けられた選択回路ＳＥＬＥＣＴを介して入出力
回路Ｉ／Ｏと接続される。
ＤＥＣ及びＲ−ＹＥＤに含まれる入出力線は、縦方向に
延長されて上記カラムスイッチを介してメモリアレイの
データ線と選択的に接続される。この入出力線は、次に
説明するようなビット単位でのランダム欠陥救済を行う
ために設けられた選択回路ＳＥＬＥＣＴを介して入出力
回路Ｉ／Ｏと接続される。
【００１３】上記メモリアレイのワード線には、この発
明にかかるプログラマブルＲＯＭも接続される。このプ
ログラマブルＲＯＭ（ＲＯＭ−ＡＲＹ）は、上記ダイナ
ミック型ＲＡＭのメモリアレイと同じ構造にされたダイ
ナミック型メモリセルにおけるキャパシタの誘電体膜
（絶縁膜）を破壊して書き込み動作を行うようにされ
る。このプログラマブルＲＯＭには、上記ワード線上に
存在する欠陥セルのＹアドレス信号が書き込まれる。
明にかかるプログラマブルＲＯＭも接続される。このプ
ログラマブルＲＯＭ（ＲＯＭ−ＡＲＹ）は、上記ダイナ
ミック型ＲＡＭのメモリアレイと同じ構造にされたダイ
ナミック型メモリセルにおけるキャパシタの誘電体膜
（絶縁膜）を破壊して書き込み動作を行うようにされ
る。このプログラマブルＲＯＭには、上記ワード線上に
存在する欠陥セルのＹアドレス信号が書き込まれる。
【００１４】つまり、ダイナミック型ＲＡＭのＸデコー
ダ回路Ｘ−ＤＥＣの出力信号、言い換えるならば、ダイ
ナミック型ＲＡＭのワード線にプログラマブルＲＯＭを
構成する上記メモリセルが接続され、プログラマブルＲ
ＯＭのアドレス選択回路を簡素化を図るようにするもの
である。例えば、メモリアレイのワード線に対して１２
本のビット線又はデータ線を交差させて、その交差部に
○で示したように上記メモリセルを設けるようにする。
ダ回路Ｘ−ＤＥＣの出力信号、言い換えるならば、ダイ
ナミック型ＲＡＭのワード線にプログラマブルＲＯＭを
構成する上記メモリセルが接続され、プログラマブルＲ
ＯＭのアドレス選択回路を簡素化を図るようにするもの
である。例えば、メモリアレイのワード線に対して１２
本のビット線又はデータ線を交差させて、その交差部に
○で示したように上記メモリセルを設けるようにする。
【００１５】この構成では、ダイナミック型ＲＡＭのＸ
系のアドレス選択動作により同時にプログラマブルＲＯ
Ｍのアクセスが行われて、１２本のビット線からは不良
のＹアドレスに対応した１と０の信号が出力される。こ
の信号は、センスアンプＳＡ２により増幅されてコンパ
レータＣＭＰの一方の入力に供給され、Ｙアドレスバッ
ファＹ−ＡＢより出力されるＹアドレス信号と比較され
る。メモリセルとしてはダイナミック型メモリセルと同
じ構造のものを用いるが、キャパシタの誘電体膜に絶縁
破壊を生じさせて情報記憶を行うように記憶動作原理そ
のものが異なるから、センスアンプＳＡ２はダイナミッ
ク型メモリセルのように再書き込み動作が不要となる。
それ故、後述するような差動増幅回路を利用したセンス
アンプにより構成される。
系のアドレス選択動作により同時にプログラマブルＲＯ
Ｍのアクセスが行われて、１２本のビット線からは不良
のＹアドレスに対応した１と０の信号が出力される。こ
の信号は、センスアンプＳＡ２により増幅されてコンパ
レータＣＭＰの一方の入力に供給され、Ｙアドレスバッ
ファＹ−ＡＢより出力されるＹアドレス信号と比較され
る。メモリセルとしてはダイナミック型メモリセルと同
じ構造のものを用いるが、キャパシタの誘電体膜に絶縁
破壊を生じさせて情報記憶を行うように記憶動作原理そ
のものが異なるから、センスアンプＳＡ２はダイナミッ
ク型メモリセルのように再書き込み動作が不要となる。
それ故、後述するような差動増幅回路を利用したセンス
アンプにより構成される。
【００１６】上記のようなメモリセルを用いた場合に
は、プログラマブルＲＯＭをダイナミック型ＲＡＭのメ
モリアレイと一体的に構成でき、しかもプログラムＲＯ
Ｍのメモリセルとして、ダイナミック型ＲＡＭのメモリ
アレイのメモリセルと同じ構造のものを用いるものであ
るのでプログラマブルＲＯＭを形成するために特別の製
造プロセスを必要としない。そして、アドレスデコーダ
やワード線をダイナミック型ＲＡＭの正規回路のものと
共用できるからプログラマブルＲＯＭの大幅な占有面積
の縮小を図ることができる。１つのワード線上に２個以
上の欠陥セルを救済する場合には、その救済する欠陥セ
ルの数に対応して、上記のようなビット線やコンパレー
タＣＭＰの数を増加させればよい。
は、プログラマブルＲＯＭをダイナミック型ＲＡＭのメ
モリアレイと一体的に構成でき、しかもプログラムＲＯ
Ｍのメモリセルとして、ダイナミック型ＲＡＭのメモリ
アレイのメモリセルと同じ構造のものを用いるものであ
るのでプログラマブルＲＯＭを形成するために特別の製
造プロセスを必要としない。そして、アドレスデコーダ
やワード線をダイナミック型ＲＡＭの正規回路のものと
共用できるからプログラマブルＲＯＭの大幅な占有面積
の縮小を図ることができる。１つのワード線上に２個以
上の欠陥セルを救済する場合には、その救済する欠陥セ
ルの数に対応して、上記のようなビット線やコンパレー
タＣＭＰの数を増加させればよい。
【００１７】上記プログラマブルＲＯＭは、上記のよう
に特定のワード線に１個のランダム欠陥セルが存在する
とき、そのワード線に対応したアドレスに欠陥セルが存
在するＹアドレスを記憶させる。ワード線上に欠陥セル
が存在しない場合には書き込みが行われなく、そのとき
のＹアドレスは初期データ、例えばオール０にされる。
したがって、各ワード線において欠陥が存在しない場合
には、Ｙアドレス信号がオール０に対応したアドレスに
欠陥セルが存在するものとみなれて、正規回路に代えて
冗長回路が選択される。
に特定のワード線に１個のランダム欠陥セルが存在する
とき、そのワード線に対応したアドレスに欠陥セルが存
在するＹアドレスを記憶させる。ワード線上に欠陥セル
が存在しない場合には書き込みが行われなく、そのとき
のＹアドレスは初期データ、例えばオール０にされる。
したがって、各ワード線において欠陥が存在しない場合
には、Ｙアドレス信号がオール０に対応したアドレスに
欠陥セルが存在するものとみなれて、正規回路に代えて
冗長回路が選択される。
【００１８】そこで、記憶させるＹアドレスに１ビット
のフラグを追加し、このビットに１を書き込むことによ
り、記憶されたＹアドレスが不良アドレスであることを
示すようにしてもよい。この場合には、プログラマブル
ＲＯＭから出力されたフラグが１のときのみコンパレー
タＣＭＰの出力信号が有効にされる。このようにすれ
ば、各ワード線において欠陥が存在しない場合にプログ
ラマブルＲＯＭの記憶素子の初期データに対応したアド
レスに欠陥セルが存在するものとみなされてしまうこと
を防ぐことができる。
のフラグを追加し、このビットに１を書き込むことによ
り、記憶されたＹアドレスが不良アドレスであることを
示すようにしてもよい。この場合には、プログラマブル
ＲＯＭから出力されたフラグが１のときのみコンパレー
タＣＭＰの出力信号が有効にされる。このようにすれ
ば、各ワード線において欠陥が存在しない場合にプログ
ラマブルＲＯＭの記憶素子の初期データに対応したアド
レスに欠陥セルが存在するものとみなされてしまうこと
を防ぐことができる。
【００１９】同図において、黒丸で示された位置にラン
ダム欠陥セルが存在する場合、欠陥セルが存在するワー
ド線（Ｘアドレス）により、プログラマブルＲＯＭを指
定してワード線上のＹアドレスを記憶させる。このよう
な構成を採ることにより、約１６Ｍビットのような大記
憶容量を持つダイナミック型ＲＡＭにあっても、１つの
欠陥セルに対して１２ビットからなるようなＹアドレス
を記憶させるだけでよい。上記のようなダイナミック型
ＲＡＭの場合、Ｘ系のアドレスが約４Ｋあるからプログ
ラマブルＲＯＭとしては、４Ｋ×１２＝４８Ｋビットの
ような少しの記憶容量を持てばよい。
ダム欠陥セルが存在する場合、欠陥セルが存在するワー
ド線（Ｘアドレス）により、プログラマブルＲＯＭを指
定してワード線上のＹアドレスを記憶させる。このよう
な構成を採ることにより、約１６Ｍビットのような大記
憶容量を持つダイナミック型ＲＡＭにあっても、１つの
欠陥セルに対して１２ビットからなるようなＹアドレス
を記憶させるだけでよい。上記のようなダイナミック型
ＲＡＭの場合、Ｘ系のアドレスが約４Ｋあるからプログ
ラマブルＲＯＭとしては、４Ｋ×１２＝４８Ｋビットの
ような少しの記憶容量を持てばよい。
【００２０】上記のような約４Ｋ本のワード線上にそれ
ぞれ１個までの欠陥セルがあるこを条件にして、最大約
４Ｋビットもの欠陥セルを上記のような４８Ｋビットの
記憶容量を持つプログラマブルＲＯＭと１２ビットの比
較動作を行う１つのコンパレータＣＭＰと、１列分の冗
長セルからなる第２の冗長回路Ｒ−ＡＲＹ２により救済
できる。この場合、データ線単位で欠陥データ線（ＤＥ
ＦＥＣＴ ＬＩＮＥ）の欠陥救済を行う第１の冗長回路
Ｒ−ＡＲＹ１において上記欠陥セルが発生してもそれを
救済することができる。このような不良アドレスの指定
方式を採ることにより、ランダム欠陥セルを特定するた
めの記憶回路の簡素化及び欠陥セルへのアクセスを検出
するコンパレータの大幅な簡素化を図ることができる。
ぞれ１個までの欠陥セルがあるこを条件にして、最大約
４Ｋビットもの欠陥セルを上記のような４８Ｋビットの
記憶容量を持つプログラマブルＲＯＭと１２ビットの比
較動作を行う１つのコンパレータＣＭＰと、１列分の冗
長セルからなる第２の冗長回路Ｒ−ＡＲＹ２により救済
できる。この場合、データ線単位で欠陥データ線（ＤＥ
ＦＥＣＴ ＬＩＮＥ）の欠陥救済を行う第１の冗長回路
Ｒ−ＡＲＹ１において上記欠陥セルが発生してもそれを
救済することができる。このような不良アドレスの指定
方式を採ることにより、ランダム欠陥セルを特定するた
めの記憶回路の簡素化及び欠陥セルへのアクセスを検出
するコンパレータの大幅な簡素化を図ることができる。
【００２１】この実施例のダイナミック型ＲＡＭのＸ系
のアドレス選択動作は、上記欠陥が存在する正規回路
と、冗長回路とが同時にアクセスされる。そして、Ｙ系
のアドレス信号の入力により不良と判定されると、セレ
クタＳＥＬＥＣＴにより切りえる。つまり、Ｙ系のアド
レス選択時間を利用して欠陥セルを冗長セルに切り替え
るものであるために、メモリアクセス時間の高速化が可
能となる。このように欠陥が存在する場合と、存在しな
い場合との時間に差がなくなるので欠陥救済を行う場合
のメモリアクセスを高速化できる。
のアドレス選択動作は、上記欠陥が存在する正規回路
と、冗長回路とが同時にアクセスされる。そして、Ｙ系
のアドレス信号の入力により不良と判定されると、セレ
クタＳＥＬＥＣＴにより切りえる。つまり、Ｙ系のアド
レス選択時間を利用して欠陥セルを冗長セルに切り替え
るものであるために、メモリアクセス時間の高速化が可
能となる。このように欠陥が存在する場合と、存在しな
い場合との時間に差がなくなるので欠陥救済を行う場合
のメモリアクセスを高速化できる。
【００２２】書き込み回路ＰＲＯＧＲＡＭは、書き込み
動作のときに有効にされて、少なくともプログラマブル
ＲＯＭを構成するメモリセルのキャパシタが接続された
共通電極（プレート電極）にワード線の選択レベルに対
応した高電圧を供給し、キャパシタの誘電体膜を破壊さ
せるときにはデータ線の電位を回路の接地電位にし、キ
ャパシタの誘電体膜を破壊しないときにはデータ線の電
位を動作電圧のようなハイレベルに維持させる。つま
り、書き込み回路ＰＲＯＧＲＡＭは、Ｙアドレスバッフ
ァＹ−ＡＢから供給される不良アドレスに対応して上記
のような書き込み信号を形成してデータ線に伝えるとと
もに、キャパシタが接続された共通電極に高電圧を供給
するという書き込み動作を行う。
動作のときに有効にされて、少なくともプログラマブル
ＲＯＭを構成するメモリセルのキャパシタが接続された
共通電極（プレート電極）にワード線の選択レベルに対
応した高電圧を供給し、キャパシタの誘電体膜を破壊さ
せるときにはデータ線の電位を回路の接地電位にし、キ
ャパシタの誘電体膜を破壊しないときにはデータ線の電
位を動作電圧のようなハイレベルに維持させる。つま
り、書き込み回路ＰＲＯＧＲＡＭは、Ｙアドレスバッフ
ァＹ−ＡＢから供給される不良アドレスに対応して上記
のような書き込み信号を形成してデータ線に伝えるとと
もに、キャパシタが接続された共通電極に高電圧を供給
するという書き込み動作を行う。
【００２３】図２には、この発明に係るプログラマブル
ＲＯＭを用いてランダム欠陥救済が行われるダイナミッ
ク型ＲＡＭの他の一実施例の要部ブロック図が示されて
いる。この実施例では、冗長回路Ｒ−ＡＲＹに設けられ
たデータ線は、データ線単位により正規回路における欠
陥データ線（ＤＥＦＥＣＴ ＬＩＮＥ）の欠陥救済を行
う冗長データ線とビット単位でのランダム救済用の冗長
データ線との両方に選択的に利用できるようにされる。
ＲＯＭを用いてランダム欠陥救済が行われるダイナミッ
ク型ＲＡＭの他の一実施例の要部ブロック図が示されて
いる。この実施例では、冗長回路Ｒ−ＡＲＹに設けられ
たデータ線は、データ線単位により正規回路における欠
陥データ線（ＤＥＦＥＣＴ ＬＩＮＥ）の欠陥救済を行
う冗長データ線とビット単位でのランダム救済用の冗長
データ線との両方に選択的に利用できるようにされる。
【００２４】それ故、冗長回路Ｒ−ＡＲＹの選択回路
は、セレクト回路ＳＥＬＥＣＴ１により冗長データ線を
データ線単位の救済に用いたか、あるいはビット単位で
のランダム救済に用いたかが記憶される。ランダム救済
に用いられたデータ線は、常に選択状態にされる。そし
て、このように選択状態にされたデータ線に対応した入
出力線は入出力回路Ｉ／Ｏとの間に設けられたセレクト
回路ＳＥＬＥＣＴ２により、コンパレータＣＭＰの結果
に従って切り替えられる。他の構成は、前記図１の実施
例と同様であるのでその説明を省略する。
は、セレクト回路ＳＥＬＥＣＴ１により冗長データ線を
データ線単位の救済に用いたか、あるいはビット単位で
のランダム救済に用いたかが記憶される。ランダム救済
に用いられたデータ線は、常に選択状態にされる。そし
て、このように選択状態にされたデータ線に対応した入
出力線は入出力回路Ｉ／Ｏとの間に設けられたセレクト
回路ＳＥＬＥＣＴ２により、コンパレータＣＭＰの結果
に従って切り替えられる。他の構成は、前記図１の実施
例と同様であるのでその説明を省略する。
【００２５】図３には、上記ダイナミック型ＲＡＭとプ
ログラマブルＲＯＭのメモリアレイの一実施例の概略回
路図が示されている。ダイナミック型ＲＡＭの冗長回路
と正規回路を構成するメモリアレイＲ，Ｎ−ＡＲＹは、
ワード線ＷＬとデータ線ＤＬとの交点に、アドレス選択
用ＭＯＳＦＥＴと情報記憶用のキャパシタからなるメモ
リセルが設けられて構成される。アドレス選択用ＭＯＳ
ＦＥＴのゲートは、対応するワード線ＷＬに接続され、
一方のソース，ドレインは対応するデータ線ＤＬに接続
される。上記アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレインは、情報記憶用キャパシタの一方の電極
（蓄積ノード）に接続される。かかるキャパシタの他方
の電極は共通化されてプレート電極ＰＬＡＴＥ１に接続
される。
ログラマブルＲＯＭのメモリアレイの一実施例の概略回
路図が示されている。ダイナミック型ＲＡＭの冗長回路
と正規回路を構成するメモリアレイＲ，Ｎ−ＡＲＹは、
ワード線ＷＬとデータ線ＤＬとの交点に、アドレス選択
用ＭＯＳＦＥＴと情報記憶用のキャパシタからなるメモ
リセルが設けられて構成される。アドレス選択用ＭＯＳ
ＦＥＴのゲートは、対応するワード線ＷＬに接続され、
一方のソース，ドレインは対応するデータ線ＤＬに接続
される。上記アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレインは、情報記憶用キャパシタの一方の電極
（蓄積ノード）に接続される。かかるキャパシタの他方
の電極は共通化されてプレート電極ＰＬＡＴＥ１に接続
される。
【００２６】プログラマブルＲＯＭを構成するメモリア
レイＲＯＭ−ＡＲＹは、上記ダイナミック型ＲＡＭのメ
モリアレイの上記ワード線と一体的に形成されたワード
線と、データ線ＤＬとの交点に、上記同様にアドレス選
択用ＭＯＳＦＥＴと情報記憶用のキャパシタからなるメ
モリセルが設けられる。ただし、アドレス選択用ＭＯＳ
ＦＥＴのゲートは、対応するワード線ＷＬに接続され、
一方のソース，ドレインは対応するデータ線ＤＬに接続
される。上記アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレインは情報記憶用キャパシタの一方の電極（蓄
積ノード）に接続される。かかるキャパシタの他方の電
極は共通化され、上記プレート電極ＰＬＡＴＥ１と異な
るプレート電極ＰＬＡＴＥ２に接続される。このメモリ
セルはキャパシタの誘電体膜である絶縁膜が破壊させら
たか否かで情報記憶を行うようにされる。このため、ダ
イナミック型ＲＡＭのメモリアレイの中に不揮発化され
た記憶情報を電気的に書き込み可能なＲＯＭを組み込む
ことができる。このＲＯＭは、前記実施例のようにビッ
ト単位でのランダム救済用に利用するもの他、ダイナミ
ック型ＲＡＭの特定の記憶エリアをプログラマブルＲＯ
Ｍとして用いるようにすることもできる。
レイＲＯＭ−ＡＲＹは、上記ダイナミック型ＲＡＭのメ
モリアレイの上記ワード線と一体的に形成されたワード
線と、データ線ＤＬとの交点に、上記同様にアドレス選
択用ＭＯＳＦＥＴと情報記憶用のキャパシタからなるメ
モリセルが設けられる。ただし、アドレス選択用ＭＯＳ
ＦＥＴのゲートは、対応するワード線ＷＬに接続され、
一方のソース，ドレインは対応するデータ線ＤＬに接続
される。上記アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレインは情報記憶用キャパシタの一方の電極（蓄
積ノード）に接続される。かかるキャパシタの他方の電
極は共通化され、上記プレート電極ＰＬＡＴＥ１と異な
るプレート電極ＰＬＡＴＥ２に接続される。このメモリ
セルはキャパシタの誘電体膜である絶縁膜が破壊させら
たか否かで情報記憶を行うようにされる。このため、ダ
イナミック型ＲＡＭのメモリアレイの中に不揮発化され
た記憶情報を電気的に書き込み可能なＲＯＭを組み込む
ことができる。このＲＯＭは、前記実施例のようにビッ
ト単位でのランダム救済用に利用するもの他、ダイナミ
ック型ＲＡＭの特定の記憶エリアをプログラマブルＲＯ
Ｍとして用いるようにすることもできる。
【００２７】図４には、上記プログラマブルＲＯＭのメ
モリセルに対する書き込み動作と読み出し動作の一実施
例の説明図が示されている。ワード線はプログラム時及
び通常動作時にＶＣＨのような電圧にされる。つまり、
ＶＣＨは動作電圧ＶＣＣに対してアドレス選択用ＭＯＳ
ＦＥＴのしきい値電圧だけ高い電圧にされる。これは、
ダイナミック型メモリセルにおいてビット線（データ
線）を通してキャパシタのハイレベルの書き込み信号を
供給するというフルライトを行うことに対応されたワー
ド線選択電圧ＶＣＨをそのまま利用するものである。
モリセルに対する書き込み動作と読み出し動作の一実施
例の説明図が示されている。ワード線はプログラム時及
び通常動作時にＶＣＨのような電圧にされる。つまり、
ＶＣＨは動作電圧ＶＣＣに対してアドレス選択用ＭＯＳ
ＦＥＴのしきい値電圧だけ高い電圧にされる。これは、
ダイナミック型メモリセルにおいてビット線（データ
線）を通してキャパシタのハイレベルの書き込み信号を
供給するというフルライトを行うことに対応されたワー
ド線選択電圧ＶＣＨをそのまま利用するものである。
【００２８】ビット線は、プログラム時にはＶＣＨ又は
ＶＳＳ（０Ｖ）にされる。そして、特に制限されない
が、通常動作ときにのプリチャージ電圧は動作電圧ＶＣ
Ｃとされる。そして、キャパシタの共通電極であるプレ
ートには、プログラム時にはスーパーＶＣＣにされ、通
常動作時にはハーフＶＣＣ（ＶＣＣ／２）にされる。
ＶＳＳ（０Ｖ）にされる。そして、特に制限されない
が、通常動作ときにのプリチャージ電圧は動作電圧ＶＣ
Ｃとされる。そして、キャパシタの共通電極であるプレ
ートには、プログラム時にはスーパーＶＣＣにされ、通
常動作時にはハーフＶＣＣ（ＶＣＣ／２）にされる。
【００２９】上記各電圧の具体的には、スーパーＶＣＣ
が５Ｖであり、ＶＣＨが３．６Ｖであり、ＶＣＣが２．
２Ｖであり、ハーフＶＣＣが１．１Ｖである。これらの
各電圧は、例えば外部端子から供給された２．２Ｖの電
源電圧ＶＣＣを受けて、内部のチャージポンプ回路等の
昇圧回路により３．６ＶのＶＣＨと５Ｖのようなスーパ
ーＶＣＣを形成する。ハーフＶＣＣは、上記２．２Ｖを
分圧して形成される。外部端子から３．３Ｖのような電
源電圧を供給し、内部回路により降圧して上記２．２Ｖ
のＶＣＣを形成してもよい。この場合には、スーパーＶ
ＣＣは、上記３．３Ｖの電源電圧からチャージポンプ回
路により５Ｖまで昇圧して形成される。
が５Ｖであり、ＶＣＨが３．６Ｖであり、ＶＣＣが２．
２Ｖであり、ハーフＶＣＣが１．１Ｖである。これらの
各電圧は、例えば外部端子から供給された２．２Ｖの電
源電圧ＶＣＣを受けて、内部のチャージポンプ回路等の
昇圧回路により３．６ＶのＶＣＨと５Ｖのようなスーパ
ーＶＣＣを形成する。ハーフＶＣＣは、上記２．２Ｖを
分圧して形成される。外部端子から３．３Ｖのような電
源電圧を供給し、内部回路により降圧して上記２．２Ｖ
のＶＣＣを形成してもよい。この場合には、スーパーＶ
ＣＣは、上記３．３Ｖの電源電圧からチャージポンプ回
路により５Ｖまで昇圧して形成される。
【００３０】これより、プログラム時には次に説明する
ようにキャパシタに５Ｖのような高電圧が印加されるこ
とにより誘電体膜である絶縁膜が破壊される。これに対
して、通常動作時においてキャパシタには１．１Ｖのハ
ーフＶＣＣを中心にして、ビット線から０Ｖ又は２．２
Ｖの書き込み信号が供給されるのみであり、１．１Ｖの
電圧しか印加されないから絶縁破壊が生じることはな
い。
ようにキャパシタに５Ｖのような高電圧が印加されるこ
とにより誘電体膜である絶縁膜が破壊される。これに対
して、通常動作時においてキャパシタには１．１Ｖのハ
ーフＶＣＣを中心にして、ビット線から０Ｖ又は２．２
Ｖの書き込み信号が供給されるのみであり、１．１Ｖの
電圧しか印加されないから絶縁破壊が生じることはな
い。
【００３１】図５には、プログラマブルＲＯＭの書き込
み動作の一例を説明するための構成図が示されている。
同図には、選択ワード線ＷＬ２を挟んで非選択された２
つのワード線ＷＬ１とＷＬ３及びキャパシタの誘電体膜
を破壊させるデータ線ＤＬ２を挟んでキャパシタの誘電
体膜を破壊させない２つのデータ線ＤＬ１とＤＬ３が代
表として例示的に示されている。
み動作の一例を説明するための構成図が示されている。
同図には、選択ワード線ＷＬ２を挟んで非選択された２
つのワード線ＷＬ１とＷＬ３及びキャパシタの誘電体膜
を破壊させるデータ線ＤＬ２を挟んでキャパシタの誘電
体膜を破壊させない２つのデータ線ＤＬ１とＤＬ３が代
表として例示的に示されている。
【００３２】ワード線ＷＬ２が上記ＶＣＨに対応した
３．６Ｖにされる。このとき、他のワード線ＷＬ１及び
ＷＬ３はＶＳＳのような０Ｖにされる。選択されたワー
ド線ＷＬ２にゲートが接続されたアドレス選択用ＭＯＳ
ＦＥＴがオン状態にされ、他の非選択ワード線ＷＬ１と
ＷＬ３にゲートが接続されたアドレス選択用ＭＯＳＦＥ
Ｔはいずれもオフ状態にされる。
３．６Ｖにされる。このとき、他のワード線ＷＬ１及び
ＷＬ３はＶＳＳのような０Ｖにされる。選択されたワー
ド線ＷＬ２にゲートが接続されたアドレス選択用ＭＯＳ
ＦＥＴがオン状態にされ、他の非選択ワード線ＷＬ１と
ＷＬ３にゲートが接続されたアドレス選択用ＭＯＳＦＥ
Ｔはいずれもオフ状態にされる。
【００３３】データ線ＤＬ１とＤＬ３にはＶＣＨに対応
した３．６Ｖが供給され、データ線ＤＬ２にはＶＳＳに
対応した０Ｖが供給される。そして、プレートにはスー
パーＶＣＣに対応された５Ｖが印加される。上記のよう
にワード線が非選択とされたメモリセルにおては、アド
レス選択用ＭＯＳＦＥＴがオフ状態にされるからキャパ
シタにはデータ線ＤＬ１〜ＤＬ３からの電圧は印加され
ない。これに対して、ワード線ＷＬ２の選択レベルによ
りアドレス選択用ＭＯＳＦＥＴがオン状態にされるメモ
リセルにおいては、データ線ＤＬ１〜ＤＬ３の電圧がそ
のままキャパシタに伝えられる。このため、５Ｖのプレ
ート電圧を基準にすると、キャパシタの誘電体膜の絶縁
破壊が行われるメモリセルのキャパシタには５Ｖが印加
される。絶縁破壊が行われないメモリセルのキャパシタ
には１．４Ｖ（５Ｖ−３．６Ｖ）のように通常の動作状
態とほぼ同じ電圧しか印加されない。
した３．６Ｖが供給され、データ線ＤＬ２にはＶＳＳに
対応した０Ｖが供給される。そして、プレートにはスー
パーＶＣＣに対応された５Ｖが印加される。上記のよう
にワード線が非選択とされたメモリセルにおては、アド
レス選択用ＭＯＳＦＥＴがオフ状態にされるからキャパ
シタにはデータ線ＤＬ１〜ＤＬ３からの電圧は印加され
ない。これに対して、ワード線ＷＬ２の選択レベルによ
りアドレス選択用ＭＯＳＦＥＴがオン状態にされるメモ
リセルにおいては、データ線ＤＬ１〜ＤＬ３の電圧がそ
のままキャパシタに伝えられる。このため、５Ｖのプレ
ート電圧を基準にすると、キャパシタの誘電体膜の絶縁
破壊が行われるメモリセルのキャパシタには５Ｖが印加
される。絶縁破壊が行われないメモリセルのキャパシタ
には１．４Ｖ（５Ｖ−３．６Ｖ）のように通常の動作状
態とほぼ同じ電圧しか印加されない。
【００３４】図６には、ダイナミック型ＲＡＭ及びプロ
グラマブルＲＯＭのメモリセルの一実施例の概略断面図
が示されている。この実施例では、キャパシタの容量値
を決定する蓄積電極は、ビット線の上部に設けられる。
このようにビット線の上部に蓄積電極を設けるようにす
ることにより、ビット線とアドレス選択用ＭＯＳＦＥＴ
のソース，ドレイン拡散層との間を接続するためのコン
タクト部分の影響を受けないでその面積を大きくでき
る。上記のような蓄積電極に対応して、共通電極となる
プレート電極は、誘電体としての薄い容量絶縁膜を介し
て最上部に設けられる。ワード線はアドレス選択用ＭＯ
ＳＦＥＴのゲート電極と一体的に形成される。上記アド
レス選択用ＭＯＳＦＥＴが形成される部分除いた半導体
基板上には厚い厚さの酸化膜からなるフィールド絶縁膜
が形成される。
グラマブルＲＯＭのメモリセルの一実施例の概略断面図
が示されている。この実施例では、キャパシタの容量値
を決定する蓄積電極は、ビット線の上部に設けられる。
このようにビット線の上部に蓄積電極を設けるようにす
ることにより、ビット線とアドレス選択用ＭＯＳＦＥＴ
のソース，ドレイン拡散層との間を接続するためのコン
タクト部分の影響を受けないでその面積を大きくでき
る。上記のような蓄積電極に対応して、共通電極となる
プレート電極は、誘電体としての薄い容量絶縁膜を介し
て最上部に設けられる。ワード線はアドレス選択用ＭＯ
ＳＦＥＴのゲート電極と一体的に形成される。上記アド
レス選択用ＭＯＳＦＥＴが形成される部分除いた半導体
基板上には厚い厚さの酸化膜からなるフィールド絶縁膜
が形成される。
【００３５】図７には、上記メモリセルの一実施例の概
略レイアウト図が示されている。ワード線とビット線と
間にストレージノード（蓄積電極）が設けられる。ビッ
ト線コントは、アドレス選択用ＭＯＳＦＥＴのソース，
ドレインとビット線とを接続させるコンタクト部であ
る。上記ワード線のピッチは１．３５μｍのように小さ
くされ、ビット線のピッチは２．５４μｍのように小さ
くされる。なお、ビット線は折り返しビット線方式とさ
れるため、一対により構成されるので２本分が１ピッチ
とされる。このため、メモリセルの１つの大きさは、
１．３５×２．５４＝３．４３となり、前記のようにヒ
ューズを用いた場合の約１／６０になるものである。
略レイアウト図が示されている。ワード線とビット線と
間にストレージノード（蓄積電極）が設けられる。ビッ
ト線コントは、アドレス選択用ＭＯＳＦＥＴのソース，
ドレインとビット線とを接続させるコンタクト部であ
る。上記ワード線のピッチは１．３５μｍのように小さ
くされ、ビット線のピッチは２．５４μｍのように小さ
くされる。なお、ビット線は折り返しビット線方式とさ
れるため、一対により構成されるので２本分が１ピッチ
とされる。このため、メモリセルの１つの大きさは、
１．３５×２．５４＝３．４３となり、前記のようにヒ
ューズを用いた場合の約１／６０になるものである。
【００３６】図８には、この発明をＥＰＲＯＭの欠陥救
済に適用した場合の一実施例の回路図が示されている。
ＥＰＲＯＭの正規回路を構成するメモリアレイＮ−ＡＲ
Ｙは、ワード線ＷＬとデータ線ＤＬとの交点に、コント
ロールゲートとフローティングゲートとを備えた不揮発
性記憶素子が設けられる。つまり、上記コントロールゲ
ートがワード線ＷＬに接続され、ドレインがデータ線Ｄ
Ｌに接続される。そして、消去動作がトンネル電流を利
用して行われるフラッシュＥＰＲＯＭではソースがソー
ス線ＳＬに接続される。このソース線に消去動作ときに
高電圧が供給されてフローティングゲートに蓄積された
電子をトンネル電流によりソース側に引き抜くようにす
る。
済に適用した場合の一実施例の回路図が示されている。
ＥＰＲＯＭの正規回路を構成するメモリアレイＮ−ＡＲ
Ｙは、ワード線ＷＬとデータ線ＤＬとの交点に、コント
ロールゲートとフローティングゲートとを備えた不揮発
性記憶素子が設けられる。つまり、上記コントロールゲ
ートがワード線ＷＬに接続され、ドレインがデータ線Ｄ
Ｌに接続される。そして、消去動作がトンネル電流を利
用して行われるフラッシュＥＰＲＯＭではソースがソー
ス線ＳＬに接続される。このソース線に消去動作ときに
高電圧が供給されてフローティングゲートに蓄積された
電子をトンネル電流によりソース側に引き抜くようにす
る。
【００３７】欠陥救済用のメモリアレイＲＯＭ−ＡＲＹ
は、正規回路のメモリアレイＮ−ＡＲＹの上記ワード線
と一体的に形成されたワード線と、データ線ＤＬとの交
点に、上記同様な不揮発性記憶素子が設けられる。ただ
し、このメモリセルは１回限りの書き込み動作しか行わ
れないようにするため、言い換えるならば、前記のよう
な欠陥救済のためのＹアドレスが、正規回路側の消去動
作によって消去されてしまうことがないように、上記の
ようなフラッシュＥＰＲＯＭではソースが回路の接地電
位ＧＮＤに固定されて消去不能にされる。紫外線照射に
より消去動作が行われるものでは、上記メモリアレイＲ
ＯＭ−ＡＲＹが形成される部分の全体にアルミニュウム
等の光を遮断する膜を設けたり、あるいは消去用窓その
ものが形成されない。
は、正規回路のメモリアレイＮ−ＡＲＹの上記ワード線
と一体的に形成されたワード線と、データ線ＤＬとの交
点に、上記同様な不揮発性記憶素子が設けられる。ただ
し、このメモリセルは１回限りの書き込み動作しか行わ
れないようにするため、言い換えるならば、前記のよう
な欠陥救済のためのＹアドレスが、正規回路側の消去動
作によって消去されてしまうことがないように、上記の
ようなフラッシュＥＰＲＯＭではソースが回路の接地電
位ＧＮＤに固定されて消去不能にされる。紫外線照射に
より消去動作が行われるものでは、上記メモリアレイＲ
ＯＭ−ＡＲＹが形成される部分の全体にアルミニュウム
等の光を遮断する膜を設けたり、あるいは消去用窓その
ものが形成されない。
【００３８】ＥＰＲＯＭ装置の全体のブロック図は、前
記図１と類似の構成にされる。ただし、Ｘアドレスバッ
ファＸ−ＡＢとＹアドレスバッファＹ−ＡＢには、それ
ぞれ独立した外部端子からアドレス信号が供給される。
また、フラッシュＥＰＲＯＭでは、消去動作のときにソ
ース線に消去電圧を供給する前記のような消去回路が設
けられる。
記図１と類似の構成にされる。ただし、Ｘアドレスバッ
ファＸ−ＡＢとＹアドレスバッファＹ−ＡＢには、それ
ぞれ独立した外部端子からアドレス信号が供給される。
また、フラッシュＥＰＲＯＭでは、消去動作のときにソ
ース線に消去電圧を供給する前記のような消去回路が設
けられる。
【００３９】図９には、この発明が適用された半導体記
憶装置を用いたパーソナルコンピュータシステムの一実
施例の構成図が示されている。同図（Ａ）には、その外
観の要部概略図が示され、（Ｂ）には、そのブロック図
が示されている。
憶装置を用いたパーソナルコンピュータシステムの一実
施例の構成図が示されている。同図（Ａ）には、その外
観の要部概略図が示され、（Ｂ）には、そのブロック図
が示されている。
【００４０】フロッピーディスクドライブＦＤＤ及び主
記憶メモリとしての本発明が適用されたＤＲＡＭによる
ファイルメモリｆｉｌｅＭ，バッテリバックアップとし
てのＳＲＡＭを内蔵したシステムである。そして、入出
力装置をキーボードＫＢ及びディスプレイＤＰとし、フ
ロッピーディスクＦＤが上記フロッピーディスクドライ
ブＦＤＤに挿入される。このことによってソフトウェア
としての上記フロッピーディスクＦＤおよびハードウェ
アとしての上記ファイルメモリｆｉｌｅＭに情報を記憶
できるデスクトップタイプパソコンとなる。
記憶メモリとしての本発明が適用されたＤＲＡＭによる
ファイルメモリｆｉｌｅＭ，バッテリバックアップとし
てのＳＲＡＭを内蔵したシステムである。そして、入出
力装置をキーボードＫＢ及びディスプレイＤＰとし、フ
ロッピーディスクＦＤが上記フロッピーディスクドライ
ブＦＤＤに挿入される。このことによってソフトウェア
としての上記フロッピーディスクＦＤおよびハードウェ
アとしての上記ファイルメモリｆｉｌｅＭに情報を記憶
できるデスクトップタイプパソコンとなる。
【００４１】本実施例ではデスクトップタイプパソコン
について適用した例について記載したが、ノート型パソ
コン等についても適用が可能であり、補助機能としてフ
ロッピーディスクを例として記載したが特に限定されな
い。
について適用した例について記載したが、ノート型パソ
コン等についても適用が可能であり、補助機能としてフ
ロッピーディスクを例として記載したが特に限定されな
い。
【００４２】（Ｂ）において、この実施例のパーソナル
コンピュータは、本情報機器としての中央処理装置ＣＰ
Ｕ，上記情報処理システム内に構築したＩ／Ｏバス，Ｂ
ＵＳＵｎｉｔ，主記憶メモリや拡張メモリなど高速メモ
リをアクセスするメモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとしての本発
明に係るＤＲＡＭ，基本制御プログラム等が格納された
ＥＰＲＯＭ（フラッシュＥＰＲＯＭ）、先端にキーボー
ドが接続されたキーボードコントローラＫＢＤＣ等によ
って構成される。
コンピュータは、本情報機器としての中央処理装置ＣＰ
Ｕ，上記情報処理システム内に構築したＩ／Ｏバス，Ｂ
ＵＳＵｎｉｔ，主記憶メモリや拡張メモリなど高速メモ
リをアクセスするメモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとしての本発
明に係るＤＲＡＭ，基本制御プログラム等が格納された
ＥＰＲＯＭ（フラッシュＥＰＲＯＭ）、先端にキーボー
ドが接続されたキーボードコントローラＫＢＤＣ等によ
って構成される。
【００４３】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆ
ｆｅｒが接続される。上記メモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続され
て拡張ＲＡＭ及び主記憶メモリとしての本発明に係るＤ
ＲＡＭが接続されている。拡張ＲＡＭもこの発明に係る
ＤＲＡＭにより構成される。
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆ
ｆｅｒが接続される。上記メモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続され
て拡張ＲＡＭ及び主記憶メモリとしての本発明に係るＤ
ＲＡＭが接続されている。拡張ＲＡＭもこの発明に係る
ＤＲＡＭにより構成される。
【００４４】このパーソナルコンピュータシステムの動
作の概略について説明する。電源が投入されて、動作を
開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯＭ
を上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期
設定を行なう。そして、補助記憶装置からシステムプロ
グラムを主記憶メモリとしての本発明のＤＲＡＭにロー
ドする。上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを
通してＨＤＤコントローラにＨＤＤをアクセスするもの
として動作する。システムプログラムのロードが終了す
ると、ユーザの処理要求に従い、処理を進めていく。
作の概略について説明する。電源が投入されて、動作を
開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯＭ
を上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期
設定を行なう。そして、補助記憶装置からシステムプロ
グラムを主記憶メモリとしての本発明のＤＲＡＭにロー
ドする。上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを
通してＨＤＤコントローラにＨＤＤをアクセスするもの
として動作する。システムプログラムのロードが終了す
ると、ユーザの処理要求に従い、処理を進めていく。
【００４５】ユーザは上記Ｉ／Ｏバス上のキーボードコ
ントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒにより処理の入出力を行ないながら作業を
進める。そして、必要に応じてパラレルポートＰａｒａ
ｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉ
ａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用
する。また、本体上の主記憶メモリとしての本発明に係
るＤＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡ
Ｍにより主記憶を補う。また、図にはハードディスクド
ライブＨＤＤとして記載したが、フラッシュメモリＦＥ
ＰＲＯＭを用いたフラッシュファイルに置き換えること
も可能である。
ントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒにより処理の入出力を行ないながら作業を
進める。そして、必要に応じてパラレルポートＰａｒａ
ｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉ
ａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用
する。また、本体上の主記憶メモリとしての本発明に係
るＤＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡ
Ｍにより主記憶を補う。また、図にはハードディスクド
ライブＨＤＤとして記載したが、フラッシュメモリＦＥ
ＰＲＯＭを用いたフラッシュファイルに置き換えること
も可能である。
【００４６】図１０には、この発明に係るプログラマブ
ルＲＯＭが用いられた欠陥救済用ＬＳＩの一実施例のブ
ロック図が示されている。同図の各回路ブロックは、公
知の半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上において形成される。
ルＲＯＭが用いられた欠陥救済用ＬＳＩの一実施例のブ
ロック図が示されている。同図の各回路ブロックは、公
知の半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上において形成される。
【００４７】Ｘアドレスバッファ（Ｘａｄｄ）１及びＹ
アドレスバッファ（Ｙａｄｄ）２は、ダイナミック型Ｒ
ＡＭのＸアドレスバッファ及びＹアドレスバッファと同
じくされる。つまり、Ｘアドレスバッファ１は、ロウア
ドレスストローブ信号／ＲＡＳに同期してＸ系のアドレ
ス信号の取り込みを行う。Ｙアドレスバッファ２は、カ
ラムアドレスストローブ信号／ＣＡＳに同期してＹ系の
アドレス信号の取り込みを行う。ここで、／（スラッシ
ュ）は、図面上ではロウレベルがアクティブレベルであ
ることを示すオーバーバーを表している。このことは、
他の信号に付されたオーバーバーについても同様であ
る。
アドレスバッファ（Ｙａｄｄ）２は、ダイナミック型Ｒ
ＡＭのＸアドレスバッファ及びＹアドレスバッファと同
じくされる。つまり、Ｘアドレスバッファ１は、ロウア
ドレスストローブ信号／ＲＡＳに同期してＸ系のアドレ
ス信号の取り込みを行う。Ｙアドレスバッファ２は、カ
ラムアドレスストローブ信号／ＣＡＳに同期してＹ系の
アドレス信号の取り込みを行う。ここで、／（スラッシ
ュ）は、図面上ではロウレベルがアクティブレベルであ
ることを示すオーバーバーを表している。このことは、
他の信号に付されたオーバーバーについても同様であ
る。
【００４８】Ｘアドレス（Ｘａｄｄ）比較部３は、前記
ダイナミック型メモリセルを利用したプログラマブルＲ
ＯＭから構成され、Ｘ系のアドレス信号によりメモリア
クセスが行われて、不良チップアドレス、救済フラグ及
び不良のワード線の置き換えに用いられる冗長救済ＲＡ
Ｍ部４のＸアドレスとが書き込まれれる。そして、メモ
リアクセスにより入力されたＸアドレスにより対応する
データを読み出して、上記救済フラグが有効とされてい
るなら、読み出されたＸアドレスが冗長救済ＲＡＭ部４
のＸ系選択回路に供給される。冗長救済用ＲＡＭ部４
は、特に制限されないが、スタティック型ＲＡＭから構
成されており、上記比較部３から出力されたＸアドレス
によりワード線の選択が行われ、Ｙアドレスバッファ２
により取り込まれたＹアドレスによりＹ系の選択動作が
行われる。比較部３は、特に制限されないが、／ＲＡＳ
信号が供給されて、これがアクティブレベルのときに読
み出し動作が有効とされることによって、ダイナミック
型ＲＡＭの動作に同期した動作が行われる。
ダイナミック型メモリセルを利用したプログラマブルＲ
ＯＭから構成され、Ｘ系のアドレス信号によりメモリア
クセスが行われて、不良チップアドレス、救済フラグ及
び不良のワード線の置き換えに用いられる冗長救済ＲＡ
Ｍ部４のＸアドレスとが書き込まれれる。そして、メモ
リアクセスにより入力されたＸアドレスにより対応する
データを読み出して、上記救済フラグが有効とされてい
るなら、読み出されたＸアドレスが冗長救済ＲＡＭ部４
のＸ系選択回路に供給される。冗長救済用ＲＡＭ部４
は、特に制限されないが、スタティック型ＲＡＭから構
成されており、上記比較部３から出力されたＸアドレス
によりワード線の選択が行われ、Ｙアドレスバッファ２
により取り込まれたＹアドレスによりＹ系の選択動作が
行われる。比較部３は、特に制限されないが、／ＲＡＳ
信号が供給されて、これがアクティブレベルのときに読
み出し動作が有効とされることによって、ダイナミック
型ＲＡＭの動作に同期した動作が行われる。
【００４９】リード／ライト（Ｒead,Ｗrite）切り替え
部５は、ライトイネーブル信号／ＷＥがロウレベルなら
書き込み動作と判定し、ハイレベルから読み出し動作と
判定して、選択部６及び入出力部７の信号伝達方向を制
御する。選択部６は、冗長救済用ＲＡＭ部の入出力デー
タバスＭＯを、不良が存在するダイナミック型ＲＡＭが
接続されたデータバスＩＯに対応させて接続させる。入
出力部７は、複数からなるダイナミック型ＲＡＭが接続
されるデータバスに対応した入出力回路を持ち、上記不
良とされたダイナミック型ＲＡＭが接続されたデータバ
スに対応された入出力回路を選択して活性化させる。
部５は、ライトイネーブル信号／ＷＥがロウレベルなら
書き込み動作と判定し、ハイレベルから読み出し動作と
判定して、選択部６及び入出力部７の信号伝達方向を制
御する。選択部６は、冗長救済用ＲＡＭ部の入出力デー
タバスＭＯを、不良が存在するダイナミック型ＲＡＭが
接続されたデータバスＩＯに対応させて接続させる。入
出力部７は、複数からなるダイナミック型ＲＡＭが接続
されるデータバスに対応した入出力回路を持ち、上記不
良とされたダイナミック型ＲＡＭが接続されたデータバ
スに対応された入出力回路を選択して活性化させる。
【００５０】ＯＥマクス部８は、比較部３からの不良チ
ップアドレスに対応して、そのダイナミック型ＲＡＭの
出力回路をハイインピーダンス状態にさせる出力イネー
ブル信号／ＯＥを形成する。なお、ダイナミック型ＲＡ
Ｍが出力イネーブル端子／ＯＥを持たないものでは、こ
れに代えて／ＲＡＳ信号を利用するものであってもよ
い。すなわち、不良のダイナミック型ＲＡＭのロウアド
レスストローブ信号／ＲＡＳをハイレベルにすることに
より、非選択状態にして出力ハイインピーダンス状態を
作り出すようにしてもよい。ただし、このような構成に
対応させるために、この発明に係る欠陥救済用ＬＳＩを
介して／ＲＡＳ信号を各ダイナミック型ＲＡＭに供給さ
せるようにする。
ップアドレスに対応して、そのダイナミック型ＲＡＭの
出力回路をハイインピーダンス状態にさせる出力イネー
ブル信号／ＯＥを形成する。なお、ダイナミック型ＲＡ
Ｍが出力イネーブル端子／ＯＥを持たないものでは、こ
れに代えて／ＲＡＳ信号を利用するものであってもよ
い。すなわち、不良のダイナミック型ＲＡＭのロウアド
レスストローブ信号／ＲＡＳをハイレベルにすることに
より、非選択状態にして出力ハイインピーダンス状態を
作り出すようにしてもよい。ただし、このような構成に
対応させるために、この発明に係る欠陥救済用ＬＳＩを
介して／ＲＡＳ信号を各ダイナミック型ＲＡＭに供給さ
せるようにする。
【００５１】図１１には、上記欠陥救済用ＬＳＩを搭載
したメモリ装置（メモリモジュールＳＩＭＭ）の一実施
例のブロック図が示されている。この実施例は、７２ピ
ンのメモリモジュールＳＩＭＭに向けられている。つま
り、約４Ｍ（メガ）ワード×４ビット構成のダイナミッ
ク型ＲＡＭを８個組み合わせて、約１６Ｍバイトのメモ
リモジュールＳＩＭＭが構成される。
したメモリ装置（メモリモジュールＳＩＭＭ）の一実施
例のブロック図が示されている。この実施例は、７２ピ
ンのメモリモジュールＳＩＭＭに向けられている。つま
り、約４Ｍ（メガ）ワード×４ビット構成のダイナミッ
ク型ＲＡＭを８個組み合わせて、約１６Ｍバイトのメモ
リモジュールＳＩＭＭが構成される。
【００５２】Ｄ０からＤ７からなる８個のダイナミック
型ＲＡＭは、それぞれが４ビットの単位でメモリアクセ
スが行われ、約４Ｍワードの記憶容量（全体で約１６Ｍ
ビット）の記憶容量を持つようにされる。それ故、アド
レス信号はＡ０〜Ａ１１の１２ビットから構成される。
メモリモジュールＳＩＭＭのデータバスはＩＯ０〜３１
からなる３２本（ビット）とされ、各Ｄ０〜Ｄ７の８個
のダイナミック型ＲＡＭのそれぞれが４ビットずつ受け
持つことにより、全体で３２ビットの単位でのメモリア
クセスが行われる。
型ＲＡＭは、それぞれが４ビットの単位でメモリアクセ
スが行われ、約４Ｍワードの記憶容量（全体で約１６Ｍ
ビット）の記憶容量を持つようにされる。それ故、アド
レス信号はＡ０〜Ａ１１の１２ビットから構成される。
メモリモジュールＳＩＭＭのデータバスはＩＯ０〜３１
からなる３２本（ビット）とされ、各Ｄ０〜Ｄ７の８個
のダイナミック型ＲＡＭのそれぞれが４ビットずつ受け
持つことにより、全体で３２ビットの単位でのメモリア
クセスが行われる。
【００５３】Ｄ０〜Ｄ７からなる各ダイナミック型ＲＡ
Ｍには、メモリモジュールＳＩＭＭに入力される／ＲＡ
Ｓ、／ＣＡＳ及び／ＷＥからなる制御信号がパラレルに
供給される。また、電源電圧ＶＣＣ及び回路の接地電位
ＶＳＳに共通に接続される。そして、上記のように８個
のダイナミック型ＲＡＭがパラレルにアクセスされると
きには、従来のメモリモジュールにおいては使用されな
い出力イネーブル信号／ＯＥ０〜／ＯＥ７を利用して、
後述するような欠陥が存在するダイナミック型ＲＡＭか
らの読み出し信号に対するマクスがかけられる。
Ｍには、メモリモジュールＳＩＭＭに入力される／ＲＡ
Ｓ、／ＣＡＳ及び／ＷＥからなる制御信号がパラレルに
供給される。また、電源電圧ＶＣＣ及び回路の接地電位
ＶＳＳに共通に接続される。そして、上記のように８個
のダイナミック型ＲＡＭがパラレルにアクセスされると
きには、従来のメモリモジュールにおいては使用されな
い出力イネーブル信号／ＯＥ０〜／ＯＥ７を利用して、
後述するような欠陥が存在するダイナミック型ＲＡＭか
らの読み出し信号に対するマクスがかけられる。
【００５４】上記のようなメモリモジュールＳＩＭＭに
おいて、各ダイナミック型ＲＡＭでのワード線単位（リ
フレッシュアドレス）での欠陥救済を行うようにするた
めに、前記図１に示したような欠陥救済用ＬＳＩ（Ｓ
１）が搭載される。上記のようにメモリモジュールＳＩ
ＭＭとしてみた欠陥救済用ＬＳＩは、ダイナミック型Ｒ
ＡＭと同じ入力インターフェイスと、メモリモジュール
ＳＩＭＭのデータバスに対応したデータ入出力インター
フェイスを持つようにされる。そして、欠陥救済用ＬＳ
Ｉに設けられたマスク部で形成された出力イネーブル信
号／ＯＥ０〜／ＯＥ７が、Ｄ０〜Ｄ７の各ダイナミック
型ＲＡＭの出力イネーブル端子／ＯＥ０〜／ＯＥ７に供
給される。
おいて、各ダイナミック型ＲＡＭでのワード線単位（リ
フレッシュアドレス）での欠陥救済を行うようにするた
めに、前記図１に示したような欠陥救済用ＬＳＩ（Ｓ
１）が搭載される。上記のようにメモリモジュールＳＩ
ＭＭとしてみた欠陥救済用ＬＳＩは、ダイナミック型Ｒ
ＡＭと同じ入力インターフェイスと、メモリモジュール
ＳＩＭＭのデータバスに対応したデータ入出力インター
フェイスを持つようにされる。そして、欠陥救済用ＬＳ
Ｉに設けられたマスク部で形成された出力イネーブル信
号／ＯＥ０〜／ＯＥ７が、Ｄ０〜Ｄ７の各ダイナミック
型ＲＡＭの出力イネーブル端子／ＯＥ０〜／ＯＥ７に供
給される。
【００５５】図示されないメモリモジュールＳＩＭＭの
７２ピンからなるコネタク電極は、メモリボード用スロ
ット上に差し込まれる。メモリボード上には複数のスロ
ットが設けられており、必要に応じて複数のメモリモジ
ュールＳＩＭＭが搭載できるようにされる。このような
メモリモジュールＳＩＭＭの数に対応して、図９のよう
なコンピュータシステム等の記憶装置の情報蓄積容量が
決定される。
７２ピンからなるコネタク電極は、メモリボード用スロ
ット上に差し込まれる。メモリボード上には複数のスロ
ットが設けられており、必要に応じて複数のメモリモジ
ュールＳＩＭＭが搭載できるようにされる。このような
メモリモジュールＳＩＭＭの数に対応して、図９のよう
なコンピュータシステム等の記憶装置の情報蓄積容量が
決定される。
【００５６】図１０において、上記欠陥救済用ＬＳＩの
冗長救済用ＲＡＭ部４は、Ｙアドレス（Ｙａｄｄ）によ
りカラム選択動作が行われて、４ビット単位でのメモリ
アクセスが行われる。共通データ線は４対からなりＭＯ
バスに接続させる。ＯＥマスク部８は、比較部から読み
出された３ビットからなるチップアドレス（チップａｄ
ｄ）をデコーダにより解読し、タイミング発生回路によ
り形成された出力イネーブル信号／ＯＥにマクスをかけ
て救済が行われたダイナミック型ＲＡＭのチップに対応
した出力イネーブル信号をハイレベルのままにして、そ
の出力をハイインピーダンス状態にさせる。
冗長救済用ＲＡＭ部４は、Ｙアドレス（Ｙａｄｄ）によ
りカラム選択動作が行われて、４ビット単位でのメモリ
アクセスが行われる。共通データ線は４対からなりＭＯ
バスに接続させる。ＯＥマスク部８は、比較部から読み
出された３ビットからなるチップアドレス（チップａｄ
ｄ）をデコーダにより解読し、タイミング発生回路によ
り形成された出力イネーブル信号／ＯＥにマクスをかけ
て救済が行われたダイナミック型ＲＡＭのチップに対応
した出力イネーブル信号をハイレベルのままにして、そ
の出力をハイインピーダンス状態にさせる。
【００５７】ＯＥマクス部８は、書き込み動作のときに
は実質的に停止させられる。つまり、書き込み動作のと
きには、ダイナミック型ＲＡＭの／ＯＥがハイレベルの
ままにされるので上記冗長救済ＲＡＭ部４に対して書き
込みが行われるとともに、不良ワード線が存在するダイ
ナミック型ＲＡＭ側にも同様に書き込み動作が行われ
る。上記のように不良ワード線に対して意味の無い書き
込み動作が行われるが、読み出し動作のときにそれが無
視されて上記冗長救済用ＲＡＭ部４から記憶データの出
力が行われるので実際上は問題ない。このようにするこ
とにより、書き込み動作のときに不良ワード線が存在す
るダイナミック型ＲＡＭのメモリアクセスを停止させる
ような特別な制御回路が不用となり、回路の簡素化がで
きる。
は実質的に停止させられる。つまり、書き込み動作のと
きには、ダイナミック型ＲＡＭの／ＯＥがハイレベルの
ままにされるので上記冗長救済ＲＡＭ部４に対して書き
込みが行われるとともに、不良ワード線が存在するダイ
ナミック型ＲＡＭ側にも同様に書き込み動作が行われ
る。上記のように不良ワード線に対して意味の無い書き
込み動作が行われるが、読み出し動作のときにそれが無
視されて上記冗長救済用ＲＡＭ部４から記憶データの出
力が行われるので実際上は問題ない。このようにするこ
とにより、書き込み動作のときに不良ワード線が存在す
るダイナミック型ＲＡＭのメモリアクセスを停止させる
ような特別な制御回路が不用となり、回路の簡素化がで
きる。
【００５８】選択部６は、冗長救済用ＲＡＭ部４の入出
力線と入出力部７との接続を行う。つまり、メモリモジ
ュールＳＩＭＭ上においは、上記のようにＤ０〜Ｄ７か
らなるダイナミック型ＲＡＭが３２ビットのデータバス
上に４ビットずつ振り分けられている。このため、不良
ワード線が存在するダイナミック型ＲＡＭに対応したビ
ットにはめ込むために選択部６が必要とされる。
力線と入出力部７との接続を行う。つまり、メモリモジ
ュールＳＩＭＭ上においは、上記のようにＤ０〜Ｄ７か
らなるダイナミック型ＲＡＭが３２ビットのデータバス
上に４ビットずつ振り分けられている。このため、不良
ワード線が存在するダイナミック型ＲＡＭに対応したビ
ットにはめ込むために選択部６が必要とされる。
【００５９】上記入出力部７は、上記のようなＤ０〜Ｄ
７のダイナミック型ＲＡＭに対応させて、１つの回路が
４ビットずつの入出力を行う８個の入出力回路Ｄout ／
Ｄinから構成される。入出力回路の内部回路側は、不良
のワード線が存在するダイナミック型ＲＡＭの入出力端
子が接続されるデータバスに対応した入出力回路が選択
部６を介して冗長救済用ＲＡＭ部４の入出力線と接続さ
れる。上記比較部３のプログラマブルＲＯＭからの不良
チップのアドレスがデコーダ回路に供給されているの
で、それに対応した入出力回路が活性化されて、不良の
ワード線が存在するダイナミック型ＲＡＭに代わって冗
長救済用ＲＡＭ４にメモリアクセスが行われる。
７のダイナミック型ＲＡＭに対応させて、１つの回路が
４ビットずつの入出力を行う８個の入出力回路Ｄout ／
Ｄinから構成される。入出力回路の内部回路側は、不良
のワード線が存在するダイナミック型ＲＡＭの入出力端
子が接続されるデータバスに対応した入出力回路が選択
部６を介して冗長救済用ＲＡＭ部４の入出力線と接続さ
れる。上記比較部３のプログラマブルＲＯＭからの不良
チップのアドレスがデコーダ回路に供給されているの
で、それに対応した入出力回路が活性化されて、不良の
ワード線が存在するダイナミック型ＲＡＭに代わって冗
長救済用ＲＡＭ４にメモリアクセスが行われる。
【００６０】比較部３を構成するプログラマブルＲＯＭ
に対する書き込み動作を行うために、かかるプログラマ
ブルＲＯＭに対する前記のような書き込み動作のときに
は、８個の入出力回路のうちの８個の入力回路が同時に
活性化されて、救済用データが入力される。
に対する書き込み動作を行うために、かかるプログラマ
ブルＲＯＭに対する前記のような書き込み動作のときに
は、８個の入出力回路のうちの８個の入力回路が同時に
活性化されて、救済用データが入力される。
【００６１】この実施例の欠陥救済用ＬＳＩは、ダイナ
ミック型ＲＡＭのメモリアセクスがＸアドレスとＹアド
レスとを時分割方式により入力されていることに着目
し、Ｘアドレスのみの救済を行うようにするものであ
る。つまり、Ｘアドレスの入力により不良ワード線の救
済の有無を判定を開始し、遅れてＹアドレスが入力され
ることを利用して上記の救済判定に要する時間の調整を
行う。これにより、実質的なメモリサイクルを犠牲にす
ることなく、メモリモジュールにおいて発生した不良ワ
ード線の救済を行うことができる。
ミック型ＲＡＭのメモリアセクスがＸアドレスとＹアド
レスとを時分割方式により入力されていることに着目
し、Ｘアドレスのみの救済を行うようにするものであ
る。つまり、Ｘアドレスの入力により不良ワード線の救
済の有無を判定を開始し、遅れてＹアドレスが入力され
ることを利用して上記の救済判定に要する時間の調整を
行う。これにより、実質的なメモリサイクルを犠牲にす
ることなく、メモリモジュールにおいて発生した不良ワ
ード線の救済を行うことができる。
【００６２】図１２には、この発明に係るプログラマブ
ルＲＯＭの読み出し動作に用いられるセンスアンプの一
実施例の回路図が示されている。この実施例では、低振
幅の入力信号に対する利得を大きくするために、ダブル
バランス型の差動センスアンプが用いられる。つまり、
ダイナミック型メモリセルのように再書き込みが不要と
なるから、シングルエンドの差動センスアンプを２個用
い、一対からなる入力端子のうち一方をデータ線ＤＬに
接続し、他方に基準電圧Ｖｒｅｆを供給し、２つのシン
グルエンドの差動センスアンプの相補の出力信号を出力
段の差動増幅回路に供給するものである。前記のよう
に、プリチャージ電圧が２．２Ｖで、ハーフＶＣＣが
１．１Ｖのときには、基準電圧Ｖｒｅｆはその中間であ
る１．６５Ｖ程度にされる。
ルＲＯＭの読み出し動作に用いられるセンスアンプの一
実施例の回路図が示されている。この実施例では、低振
幅の入力信号に対する利得を大きくするために、ダブル
バランス型の差動センスアンプが用いられる。つまり、
ダイナミック型メモリセルのように再書き込みが不要と
なるから、シングルエンドの差動センスアンプを２個用
い、一対からなる入力端子のうち一方をデータ線ＤＬに
接続し、他方に基準電圧Ｖｒｅｆを供給し、２つのシン
グルエンドの差動センスアンプの相補の出力信号を出力
段の差動増幅回路に供給するものである。前記のよう
に、プリチャージ電圧が２．２Ｖで、ハーフＶＣＣが
１．１Ｖのときには、基準電圧Ｖｒｅｆはその中間であ
る１．６５Ｖ程度にされる。
【００６３】前記のように読み出し動作でないときに、
センスアンプに直流電流が流れてましうのを防ぐため
に、各差動回路の動作電流を形成する電流源ＭＯＳＦＥ
Ｔを制御信号φｐｒにオフ状態にさせるようにする。こ
のときに、出力信号が不定レベルになるのを防止するた
めに、出力部にはＰチャンネル型ＭＯＳＦＥＴが設けら
れて、上記制御信号φｐｒによりスイッチ制御して出力
ノードをハイレベルに固定するものである。上記出力信
号Ｖｏは、特に制限されないが、ＣＭＯＳインバータ回
路を通して比較回路ＣＭＰに供給される。
センスアンプに直流電流が流れてましうのを防ぐため
に、各差動回路の動作電流を形成する電流源ＭＯＳＦＥ
Ｔを制御信号φｐｒにオフ状態にさせるようにする。こ
のときに、出力信号が不定レベルになるのを防止するた
めに、出力部にはＰチャンネル型ＭＯＳＦＥＴが設けら
れて、上記制御信号φｐｒによりスイッチ制御して出力
ノードをハイレベルに固定するものである。上記出力信
号Ｖｏは、特に制限されないが、ＣＭＯＳインバータ回
路を通して比較回路ＣＭＰに供給される。
【００６４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ワード線にゲートが接続され、一方のソース，
ドレインがデータ線に接続されたアドレス選択用ＭＯＳ
ＦＥＴに直列形態に接続されてた薄い絶縁膜を誘電体と
するキャパシタからなるメモリセルに対して、書き込み
動作のときには上記アドレス選択用ＭＯＳＦＥＴをオン
状態にして選択されたキャパシタに対してデータ線とキ
ャパシタの共通電極との間で通常動作時に比べて高電圧
を印加して絶縁破壊を生じしめ、読み出し動作のときに
はデータ線に与えられるプリチャージ電圧とは異なる電
圧をキャパシタの共通電極に与えてデータ線の電位変化
をセンスアンプによりセンスするようにしてプログラマ
ブルＲＯＭとして用いる。この構成により、半導体集積
回路装置においてダイナミック型メモリセルと同じサイ
ズの高集積化されたプログラマブルＲＯＭを内蔵させる
ことができるという効果が得られる。
記の通りである。すなわち、 （１） ワード線にゲートが接続され、一方のソース，
ドレインがデータ線に接続されたアドレス選択用ＭＯＳ
ＦＥＴに直列形態に接続されてた薄い絶縁膜を誘電体と
するキャパシタからなるメモリセルに対して、書き込み
動作のときには上記アドレス選択用ＭＯＳＦＥＴをオン
状態にして選択されたキャパシタに対してデータ線とキ
ャパシタの共通電極との間で通常動作時に比べて高電圧
を印加して絶縁破壊を生じしめ、読み出し動作のときに
はデータ線に与えられるプリチャージ電圧とは異なる電
圧をキャパシタの共通電極に与えてデータ線の電位変化
をセンスアンプによりセンスするようにしてプログラマ
ブルＲＯＭとして用いる。この構成により、半導体集積
回路装置においてダイナミック型メモリセルと同じサイ
ズの高集積化されたプログラマブルＲＯＭを内蔵させる
ことができるという効果が得られる。
【００６５】（２） 上記（１）のプログラマブルＲＯ
ＭをＸ系のアドレスによりアクセスが行われて欠陥セル
が存在するＹ系アドレス信号が電気的に書き込まれるＲ
ＯＭとして用い、ダイナミック型ＲＡＭのＸ系選択回路
に隣接して正規回路のメモリアレイ上に上記プログラマ
ブルＲＯＭを配置することにより、大幅な回路の簡素化
を図りつつ、かかるプログラマブルＲＯＭの読み出し信
号とＹ系のアドレス信号とを比較して、一致したときＹ
系の正規回路に代えてＹ系の冗長回路を選択させること
により、ビット単位でのランダム欠陥を効率よく救済す
ることができるという効果が得られる。
ＭをＸ系のアドレスによりアクセスが行われて欠陥セル
が存在するＹ系アドレス信号が電気的に書き込まれるＲ
ＯＭとして用い、ダイナミック型ＲＡＭのＸ系選択回路
に隣接して正規回路のメモリアレイ上に上記プログラマ
ブルＲＯＭを配置することにより、大幅な回路の簡素化
を図りつつ、かかるプログラマブルＲＯＭの読み出し信
号とＹ系のアドレス信号とを比較して、一致したときＹ
系の正規回路に代えてＹ系の冗長回路を選択させること
により、ビット単位でのランダム欠陥を効率よく救済す
ることができるという効果が得られる。
【００６６】（３） Ｘ系アドレス信号とＹ系のアドレ
ス信号とが時系列的に入力されるダイナミック型ＲＡＭ
においては、上記（２）によりＸ系のアドレス信号とＹ
系のアドレス信号の入力時間差を利用して、正規回路か
ら冗長回路への切り換えが行われるから動作の高速化を
図ることができるという効果が得られる。
ス信号とが時系列的に入力されるダイナミック型ＲＡＭ
においては、上記（２）によりＸ系のアドレス信号とＹ
系のアドレス信号の入力時間差を利用して、正規回路か
ら冗長回路への切り換えが行われるから動作の高速化を
図ることができるという効果が得られる。
【００６７】（４） 上記プログラマブルＲＯＭを構成
するメモリセルの共通電極は、書き込み動作のときには
ワード線の選択レベルと同じ電圧とされ、書き込みが行
われるデータ線は回路の接地電位にされるものであり、
読み出し動作のときには動作電圧の１／２に設定される
とともに、データ線には動作電圧に対応されたプリチャ
ージ電圧が与えられるものとすることにより、ダイナミ
ック型ＲＡＭに用いられる同じ電圧をそのまま利用でき
るから特別な電源回路が不要となり、ダイナミック型Ｒ
ＡＭとの整合性を良くすることができるという効果が得
られる。
するメモリセルの共通電極は、書き込み動作のときには
ワード線の選択レベルと同じ電圧とされ、書き込みが行
われるデータ線は回路の接地電位にされるものであり、
読み出し動作のときには動作電圧の１／２に設定される
とともに、データ線には動作電圧に対応されたプリチャ
ージ電圧が与えられるものとすることにより、ダイナミ
ック型ＲＡＭに用いられる同じ電圧をそのまま利用でき
るから特別な電源回路が不要となり、ダイナミック型Ｒ
ＡＭとの整合性を良くすることができるという効果が得
られる。
【００６８】（５） 上記プログラマブルＲＯＭによ
り、ダイナミック型ＲＡＭと同じアドレス及び制御用の
入力インターフェイス部と、複数からなるダイナミック
型ＲＡＭにより構成されるメモリ装置のデータバスに対
応した入出力インターフェイス部と、ダイナミック型Ｒ
ＡＭの実質的なチップアドレスとＸ系の不良アドレスと
が書き込まれるＲＯＭと、上記入力インターフェイス部
により取り込まれたＸアドレス信号と上記ＲＯＭに記憶
された不良アドレスとの比較一致信号によりワード線が
選択され、上記入力インターフェイス部により取り込ま
れたＹアドレス信号によりカラム選択が行われる冗長救
済用ＲＡＭ部と、かかる冗長用ＲＡＭ部のデータ入出力
バスを、不良のチップアドレスに対応した入出力回路と
接続させる選択部と、不良とされたダイナミック型ＲＡ
Ｍに対応したデータバスに接続される入出力回路を選択
的に活性化させるデータ入出力部と、上記不良とされた
ダイナミック型ＲＡＭの出力端子を読み出し動作のとき
にハイインピーダンス状態にさせる制御信号を出力させ
るマスク部とを備えてなる欠陥救済用半導体集積回路装
置における上記ＲＯＭとして用いることにより、メモリ
モジュール上での欠陥救済を効率よく行うことができる
という効果が得られる。
り、ダイナミック型ＲＡＭと同じアドレス及び制御用の
入力インターフェイス部と、複数からなるダイナミック
型ＲＡＭにより構成されるメモリ装置のデータバスに対
応した入出力インターフェイス部と、ダイナミック型Ｒ
ＡＭの実質的なチップアドレスとＸ系の不良アドレスと
が書き込まれるＲＯＭと、上記入力インターフェイス部
により取り込まれたＸアドレス信号と上記ＲＯＭに記憶
された不良アドレスとの比較一致信号によりワード線が
選択され、上記入力インターフェイス部により取り込ま
れたＹアドレス信号によりカラム選択が行われる冗長救
済用ＲＡＭ部と、かかる冗長用ＲＡＭ部のデータ入出力
バスを、不良のチップアドレスに対応した入出力回路と
接続させる選択部と、不良とされたダイナミック型ＲＡ
Ｍに対応したデータバスに接続される入出力回路を選択
的に活性化させるデータ入出力部と、上記不良とされた
ダイナミック型ＲＡＭの出力端子を読み出し動作のとき
にハイインピーダンス状態にさせる制御信号を出力させ
るマスク部とを備えてなる欠陥救済用半導体集積回路装
置における上記ＲＯＭとして用いることにより、メモリ
モジュール上での欠陥救済を効率よく行うことができる
という効果が得られる。
【００６９】（６） 消去可能にされた不揮発性メモリ
セルがマトリックス配置されてなる正規アレイとＹ系の
冗長アレイを含む不揮発性記憶回路と、上記不揮発性記
憶回路のメモリアレイと同じワード線に上記不揮発性メ
モリセルと同じ半導体構造にされたメモリセルが消去不
能状態にされて設けられ、上記正規アレイにおける欠陥
セルが存在するＹ系アドレス信号が書き込まれるＲＯＭ
部と、かかるＲＯＭ部からの読み出し信号と上記不揮発
性記憶回路のＹ系のアドレス信号とを比較する比較回路
と、かかる比較回路の比較一致出力により正規アレイに
代えてＹ系の冗長アレイを選択する切り替え回路とによ
り、ビット単位での欠陥救済が可能な不揮発性記憶装置
を得ることができるという効果が得られる。
セルがマトリックス配置されてなる正規アレイとＹ系の
冗長アレイを含む不揮発性記憶回路と、上記不揮発性記
憶回路のメモリアレイと同じワード線に上記不揮発性メ
モリセルと同じ半導体構造にされたメモリセルが消去不
能状態にされて設けられ、上記正規アレイにおける欠陥
セルが存在するＹ系アドレス信号が書き込まれるＲＯＭ
部と、かかるＲＯＭ部からの読み出し信号と上記不揮発
性記憶回路のＹ系のアドレス信号とを比較する比較回路
と、かかる比較回路の比較一致出力により正規アレイに
代えてＹ系の冗長アレイを選択する切り替え回路とによ
り、ビット単位での欠陥救済が可能な不揮発性記憶装置
を得ることができるという効果が得られる。
【００７０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、プロ
グラマブルＲＯＭとして用いられるメモリセルのプレー
ト電極は、ダイナミック型ＲＡＭのプレート電極と分離
して形成するようにし、読み出し動作のときにはハーフ
ＶＣＣの他に回路の接地電位等にして、データ線のプリ
チャージ電圧との差を大きくするようにしてもよい。こ
のようにすれば、読み出しレベルが大きくなり、基準電
圧Ｖｒｅｆとのマージンが大きくできる。センスアンプ
としては図１２のような高感度のもの他、入力信号レベ
ルに対応して図１２のシングルエンドの差動増幅回路を
１個で構成してもよい。また、ダイナミック型ＲＡＭに
用いられるようなセンスアンプを用いるものであっても
よい。この場合、ダミーセルを用いて基準電圧を形成す
るようにしてもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、プロ
グラマブルＲＯＭとして用いられるメモリセルのプレー
ト電極は、ダイナミック型ＲＡＭのプレート電極と分離
して形成するようにし、読み出し動作のときにはハーフ
ＶＣＣの他に回路の接地電位等にして、データ線のプリ
チャージ電圧との差を大きくするようにしてもよい。こ
のようにすれば、読み出しレベルが大きくなり、基準電
圧Ｖｒｅｆとのマージンが大きくできる。センスアンプ
としては図１２のような高感度のもの他、入力信号レベ
ルに対応して図１２のシングルエンドの差動増幅回路を
１個で構成してもよい。また、ダイナミック型ＲＡＭに
用いられるようなセンスアンプを用いるものであっても
よい。この場合、ダミーセルを用いて基準電圧を形成す
るようにしてもよい。
【００７１】欠陥救済の対象であるダイナミック型ＲＡ
Ｍは、メモリセルとしてダイナミック型メモリセルを用
いるものをいい、入出力インターフェイスをスタティッ
ク型ＲＡＭと互換性を持たせたような擬似スタティック
型ＲＡＭと呼ばれるようなものや、入出力部にシリアル
入出力機能を持たせた画像処理用等の特定用途に向けら
れるものも含むものであることはいうまでもない。
Ｍは、メモリセルとしてダイナミック型メモリセルを用
いるものをいい、入出力インターフェイスをスタティッ
ク型ＲＡＭと互換性を持たせたような擬似スタティック
型ＲＡＭと呼ばれるようなものや、入出力部にシリアル
入出力機能を持たせた画像処理用等の特定用途に向けら
れるものも含むものであることはいうまでもない。
【００７２】この発明に係るダイナミック型メモリセル
と同じ構造を持つメモリセルを用いたプログラマブルＲ
ＯＭは、前記のようにダイナミック型ＲＡＭに搭載さ
れ、あるいはダイナミック型ＲＡＭの欠陥救済用半導体
集積回路装置に搭載されて、かかるダイナミック型ＲＡ
Ｍの欠陥救済に用いられるものの他、半導体集積回路装
置に内蔵されるプロクラマブルＲＯＭに広く利用できる
ものである。
と同じ構造を持つメモリセルを用いたプログラマブルＲ
ＯＭは、前記のようにダイナミック型ＲＡＭに搭載さ
れ、あるいはダイナミック型ＲＡＭの欠陥救済用半導体
集積回路装置に搭載されて、かかるダイナミック型ＲＡ
Ｍの欠陥救済に用いられるものの他、半導体集積回路装
置に内蔵されるプロクラマブルＲＯＭに広く利用できる
ものである。
【００７３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れ、一方のソース，ドレインがデータ線に接続されたア
ドレス選択用ＭＯＳＦＥＴに直列形態に接続されてた薄
い絶縁膜を誘電体とするキャパシタからなるメモリセル
に対して、書き込み動作のときには上記アドレス選択用
ＭＯＳＦＥＴをオン状態にして選択されたキャパシタに
対してデータ線とキャパシタの共通電極との間で通常動
作時に比べて高電圧を印加して絶縁破壊を生じしめ、読
み出し動作のときにはデータ線に与えられるプリチャー
ジ電圧とは異なる電圧をキャパシタの共通電極に与えて
データ線の電位変化をセンスアンプによりセンスするよ
うにしてプログラマブルＲＯＭとして用いる。この構成
により、半導体集積回路装置においてダイナミック型メ
モリセルと同じサイズの高集積化されたプログラマブル
ＲＯＭを内蔵させることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線にゲートが接続さ
れ、一方のソース，ドレインがデータ線に接続されたア
ドレス選択用ＭＯＳＦＥＴに直列形態に接続されてた薄
い絶縁膜を誘電体とするキャパシタからなるメモリセル
に対して、書き込み動作のときには上記アドレス選択用
ＭＯＳＦＥＴをオン状態にして選択されたキャパシタに
対してデータ線とキャパシタの共通電極との間で通常動
作時に比べて高電圧を印加して絶縁破壊を生じしめ、読
み出し動作のときにはデータ線に与えられるプリチャー
ジ電圧とは異なる電圧をキャパシタの共通電極に与えて
データ線の電位変化をセンスアンプによりセンスするよ
うにしてプログラマブルＲＯＭとして用いる。この構成
により、半導体集積回路装置においてダイナミック型メ
モリセルと同じサイズの高集積化されたプログラマブル
ＲＯＭを内蔵させることができる。
【００７４】上記のプログラマブルＲＯＭをＸ系のアド
レスによりアクセスが行われて欠陥セルが存在するＹ系
アドレス信号が電気的に書き込まれるＲＯＭとして用
い、ダイナミック型ＲＡＭのＸ系選択回路に隣接して正
規回路のメモリアレイ上に上記プログラマブルＲＯＭを
配置することにより、大幅な回路の簡素化を図りつつ、
かかるプログラマブルＲＯＭの読み出し信号とＹ系のア
ドレス信号とを比較して、一致したときＹ系の正規回路
に代えてＹ系の冗長回路を選択させることにより、ビッ
ト単位でのランダム欠陥を効率よく救済することができ
る。
レスによりアクセスが行われて欠陥セルが存在するＹ系
アドレス信号が電気的に書き込まれるＲＯＭとして用
い、ダイナミック型ＲＡＭのＸ系選択回路に隣接して正
規回路のメモリアレイ上に上記プログラマブルＲＯＭを
配置することにより、大幅な回路の簡素化を図りつつ、
かかるプログラマブルＲＯＭの読み出し信号とＹ系のア
ドレス信号とを比較して、一致したときＹ系の正規回路
に代えてＹ系の冗長回路を選択させることにより、ビッ
ト単位でのランダム欠陥を効率よく救済することができ
る。
【００７５】Ｘ系アドレス信号とＹ系のアドレス信号と
が時系列的に入力されるダイナミック型ＲＡＭにおいて
は、上記によりＸ系のアドレス信号とＹ系のアドレス信
号の入力時間差を利用して、正規回路から冗長回路への
切り換えが行われるから動作の高速化を図ることができ
る。
が時系列的に入力されるダイナミック型ＲＡＭにおいて
は、上記によりＸ系のアドレス信号とＹ系のアドレス信
号の入力時間差を利用して、正規回路から冗長回路への
切り換えが行われるから動作の高速化を図ることができ
る。
【００７６】上記プログラマブルＲＯＭを構成するメモ
リセルの共通電極は、書き込み動作のときにはワード線
の選択レベルと同じ電圧とされ、書き込みが行われるデ
ータ線は回路の接地電位にされるものであり、読み出し
動作のときには動作電圧の１／２に設定されるととも
に、データ線には動作電圧に対応されたプリチャージ電
圧が与えられるものとすることにより、ダイナミック型
ＲＡＭに用いられる同じ電圧をそのまま利用できるから
特別な電源回路が不要となり、ダイナミック型ＲＡＭと
の整合性を良くすることができる。
リセルの共通電極は、書き込み動作のときにはワード線
の選択レベルと同じ電圧とされ、書き込みが行われるデ
ータ線は回路の接地電位にされるものであり、読み出し
動作のときには動作電圧の１／２に設定されるととも
に、データ線には動作電圧に対応されたプリチャージ電
圧が与えられるものとすることにより、ダイナミック型
ＲＡＭに用いられる同じ電圧をそのまま利用できるから
特別な電源回路が不要となり、ダイナミック型ＲＡＭと
の整合性を良くすることができる。
【００７７】上記プログラマブルＲＯＭにより、ダイナ
ミック型ＲＡＭと同じアドレス及び制御用の入力インタ
ーフェイス部と、複数からなるダイナミック型ＲＡＭに
より構成されるメモリ装置のデータバスに対応した入出
力インターフェイス部と、ダイナミック型ＲＡＭの実質
的なチップアドレスとＸ系の不良アドレスとが書き込ま
れるＲＯＭと、上記入力インターフェイス部により取り
込まれたＸアドレス信号と上記ＲＯＭに記憶された不良
アドレスとの比較一致信号によりワード線が選択され、
上記入力インターフェイス部により取り込まれたＹアド
レス信号によりカラム選択が行われる冗長救済用ＲＡＭ
部と、かかる冗長用ＲＡＭ部のデータ入出力バスを、不
良のチップアドレスに対応した入出力回路と接続させる
選択部と、不良とされたダイナミック型ＲＡＭに対応し
たデータバスに接続される入出力回路を選択的に活性化
させるデータ入出力部と、上記不良とされたダイナミッ
ク型ＲＡＭの出力端子を読み出し動作のときにハイイン
ピーダンス状態にさせる制御信号を出力させるマスク部
とを備えてなる欠陥救済用半導体集積回路装置における
上記ＲＯＭとして用いることにより、メモリモジュール
上での欠陥救済を効率よく行うことができる。
ミック型ＲＡＭと同じアドレス及び制御用の入力インタ
ーフェイス部と、複数からなるダイナミック型ＲＡＭに
より構成されるメモリ装置のデータバスに対応した入出
力インターフェイス部と、ダイナミック型ＲＡＭの実質
的なチップアドレスとＸ系の不良アドレスとが書き込ま
れるＲＯＭと、上記入力インターフェイス部により取り
込まれたＸアドレス信号と上記ＲＯＭに記憶された不良
アドレスとの比較一致信号によりワード線が選択され、
上記入力インターフェイス部により取り込まれたＹアド
レス信号によりカラム選択が行われる冗長救済用ＲＡＭ
部と、かかる冗長用ＲＡＭ部のデータ入出力バスを、不
良のチップアドレスに対応した入出力回路と接続させる
選択部と、不良とされたダイナミック型ＲＡＭに対応し
たデータバスに接続される入出力回路を選択的に活性化
させるデータ入出力部と、上記不良とされたダイナミッ
ク型ＲＡＭの出力端子を読み出し動作のときにハイイン
ピーダンス状態にさせる制御信号を出力させるマスク部
とを備えてなる欠陥救済用半導体集積回路装置における
上記ＲＯＭとして用いることにより、メモリモジュール
上での欠陥救済を効率よく行うことができる。
【００７８】消去可能にされた不揮発性メモリセルがマ
トリックス配置されてなる正規アレイとＹ系の冗長アレ
イを含む不揮発性記憶回路と、上記不揮発性記憶回路の
メモリアレイと同じワード線に上記不揮発性メモリセル
と同じ半導体構造にされたメモリセルが消去不能状態に
されて設けられ、上記正規アレイにおける欠陥セルが存
在するＹ系アドレス信号が書き込まれるＲＯＭ部と、か
かるＲＯＭ部からの読み出し信号と上記不揮発性記憶回
路のＹ系のアドレス信号とを比較する比較回路と、かか
る比較回路の比較一致出力により正規アレイに代えてＹ
系の冗長アレイを選択する切り替え回路とにより、ビッ
ト単位での欠陥救済が可能な不揮発性記憶装置を得るこ
とができる。
トリックス配置されてなる正規アレイとＹ系の冗長アレ
イを含む不揮発性記憶回路と、上記不揮発性記憶回路の
メモリアレイと同じワード線に上記不揮発性メモリセル
と同じ半導体構造にされたメモリセルが消去不能状態に
されて設けられ、上記正規アレイにおける欠陥セルが存
在するＹ系アドレス信号が書き込まれるＲＯＭ部と、か
かるＲＯＭ部からの読み出し信号と上記不揮発性記憶回
路のＹ系のアドレス信号とを比較する比較回路と、かか
る比較回路の比較一致出力により正規アレイに代えてＹ
系の冗長アレイを選択する切り替え回路とにより、ビッ
ト単位での欠陥救済が可能な不揮発性記憶装置を得るこ
とができる。
【図１】この発明に係るプログラマブルＲＯＭを用いて
ランダム欠陥救済が行われるダイナミック型ＲＡＭの一
実施例を示す要部ブロック図である。
ランダム欠陥救済が行われるダイナミック型ＲＡＭの一
実施例を示す要部ブロック図である。
【図２】この発明に係るプログラマブルＲＯＭを用いて
ランダム欠陥救済が行われるダイナミック型ＲＡＭの他
の一実施例を示す要部ブロック図である。
ランダム欠陥救済が行われるダイナミック型ＲＡＭの他
の一実施例を示す要部ブロック図である。
【図３】上記ダイナミック型ＲＡＭとプログラマブルＲ
ＯＭのメモリアレイの一実施例を示す概略回路図であ
る。
ＯＭのメモリアレイの一実施例を示す概略回路図であ
る。
【図４】上記プログラマブルＲＯＭのメモリセルに対す
る書き込み動作と読み出し動作の一実施例を示す説明図
である。
る書き込み動作と読み出し動作の一実施例を示す説明図
である。
【図５】上記プログラマブルＲＯＭの書き込み動作の一
例を説明するための構成図である。
例を説明するための構成図である。
【図６】上記ダイナミック型ＲＡＭ及びプログラマブル
ＲＯＭのメモリセルの一実施例を示す概略断面図であ
る。
ＲＯＭのメモリセルの一実施例を示す概略断面図であ
る。
【図７】上記メモリセルの一実施例を示す概略レイアウ
ト図である。
ト図である。
【図８】この発明をＥＰＲＯＭの欠陥救済に適用した場
合の一実施例を示す回路図である。
合の一実施例を示す回路図である。
【図９】この発明が適用された半導体記憶装置を用いた
パーソナルコンピュータシステムの一実施例を示す構成
図である。
パーソナルコンピュータシステムの一実施例を示す構成
図である。
【図１０】この発明に係るプログラマブルＲＯＭが用い
られた欠陥救済用ＬＳＩの一実施例を示すブロック図で
ある。
られた欠陥救済用ＬＳＩの一実施例を示すブロック図で
ある。
【図１１】上記欠陥救済用ＬＳＩを搭載したメモリ装置
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図１２】この発明に係るプログラマブルＲＯＭの読み
出し動作に用いられるセンスアンプの一実施例を示す回
路図である。
出し動作に用いられるセンスアンプの一実施例を示す回
路図である。
Ｘ−ＡＢ…Ｘアドレスバッファ、Ｘ−ＤＥＣ…Ｘデコー
ダ回路、ＷＤ…ワードドライバ、Ｙ−ＡＢ…Ｙアドレス
バッファ、Ｙ−ＤＥＣ…Ｙデコーダ回路、Ｒ−ＹＤＥＣ
…冗長用選択回路、ＳＥＬＥＣＴ，ＳＥＬＥＣＴ１，２
…セレクタ、ＣＭＰ…コンパレータ、ＰＲＯＧＲＡＭ…
書き込み回路、ＳＡ１，ＳＡ２…センスアンプ、Ｒ−Ａ
ＲＹ１…第１の冗長回路、Ｒ−ＡＲＹ２…第２の冗長回
路、ＲＯＭ−ＡＲＹ…プログラマブルＲＯＭ、Ｉ／Ｏ…
入出力回路、ＣＰＵ…中央処理装置、ＤＰ…ディスプレ
イ、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フラ
ッピーディスク、ｆｉｌｅ Ｍ…ファイルメモリ、ＫＢ
…キーボード、ＫＢＤＣ…キーボードコントローラ、Ｈ
ＤＤ…ハードディスクドライブ。
ダ回路、ＷＤ…ワードドライバ、Ｙ−ＡＢ…Ｙアドレス
バッファ、Ｙ−ＤＥＣ…Ｙデコーダ回路、Ｒ−ＹＤＥＣ
…冗長用選択回路、ＳＥＬＥＣＴ，ＳＥＬＥＣＴ１，２
…セレクタ、ＣＭＰ…コンパレータ、ＰＲＯＧＲＡＭ…
書き込み回路、ＳＡ１，ＳＡ２…センスアンプ、Ｒ−Ａ
ＲＹ１…第１の冗長回路、Ｒ−ＡＲＹ２…第２の冗長回
路、ＲＯＭ−ＡＲＹ…プログラマブルＲＯＭ、Ｉ／Ｏ…
入出力回路、ＣＰＵ…中央処理装置、ＤＰ…ディスプレ
イ、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フラ
ッピーディスク、ｆｉｌｅ Ｍ…ファイルメモリ、ＫＢ
…キーボード、ＫＢＤＣ…キーボードコントローラ、Ｈ
ＤＤ…ハードディスクドライブ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8246 27/112 27/108 21/8242 // Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 27/10 ４３３ 7735−4Ｍ ６９１ 21/82 Ｒ (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 ワード線にゲートが接続され、一方のソ
ース，ドレインがデータ線に接続されたアドレス選択用
ＭＯＳＦＥＴと、かかるＭＯＳＦＥＴに直列形態に接続
されてた薄い絶縁膜を誘電体とするキャパシタとからな
る複数からなるメモリセルを備え、書き込み動作のとき
には上記アドレス選択用ＭＯＳＦＥＴをオン状態にして
選択されたキャパシタに対してデータ線とキャパシタの
共通電極との間で通常動作時に比べて高電圧を印加して
絶縁破壊を生じしめ、読み出し動作のときにはデータ線
に与えられるプリチャージ電圧とは異なる電圧をキャパ
シタの共通電極に与えてデータ線の電位変化をセンスア
ンプによりセンスするようにしたプログラマブルＲＯＭ
を備えてなることを特徴とする半導体集積回路装置。 - 【請求項２】 上記プログラマブルＲＯＭは、同じ半導
体基板上に形成されてなるダイナミック型ＲＡＭのＸ系
のアドレス信号によりアクセスが行われて欠陥セルが存
在するＹ系アドレス信号が書き込まれるものであり、か
かるプログラマブルＲＯＭの読み出し信号と上記ダイナ
ミック型ＲＡＭのＹ系のアドレス信号とが比較回路によ
り比較され、その比較一致出力によりダイナミック型Ｒ
ＡＭにおけるＹ系の正規回路に代えてＹ系の冗長回路を
選択するために用いられるものであることを特徴とする
請求項１の半導体集積回路装置。 - 【請求項３】 上記プログラマブルＲＯＭのメモリセル
は、上記ダイナミック型ＲＡＭのメモリセルと同じ構造
とされるとともに、ダイナミック型ＲＡＭのＸ系のアド
レス選択回路により選択されるワード線に共通に接続さ
れるものであることを特徴とする請求項２の半導体集積
回路装置。 - 【請求項４】 上記プログラマブルＲＯＭを構成するメ
モリセルの共通電極は、書き込み動作のときにはワード
線の選択レベルと同じ電圧とされ、書き込みが行われる
データ線は回路の接地電位にされるものであり、読み出
し動作のときには共通電極は動作電圧の１／２に設定さ
れるとともに、データ線には動作電圧に対応されたプリ
チャージ電圧が与えられるものであることを特徴とする
請求項１、請求項２又は請求項３の半導体集積回路装
置。 - 【請求項５】 上記プログラマブルＲＯＭは、ダイナミ
ック型ＲＡＭと同じアドレス及び制御用の入力インター
フェイス部と、複数からなるダイナミック型ＲＡＭによ
り構成されるメモリ装置のデータバスに対応した入出力
インターフェイス部と、ダイナミック型ＲＡＭの実質的
なチップアドレスとＸ系の不良アドレスとが書き込まれ
るＲＯＭと、上記入力インターフェイス部により取り込
まれたＸアドレス信号と上記ＲＯＭに記憶された不良ア
ドレスとの比較一致信号によりワード線が選択され、上
記入力インターフェイス部により取り込まれたＹアドレ
ス信号によりカラム選択が行われる冗長救済用ＲＡＭ部
と、かかる冗長用ＲＡＭ部のデータ入出力バスを、不良
のチップアドレスに対応した入出力回路と接続させる選
択部と、不良とされたダイナミック型ＲＡＭに対応した
データバスに接続される入出力回路を選択的に活性化さ
せるデータ入出力部と、上記不良とされたダイナミック
型ＲＡＭの出力端子を読み出し動作のときにハイインピ
ーダンス状態にさせる制御信号を出力させるマスク部と
を備えてなる欠陥救済用半導体集積回路装置における上
記ＲＯＭとして用いられるものであることを特徴とする
請求項１の半導体集積回路装置。 - 【請求項６】 消去可能にされた不揮発性メモリセルが
マトリックス配置されてなる正規アレイとＹ系の冗長ア
レイを含む不揮発性記憶回路と、上記不揮発性記憶回路
のメモリアレイと同じワード線に上記不揮発性メモリセ
ルと同じ半導体構造にされたメモリセルが消去不能状態
にされて設けられ、上記正規アレイにおける欠陥セルが
存在するＹ系アドレス信号が書き込まれるＲＯＭ部と、
かかるＲＯＭ部からの読み出し信号と上記不揮発性記憶
回路のＹ系のアドレス信号とを比較する比較回路と、か
かる比較回路の比較一致出力により正規アレイに代えて
Ｙ系の冗長アレイを選択する切り替え回路とを備えてな
ることを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24326194A JPH0883497A (ja) | 1994-09-12 | 1994-09-12 | 半導体集積回路装置 |
| KR1019950029141A KR100351000B1 (ko) | 1994-09-12 | 1995-09-06 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24326194A JPH0883497A (ja) | 1994-09-12 | 1994-09-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883497A true JPH0883497A (ja) | 1996-03-26 |
Family
ID=17101243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24326194A Pending JPH0883497A (ja) | 1994-09-12 | 1994-09-12 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0883497A (ja) |
| KR (1) | KR100351000B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421285B2 (en) | 2000-07-19 | 2002-07-16 | Fujitsu Limited | Semiconductor storage device using redundancy method |
| US6496428B2 (en) | 2001-01-19 | 2002-12-17 | Fujitsu Limited | Semiconductor memory |
| US7385863B2 (en) | 2003-12-11 | 2008-06-10 | Sony Corporation | Semiconductor memory device |
| JP2009515289A (ja) * | 2005-11-08 | 2009-04-09 | サンディスク コーポレイション | 再対象化可能なメモリセル冗長性を備えたメモリ |
| JP2024526464A (ja) * | 2022-06-24 | 2024-07-19 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造及びその製造方法、メモリ及びその動作方法 |
-
1994
- 1994-09-12 JP JP24326194A patent/JPH0883497A/ja active Pending
-
1995
- 1995-09-06 KR KR1019950029141A patent/KR100351000B1/ko not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421285B2 (en) | 2000-07-19 | 2002-07-16 | Fujitsu Limited | Semiconductor storage device using redundancy method |
| US6496428B2 (en) | 2001-01-19 | 2002-12-17 | Fujitsu Limited | Semiconductor memory |
| US7385863B2 (en) | 2003-12-11 | 2008-06-10 | Sony Corporation | Semiconductor memory device |
| JP2009515289A (ja) * | 2005-11-08 | 2009-04-09 | サンディスク コーポレイション | 再対象化可能なメモリセル冗長性を備えたメモリ |
| JP2024526464A (ja) * | 2022-06-24 | 2024-07-19 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造及びその製造方法、メモリ及びその動作方法 |
| US12349342B2 (en) | 2022-06-24 | 2025-07-01 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing same, memory and operation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100351000B1 (ko) | 2003-01-15 |
| KR960012494A (ko) | 1996-04-20 |
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