JPH0333966A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0333966A JPH0333966A JP16894389A JP16894389A JPH0333966A JP H0333966 A JPH0333966 A JP H0333966A JP 16894389 A JP16894389 A JP 16894389A JP 16894389 A JP16894389 A JP 16894389A JP H0333966 A JPH0333966 A JP H0333966A
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- 230000015654 memory Effects 0.000 title claims abstract description 60
- 239000013256 coordination polymer Substances 0.000 claims 3
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重ＣＰＵ （中央処理装置）による分散処
理システムにおけるメモリ制御回路に利用され、特に、
各ＣＰＵ間の情報交換が共有メモリを介して行われる場
合のメモリ制御回路に関する。
理システムにおけるメモリ制御回路に利用され、特に、
各ＣＰＵ間の情報交換が共有メモリを介して行われる場
合のメモリ制御回路に関する。
本発明は、複数のＣＰＵが共有メモリを用いて情報交換
を行う制御手段を備えたメモリ制御回路において、 複数のＣＰＵのアクセス競合時に、前記ＣＰＵが一回の
アクセスに要する時間内に、前記共有メモリへのアクセ
ス信号を短縮した短縮アクセス信号を２回以上生成し、
優先順に競合した各ＣＰＵに割り当て、データの読み出
しおよび書込みが行えるようにすることにより、 分散処理システム構成の自由度を増すとともにスループ
ットの向上を図ったものである。
を行う制御手段を備えたメモリ制御回路において、 複数のＣＰＵのアクセス競合時に、前記ＣＰＵが一回の
アクセスに要する時間内に、前記共有メモリへのアクセ
ス信号を短縮した短縮アクセス信号を２回以上生成し、
優先順に競合した各ＣＰＵに割り当て、データの読み出
しおよび書込みが行えるようにすることにより、 分散処理システム構成の自由度を増すとともにスループ
ットの向上を図ったものである。
従来、この種のメモリ制御回路は、複数のＣＰＵの共有
メモリアクセス競合時に、バス調停回路がある一つのＣ
ＰＵにのみ許可を与え、他のＣＰＵに対してはレディ信
号により待機させる方法があり、これはマルチパス（Ｉ
Ｅ Ｅ Ｅ７９６）や、ＶＭＥバス（Ｉ Ｅ Ｅ Ｅ
１０１４） に代表される。また、各ＣＰＵ間にハンド
シェーク用のＩ１０ポートを設け、アクセスの可否をソ
フトウェアにより操作する方法がある。
メモリアクセス競合時に、バス調停回路がある一つのＣ
ＰＵにのみ許可を与え、他のＣＰＵに対してはレディ信
号により待機させる方法があり、これはマルチパス（Ｉ
Ｅ Ｅ Ｅ７９６）や、ＶＭＥバス（Ｉ Ｅ Ｅ Ｅ
１０１４） に代表される。また、各ＣＰＵ間にハンド
シェーク用のＩ１０ポートを設け、アクセスの可否をソ
フトウェアにより操作する方法がある。
第４図はバス調停回路を用いた従来のバス制御回路の一
例を示すブロック構成図、および第５図はその動作を示
すタイミングチャートで、ＣＰＵ（Ａ〉 １とＣＰＵ
（Ｂ）２とが共有メモリ３を介して情報交換を行う場合
を示す。
例を示すブロック構成図、および第５図はその動作を示
すタイミングチャートで、ＣＰＵ（Ａ〉 １とＣＰＵ
（Ｂ）２とが共有メモリ３を介して情報交換を行う場合
を示す。
第４図において、５−１．５−２．６−１および６−２
はバッファ回路、７−１および７−２はデコーダ、１０
−■および１０−２はバス調停制御回路、１１は優先度
制御回路、および１２はデコーダである。
はバッファ回路、７−１および７−２はデコーダ、１０
−■および１０−２はバス調停制御回路、１１は優先度
制御回路、および１２はデコーダである。
ＣＰＵ （Ａ） １からのチップセレクト信号２３
１と、ＣＰＵ （Ｂ）２からのチップセレクト信号２３
−２とが第５図に示すように重なったアクセス競合時に
は、バス調停制御回路１０−１および１０２はバス調停
を行い、この場合ＣＰＵ （Ａ）ｌを曖先する調停信号
３６−１および３６−２を優先度制御回路１１に出力す
るとともに、チップセレクト信号２９、リード信号３０
およびライト信号３１を出力する。優先度制御回路１１
はこれによりＣＰＵ （Ｂ）２に対してレディ信号（２
）３５−２を出力しＣＰＵ （Ｂ）２を待機させる。
１と、ＣＰＵ （Ｂ）２からのチップセレクト信号２３
−２とが第５図に示すように重なったアクセス競合時に
は、バス調停制御回路１０−１および１０２はバス調停
を行い、この場合ＣＰＵ （Ａ）ｌを曖先する調停信号
３６−１および３６−２を優先度制御回路１１に出力す
るとともに、チップセレクト信号２９、リード信号３０
およびライト信号３１を出力する。優先度制御回路１１
はこれによりＣＰＵ （Ｂ）２に対してレディ信号（２
）３５−２を出力しＣＰＵ （Ｂ）２を待機させる。
前述した従来のメモリ制御回路のうち、共有メモリへの
アクセス競合時にレディ信号によりＣＰＵを待機させる
方式に関しては、前記ＣＰＵがレディ信号の端子を有す
るものに限定されるため、分散処理システム構成の自由
度が阻害される欠点がある。
アクセス競合時にレディ信号によりＣＰＵを待機させる
方式に関しては、前記ＣＰＵがレディ信号の端子を有す
るものに限定されるため、分散処理システム構成の自由
度が阻害される欠点がある。
また、レディ信号端子を有しないＣＰＵの待機方法とし
て、競合時にＣＰＵへのシステムクロックを分周して与
える方法も考えられるが、ワンチップマイクロコンピュ
ータのように、タイマや通信等の周辺デバイスを内蔵し
、かつこれらがＣＰＵのシステムクロックをもとに動作
している場合、周辺デバイスが正常に動作しない欠点が
ある。
て、競合時にＣＰＵへのシステムクロックを分周して与
える方法も考えられるが、ワンチップマイクロコンピュ
ータのように、タイマや通信等の周辺デバイスを内蔵し
、かつこれらがＣＰＵのシステムクロックをもとに動作
している場合、周辺デバイスが正常に動作しない欠点が
ある。
また、Ｉ１０ポートを利用したハンドシェーク方式では
、共有メモリのアクセス前後にアクセスの可否をソフト
ウェアにより必ず制御監視しなければならない欠点があ
る。
、共有メモリのアクセス前後にアクセスの可否をソフト
ウェアにより必ず制御監視しなければならない欠点があ
る。
これらの方法はいずれもアクセスが競合する頻度が高い
と、システム動作時間中におけるアクセス待機時間の割
合が増えスループットの低下をもたらす欠点がある。
と、システム動作時間中におけるアクセス待機時間の割
合が増えスループットの低下をもたらす欠点がある。
本発明の目的は、前記の欠点を除去することにより、分
散処理システム構成の自由度を増すとともにスループッ
トの向上を図ったメモリ制御回路を提供することにある
。
散処理システム構成の自由度を増すとともにスループッ
トの向上を図ったメモリ制御回路を提供することにある
。
本発明は、複数のＣＰＵが共有メモリを用いて情報交換
を行う制御手段を備えたメモリ制御回路において、前記
制御手段は、前記共有メモリに対して複数の前記ＣＰＵ
から同時にアクセスが行われたときのアクセス競合時に
、アクセス優先順位を決定し前記共有メモリへのチップ
セレクト信号、リード信号およびライト信号を含む所要
のアクセス信号の出力時間を短縮した短縮アクセス信号
を出力するバスサイクル生成回路と、この短縮されたバ
スサイクルにより各ＣＰＵが前記共有メモリからデータ
の読み出しを行う際、短縮リード信号により前記共有メ
モリから出力されたデータを各ＣＰＵがリードサイクル
終了時まで一時的に保持するラッチ回路と、短縮ライト
信号の間だけ動作し競合している他方のＣＰＵへのアド
レスおよびデータの干渉を防ぐためのバッファ回路とを
含むことを特徴とする特 〔作用〕 アクセス競合時、バスサイクル生成部は、競合した各Ｃ
ＰＵの優先度を例えばアクセス順により決定し、共有メ
モリに対するチップセレクト信号、リード信号およびラ
イト信号を、−ｃｐｕからの信号よりも出力時間を短縮
し、その信号の期間中に競合したＣＰＵの数に応じて二
回以上出力し競合した各ＣＰＵに割り当てる。各ＣＰＵ
は短縮されたバスサイクル時に読み出したデータは、各
ＣＰＵリードサイクル終了時まで一時的にラッチ回路に
保持し、その後データを取り込む。また書き込みの場合
は短縮されたライト信号の間だけバッファを動作させる
ことにより他ＣＰＵへのアドレスおよびデータの干渉を
防止する。
を行う制御手段を備えたメモリ制御回路において、前記
制御手段は、前記共有メモリに対して複数の前記ＣＰＵ
から同時にアクセスが行われたときのアクセス競合時に
、アクセス優先順位を決定し前記共有メモリへのチップ
セレクト信号、リード信号およびライト信号を含む所要
のアクセス信号の出力時間を短縮した短縮アクセス信号
を出力するバスサイクル生成回路と、この短縮されたバ
スサイクルにより各ＣＰＵが前記共有メモリからデータ
の読み出しを行う際、短縮リード信号により前記共有メ
モリから出力されたデータを各ＣＰＵがリードサイクル
終了時まで一時的に保持するラッチ回路と、短縮ライト
信号の間だけ動作し競合している他方のＣＰＵへのアド
レスおよびデータの干渉を防ぐためのバッファ回路とを
含むことを特徴とする特 〔作用〕 アクセス競合時、バスサイクル生成部は、競合した各Ｃ
ＰＵの優先度を例えばアクセス順により決定し、共有メ
モリに対するチップセレクト信号、リード信号およびラ
イト信号を、−ｃｐｕからの信号よりも出力時間を短縮
し、その信号の期間中に競合したＣＰＵの数に応じて二
回以上出力し競合した各ＣＰＵに割り当てる。各ＣＰＵ
は短縮されたバスサイクル時に読み出したデータは、各
ＣＰＵリードサイクル終了時まで一時的にラッチ回路に
保持し、その後データを取り込む。また書き込みの場合
は短縮されたライト信号の間だけバッファを動作させる
ことにより他ＣＰＵへのアドレスおよびデータの干渉を
防止する。
前述の動作は、共有メモリへのアクセス処理時、ＣＰＵ
がアクセスに必要とする時間に対し、多くの共有メモリ
の必要とする処理時間が短いので実現でき、特に、共有
メモリとして高速のものを用いた場合はそうである。
がアクセスに必要とする時間に対し、多くの共有メモリ
の必要とする処理時間が短いので実現でき、特に、共有
メモリとして高速のものを用いた場合はそうである。
従って、レディ信号の端子のあるＣＰＵのみに限定する
ことがなくなり、分散処理システム構成の自由度を増す
ことができる。さらに、待機時間をなくすことができ、
スループットの向上を図ることができる。
ことがなくなり、分散処理システム構成の自由度を増す
ことができる。さらに、待機時間をなくすことができ、
スループットの向上を図ることができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図で、Ｃ
ＰＵが二つの場合を示す。
ＰＵが二つの場合を示す。
本実施例は、二つのＣＰＵ （Ａ）１およびＣＰＵ （
Ｂ）２が共有メモリ３を用いて情報交換を行う制御手段
を備えたメモリ制御回路において、前記制御手段は、共
有メモリ３に対してＣＰＵ（Ａ）１およびＣＰＵ （Ｂ
）２から同時にアクセスが行われたときのアクセス競合
時に、アクセス優先順位を決定し共有メモリ３へのチッ
プセレクト信号、リード信号およびライト信号を含む所
要のアクセス信号の出力時間をＣＰＵ （Ａ）１および
ＣＰＵ （Ｂ）２からの前記アクセス信号よりも短縮し
その期間中に２回出力し、競合し、ＣＰＵ（Ａ〉 １お
よびＣＰＵ （Ｂ）２に割り当てるバスサイクル生成回
路８と、この短縮されたバスサイクルによりＣＰＵ （
Ａ）１およびＣＰＵ （Ｂ）２が共有メモリ３からデー
タの読み出しを行う際、短縮リード信号により共有メモ
リ３から出力されたデータをＣＰＵ （Ａ）１およびＣ
ＰＵ （Ｂ）２がリードサイクル終了時まで一時的に保
持するラッチ回路４−１および４−２と、短縮ライト信
号の間だけ動作し競合している他方のＣＰＵ （Ａ）１
またはＣＰＵ （Ｂ）２へのアドレスおよびデータの干
渉を防ぐためのバッファ回路５−１．５−２．６−１お
よび６−２を含む。
Ｂ）２が共有メモリ３を用いて情報交換を行う制御手段
を備えたメモリ制御回路において、前記制御手段は、共
有メモリ３に対してＣＰＵ（Ａ）１およびＣＰＵ （Ｂ
）２から同時にアクセスが行われたときのアクセス競合
時に、アクセス優先順位を決定し共有メモリ３へのチッ
プセレクト信号、リード信号およびライト信号を含む所
要のアクセス信号の出力時間をＣＰＵ （Ａ）１および
ＣＰＵ （Ｂ）２からの前記アクセス信号よりも短縮し
その期間中に２回出力し、競合し、ＣＰＵ（Ａ〉 １お
よびＣＰＵ （Ｂ）２に割り当てるバスサイクル生成回
路８と、この短縮されたバスサイクルによりＣＰＵ （
Ａ）１およびＣＰＵ （Ｂ）２が共有メモリ３からデー
タの読み出しを行う際、短縮リード信号により共有メモ
リ３から出力されたデータをＣＰＵ （Ａ）１およびＣ
ＰＵ （Ｂ）２がリードサイクル終了時まで一時的に保
持するラッチ回路４−１および４−２と、短縮ライト信
号の間だけ動作し競合している他方のＣＰＵ （Ａ）１
またはＣＰＵ （Ｂ）２へのアドレスおよびデータの干
渉を防ぐためのバッファ回路５−１．５−２．６−１お
よび６−２を含む。
さらに、デコーダ７−１および７−２、データバス２１
−１．２１−２．２６、ならびにアドレスバス２２−１
．２２−２および２７を含んでいる。
−１．２１−２．２６、ならびにアドレスバス２２−１
．２２−２および２７を含んでいる。
また、第１図において、２３−ｌおよび２３−２はチッ
プセレクト信号、２４−１および２４−２はリード信号
、２５−１および２５−２はライト信号、２９ａは短縮
チップセレクト信号、３０ａ は短縮リード信号、３１
ａは短縮ライト信号、３２−１はライト信号（１）、３
２−２はライト信号（２）、および３３はクロック信号
である。
プセレクト信号、２４−１および２４−２はリード信号
、２５−１および２５−２はライト信号、２９ａは短縮
チップセレクト信号、３０ａ は短縮リード信号、３１
ａは短縮ライト信号、３２−１はライト信号（１）、３
２−２はライト信号（２）、および３３はクロック信号
である。
本発明の特徴は、第１図において、ラッチ回路４−１お
よび４−２と、バッファ回路５−１．５−２．６−１お
よび６−２と、バスサイクル生成回路８とを設けたこと
にある。
よび４−２と、バッファ回路５−１．５−２．６−１お
よび６−２と、バスサイクル生成回路８とを設けたこと
にある。
次に、本実施例の動作について説明する。
始めに、ＣＰＵ （Ａ）１が共有メモリ３ヘリードサイ
クルを開始した直後に、ＣＰＵ （Ｂ）２がアクセスを
開始した場合を第２図に示すタイミングチャートを参照
して説明する。
クルを開始した直後に、ＣＰＵ （Ｂ）２がアクセスを
開始した場合を第２図に示すタイミングチャートを参照
して説明する。
第２図に示すように、ＣＰＵ （Ａ）１は、アドレスバ
ス２２−Ｌデータバス２１−Ｌチップセレクト信号２３
−１およびリード信号２４−１をセットし、ＣＰＵ （
Ｂ）２は、アドレスバス２２−２、データバス２１−２
、チップセレクト信号２３−２およびリード信号２４−
２をセットする。
ス２２−Ｌデータバス２１−Ｌチップセレクト信号２３
−１およびリード信号２４−１をセットし、ＣＰＵ （
Ｂ）２は、アドレスバス２２−２、データバス２１−２
、チップセレクト信号２３−２およびリード信号２４−
２をセットする。
そして、バスサイクル生成回路８は、ＣＰＵ （Ａ）１
からのチップセレクト信号２３−１を約１／３に短縮し
、リード信号２４−１を約１７４に短縮した短縮チップ
セレクト信号２９ａおよび短縮リード信号３０ａを共有
メモリ３へ与え、共有メモリ３から読み出されたデータ
バス２６上の信号を、バスサイクル生成回路８からのラ
ッチ信号（１）３２−１によりラッチ回路４−１へ保持
し−、バッファ回路６１１、：、、１１．リアドレスバ
ス２２−１を共有メモリ３から分離する。
からのチップセレクト信号２３−１を約１／３に短縮し
、リード信号２４−１を約１７４に短縮した短縮チップ
セレクト信号２９ａおよび短縮リード信号３０ａを共有
メモリ３へ与え、共有メモリ３から読み出されたデータ
バス２６上の信号を、バスサイクル生成回路８からのラ
ッチ信号（１）３２−１によりラッチ回路４−１へ保持
し−、バッファ回路６１１、：、、１１．リアドレスバ
ス２２−１を共有メモリ３から分離する。
続いて、バスサイクル生成回路８は、ＣＰＵ （Ｂ）２
からのチップセレクト信号２３−２、およびリード信号
２４−２を、ＣＰＵ （Ａ）１の場合と同様に短縮して
、短縮チップセレクト信号２９ａおよび短縮リード信号
３０ａ として共有メモリ３に対して与える。これと並
行してＣＰＵ （Ａ）ｌは、ラッチ回路４−１に保持さ
れたデータを読み込みそのリードサイクルを完了する。
からのチップセレクト信号２３−２、およびリード信号
２４−２を、ＣＰＵ （Ａ）１の場合と同様に短縮して
、短縮チップセレクト信号２９ａおよび短縮リード信号
３０ａ として共有メモリ３に対して与える。これと並
行してＣＰＵ （Ａ）ｌは、ラッチ回路４−１に保持さ
れたデータを読み込みそのリードサイクルを完了する。
引き続いて、ＣＰＵ （Ｂ）２もＣＰＵ （Ａ）１と同
様の動作を行いそのリードサイクルを完了する。
様の動作を行いそのリードサイクルを完了する。
次に、ＣＰＵ （Ａ）ｌが共有メモリ３へのライトサイ
クルを開始した直後に、ＣＰＵ （Ｂ）２から続いてア
クセスを開始した場合を、第３図に示すタイミングチャ
ートを参照して説明する。
クルを開始した直後に、ＣＰＵ （Ｂ）２から続いてア
クセスを開始した場合を、第３図に示すタイミングチャ
ートを参照して説明する。
第３図に示すように、ＣＰＵ （Ａ）１は、アドレスバ
ス２２−Ｌデータバス２１−Ｌチップセレクト信号２３
−１．およびライト信号２５−１をセットし、ＣＰＵ
（Ｂ）２は、アドレスバス２２−２、データバス２１−
２、チップセレクト信号２３−２およびライト信号２５
−２をセットする。
ス２２−Ｌデータバス２１−Ｌチップセレクト信号２３
−１．およびライト信号２５−１をセットし、ＣＰＵ
（Ｂ）２は、アドレスバス２２−２、データバス２１−
２、チップセレクト信号２３−２およびライト信号２５
−２をセットする。
そして、バスサイクル生成回路８は、ＣＰＵ （Ａ）１
からのチップセレクト信号２３−１およびライト信号２
５−１を前記リードサイクルの場合と同様に短縮し、短
縮チップセレクト信号２９ａおよび短縮ライト信号３１
ａを共有メモリ３へ与え、共有メモリ３への書き込みが
完了した後、ＣＰＵ（、へ）ｌからのデータバス２１−
１およびアドレスバス２２−１をバッファ回路５−１お
よび６−１により共有メモリ３から分離する。続いて、
バスサイクル生成回路８は、ＣＰＵ （Ｂ）２からのチ
ップセレクト信号２３−２およびライト信号２５−２を
ＣＰＵ（Ｂ）２の場合と同様に、共有メモリ３に対して
短縮して与え、これによりＣＰＵ （Ｂ）２は書き込み
を行う。
からのチップセレクト信号２３−１およびライト信号２
５−１を前記リードサイクルの場合と同様に短縮し、短
縮チップセレクト信号２９ａおよび短縮ライト信号３１
ａを共有メモリ３へ与え、共有メモリ３への書き込みが
完了した後、ＣＰＵ（、へ）ｌからのデータバス２１−
１およびアドレスバス２２−１をバッファ回路５−１お
よび６−１により共有メモリ３から分離する。続いて、
バスサイクル生成回路８は、ＣＰＵ （Ｂ）２からのチ
ップセレクト信号２３−２およびライト信号２５−２を
ＣＰＵ（Ｂ）２の場合と同様に、共有メモリ３に対して
短縮して与え、これによりＣＰＵ （Ｂ）２は書き込み
を行う。
すなわち、本実施例においては、共有メモリアクセス競
合時、ＣＰＵ （Ａ）１が一回のアクセスに要する時間
内に、共有メモリ３へのアクセス信号を二回生成し、−
回目をＣＰＵ−（Ａ）ｌに、二回目をＣＰＵ （Ｂ）２
に割り当てるようにしたものである。
合時、ＣＰＵ （Ａ）１が一回のアクセスに要する時間
内に、共有メモリ３へのアクセス信号を二回生成し、−
回目をＣＰＵ−（Ａ）ｌに、二回目をＣＰＵ （Ｂ）２
に割り当てるようにしたものである。
なお、以上の実施例においては、ＣＰＵの数を二つとし
たが、これはＣＰＵと共有メモリとのアクセス処理時間
の関係内において、三つ以上の場合も同様にして適用す
ることができる。
たが、これはＣＰＵと共有メモリとのアクセス処理時間
の関係内において、三つ以上の場合も同様にして適用す
ることができる。
以上説明したように、本発明は、共有メモリアクセス競
合時バスサイクル生成回路８ＣＰＵが１回のアクセスに
要する時間内に、共有メモリへのアクセス信号を２回以
上生成し、優先順に従って各ＣＰＵに割り当てるため、
アクセスが競合した場合にも待機する必要がない。
合時バスサイクル生成回路８ＣＰＵが１回のアクセスに
要する時間内に、共有メモリへのアクセス信号を２回以
上生成し、優先順に従って各ＣＰＵに割り当てるため、
アクセスが競合した場合にも待機する必要がない。
このため、レディ端子を有しないＣＰＵでもハンドシェ
ークによる方法を採らずに共有メモリを有する分散処理
システムに組み入れることができる効果がある。
ークによる方法を採らずに共有メモリを有する分散処理
システムに組み入れることができる効果がある。
また、待機時間が不要となるため、システムとしてのス
ループットの向上を図ることができる効果がある。
ループットの向上を図ることができる効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はそのリードサイクル時の動作を示すタイミング
チャート。 第３図はそのライトサイクル時の動作を示すタイミング
チャート。 第４図は従来例を示すブロック構成図。 第５図はその動作を示すタイミングチャート。 １・・・ＣＰＵ（Ａ）、２・・・ＣＰＵ（Ｂ）、３・・
・共有メモリ、４−１．４−２・・・ラッチ回路、５−
１．５−２．６−１，６−２・・・バッファ回路、７−
１．７−２．１２・・・デコーダ、８・・・バスサイク
ル生成回路、１０−１．１０−２・・・バス調停制御回
路、１１・・・優先度制御回路、２ｌ−Ｌ２１−２．２
６．２８・・・データバス、２２−１．２２−２．２７
・・・アドレスバス、２３−Ｌ２３−２．２９・・・チ
ップセレクト信号、２４−１．２４−２・・・リード信
号、２５−１．２５−２・・・ライト信号、２９ａ・・
・短縮チツプセレクト信号、３０・・・リード信号、３
０ａ・・・短縮リード信号、３１・・・ライト信号、３
１ａ・・・短縮ライト信号、３２−■・・・ラッチ信号
（１）３２−２・・・ラッチ信号（２）、３３・・・ク
ロック信号、３４−１．３４−２・・・ＣＰＵステータ
ス、３５−■・・・レディ信号（１）、３５−２°・・
・レディ信号（２）、３６−１．３６−２・・・調停信
号。
チャート。 第３図はそのライトサイクル時の動作を示すタイミング
チャート。 第４図は従来例を示すブロック構成図。 第５図はその動作を示すタイミングチャート。 １・・・ＣＰＵ（Ａ）、２・・・ＣＰＵ（Ｂ）、３・・
・共有メモリ、４−１．４−２・・・ラッチ回路、５−
１．５−２．６−１，６−２・・・バッファ回路、７−
１．７−２．１２・・・デコーダ、８・・・バスサイク
ル生成回路、１０−１．１０−２・・・バス調停制御回
路、１１・・・優先度制御回路、２ｌ−Ｌ２１−２．２
６．２８・・・データバス、２２−１．２２−２．２７
・・・アドレスバス、２３−Ｌ２３−２．２９・・・チ
ップセレクト信号、２４−１．２４−２・・・リード信
号、２５−１．２５−２・・・ライト信号、２９ａ・・
・短縮チツプセレクト信号、３０・・・リード信号、３
０ａ・・・短縮リード信号、３１・・・ライト信号、３
１ａ・・・短縮ライト信号、３２−■・・・ラッチ信号
（１）３２−２・・・ラッチ信号（２）、３３・・・ク
ロック信号、３４−１．３４−２・・・ＣＰＵステータ
ス、３５−■・・・レディ信号（１）、３５−２°・・
・レディ信号（２）、３６−１．３６−２・・・調停信
号。
Claims (1)
- 【特許請求の範囲】 １、複数のＣＰＵが共有メモリを用いて情報交換を行う
制御手段を備えたメモリ制御回路において、前記制御手
段は、 前記共有メモリに対して複数の前記ＣＰＵから同時にア
クセスが行われたときのアクセス競合時に、アクセス優
先順位を決定し前記共有メモリへのチップセレクト信号
、リード信号およびライト信号を含む所要のアクセス信
号の出力時間を短縮した短縮アクセス信号を出力するバ
スサイクル生成回路と、 この短縮されたバスサイクルにより各ＣＰＵが前記共有
メモリからデータの読み出しを行う際、短縮リード信号
により前記共有メモリから出力されたデータを各ＣＰＵ
がリードサイクル終了時まで一時的に保持するラッチ回
路と、 短縮ライト信号の間だけ動作し競合している他方のＣＰ
Ｕへのアドレスおよびデータの干渉を防ぐためのバッフ
ァ回路とを含む ことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16894389A JPH0333966A (ja) | 1989-06-29 | 1989-06-29 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16894389A JPH0333966A (ja) | 1989-06-29 | 1989-06-29 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333966A true JPH0333966A (ja) | 1991-02-14 |
Family
ID=15877417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16894389A Pending JPH0333966A (ja) | 1989-06-29 | 1989-06-29 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117001A (ja) * | 2006-10-31 | 2008-05-22 | Matsushita Electric Works Ltd | 共有メモリインターフェイス |
| WO2017010127A1 (ja) * | 2015-07-10 | 2017-01-19 | 株式会社東芝 | 情報処理装置、方法及びプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS61114362A (ja) * | 1984-11-09 | 1986-06-02 | Oki Electric Ind Co Ltd | 共有メモリアクセス制御方式 |
| JPS61177564A (ja) * | 1985-02-01 | 1986-08-09 | Neoroogu Denshi Kk | 共有記憶装置 |
-
1989
- 1989-06-29 JP JP16894389A patent/JPH0333966A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS61114362A (ja) * | 1984-11-09 | 1986-06-02 | Oki Electric Ind Co Ltd | 共有メモリアクセス制御方式 |
| JPS61177564A (ja) * | 1985-02-01 | 1986-08-09 | Neoroogu Denshi Kk | 共有記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117001A (ja) * | 2006-10-31 | 2008-05-22 | Matsushita Electric Works Ltd | 共有メモリインターフェイス |
| WO2017010127A1 (ja) * | 2015-07-10 | 2017-01-19 | 株式会社東芝 | 情報処理装置、方法及びプログラム |
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