JPH0816534A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 共有バスで結合された対称型マルチプロセッ
サシステムにおいて、電源投入時のシステム初期化を不
良ＣＰＵを切り離しながら残りのＣＰＵによって完了す
ると共に既定のＣＰＵ番号設定を維持することによって
既存のソフトウェアへの影響を最小限にする。 【構成】 識別子設定レジスタ２６により、正常なＣＰ
Ｕにのみ既定の順序でＣＰＵ番号を指定し、リセット制
御部２７により、不良ＣＰＵを共有バスから論理的に切
り離し、タイムアウト検出に基づいて立ち上げ処理中に
不良ＣＰＵを検出し自動的に再立ち上げを開始し、立ち
上げ処理タイムアウト時のハードウェアの異常状態を解
除し、リセットステータス入力ポート２８とリセット情
報レジスタ２６の内容に基づき任意のＣＰＵが中心とな
って立ち上げ処理を制御可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入出力処理及びプロ
グラム処理を実行する複数のプロセッサ（ＣＰＵ）を共
有バスで接続してなるマルチプロセッサシステムに関す
るもので、特に、任意のプロセッサで入出力処理及びプ
ログラム処理が実行可能な対称型マルチプロセッサシス
テムにおけるシステムの立ち上げ処理技術に関するもの
である。

【０００２】

【従来の技術】図１６は複数ＣＰＵを有する対称型マル
チプロセッサシステムとしての従来の情報処理装置を示
すブロック図である。図１６において、１は情報処理装
置、２はシステムボード、３はＣＰＵバス、４は主記憶
部、５ａ、５ｂ、５ｃ、５ｄはＣＰＵバス３から各々挿
抜可能な論理ＣＰＵ番号０ないし３の物理ＣＰＵ、６は
上記ＣＰＵバス３と周辺機器コントローラ類が接続され
るローカルバス７とのバスブリッジ、８ａないし８ｄは
それぞれＣＲＴ９、キーボード１０、フロッピーディス
ク装置１１、及び磁気ディスク装置１２の周辺機器を制
御し主記憶部４との間でデータ転送を行う周辺機器コン
トローラ、１３は電源投入時にシステムを立ち上げるた
めのプログラムを保存する初期化プログラム格納用ＲＯ
Ｍ、１４は物理ＣＰＵ５ａ〜５ｄの実装状況や周辺機器
の構成情報等を示すシステム構成情報格納用不揮発性Ｒ
ＡＭである。

【０００３】また、２２は電源投入時にシステムボード
２のハードウエアを初期化するためのパワーオンリセッ
ト信号を生成するパワーオンリセット生成部、２３はパ
ワーオンリセット生成部２２からのパワーオンリセット
信号をシステムボード２へ供給するためのパワーオンリ
セット信号線、２４ａないし２４ｄはそれぞれ各物理Ｃ
ＰＵ５ａないし５ｄに固定的に対応し各物理ＣＰＵ５ａ
ないし５ｄの論理ＣＰＵ番号を指定するための論理ＣＰ
Ｕ番号指定線である。

【０００４】次に、上記構成に係るシステム初期化処理
動作を図１７に示すフローチャートを参照して説明す
る。ここで、物理ＣＰＵ５ａは必ず実装されている必要
があり、マスタＣＰＵとして動作する。また、物理ＣＰ
Ｕ５ｂ〜５ｄは必ずしも全て実装されている必要はない
が、実装されている場合にはスレーブＣＰＵとして動作
する。

【０００５】まず、情報処理装置１に電源を投入するこ
とにより（ステップＨ１）、パワーオンリセット生成部
２２はパワーオンリセット信号線２３にパワーオンリセ
ット信号を生成し、物理ＣＰＵ５ａ〜５ｄとシステムボ
ード２上のリセット可能なハードウェアをリセットして
初期化する（ステップＨ２）。そして、上記パワーオン
リセット信号が無効になると、実装されている全ての物
理ＣＰＵ５ａ〜５ｄが起動し、初期化プログラム格納用
ＲＯＭ１３の特定アドレスから初期化プログラム実行を
開始する。開始アドレスは全ての物理ＣＰＵ０５ａ〜５
ｄで同じであり、単一の初期化プログラムによって処理
される（ステップＨ３）。上記物理ＣＰＵ５ａ〜５ｄ
は、初期化プログラム格納用ＲＯＭ１３のプログラムを
実行し、各々必要最低限の内部ハードウェアを初期化す
る。このとき、全ての物理ＣＰＵ５ａ〜５ｄは並行動作
する（ステップＨ４）。

【０００６】以下、論理ＣＰＵ番号が０である物理ＣＰ
Ｕ５ａはマスタＣＰＵ（以下、物理ＣＰＵ５ａをマスタ
ＣＰＵとも称す）として、また、実装されているその他
の論理ＣＰＵ番号が１ないし３の物理ＣＰＵ５ｂ〜５ｄ
はスレーブＣＰＵ（同様に、以下、物理ＣＰＵ５ｂ〜５
ｄをスレーブＣＰＵとも称す）として動作する。各物理
ＣＰＵ５ａ〜５ｄは、論理ＣＰＵ番号指定線２４ａ〜２
４ｄの対応する値を読み取ることによって、自分の論理
ＣＰＵ番号を認識し、自分がマスタかスレーブかを判定
する。

【０００７】マスタＣＰＵ５ａは、初期化プログラム格
納用ＲＯＭ１３のプログラムを実行することにより、マ
スタＣＰＵ５ａの内部ハードウェアとスレーブＣＰＵを
除くシステムボード２全体のハードウェアを初期化する
（ステップＨ５）。そして、上記マスタＣＰＵ５ａは、
初期化プログラム格納用ＲＯＭ１３内に存在する新しい
リセットルーチンを主記憶部４上に準備する（ステップ
Ｈ６）。このマスタＣＰＵ５ａによる上記ステップＨ５
とＨ６の処理中、スレーブＣＰＵ５ｂ〜５ｄは処理を停
止し、マスタＣＰＵ５ａからのプロセッサリセット待ち
となる（ステップＨ７）。

【０００８】上記マスタＣＰＵ５ａは、初期化プログラ
ム格納用ＲＯＭ１３内のリセットルーチンを実行し、シ
ステム構成情報格納用不揮発性ＲＡＭ１４に記憶されて
いるＣＰＵ構成情報に基づき実装されているスレーブＣ
ＰＵ５ｂ〜５ｄ全てに対し、プロセッサリセットを発行
し（ステップＨ８）、実装されている全てのスレーブＣ
ＰＵから初期化処理完了報告がくるのを待つ（ステップ
Ｈ９）。

【０００９】この間、処理を停止していたスレーブＣＰ
Ｕ５ｂ〜５ｄは、マスタＣＰＵ５ａから発行されたプロ
セッサリセットにより再起動し、上記ステップＨ６で主
記憶部４上に用意した新しい初期化プログラムの実行を
開始し（ステップＨ１０）、初期化プログラムを並行し
て実行することにより、各々のスレーブＣＰＵの内部ハ
ードウェアを初期化する（ステップＨ１１）。内部ハー
ドウェアの初期化を完了したスレーブＣＰＵ５ｂ〜５ｄ
は、マスタＣＰＵ５ａに対し各々個別に初期化処理完了
を報告し（ステップＨ１２）、その後、再び処理を停止
する（ステップＨ１３）。

【００１０】そして、これらスレーブＣＰＵ５ｂ〜５ｄ
から初期化処理完了の報告を受けたマスタＣＰＵ５ａ
は、フロッピーディスク装置１１または磁気ディスク装
置１２から初期プログラムロードを開始する。これによ
って、オペレーティングシステムが立ち上がり、情報処
理装置１のシステム運転が開始される（ステップＨ１
４）。

【００１１】なお、システム構成情報格納用不揮発性Ｒ
ＡＭ１４に記憶されているＣＰＵ構成情報は、フロッピ
ーディスク装置１１または磁気ディスク装置１２から構
成情報登録変更用プログラムを起動し、操作員がＣＲＴ
９上に表示される指示に従ってキーボード１０を操作す
ることで与えられる。

【００１２】

【発明が解決しようとする課題】上述したように、共有
バスで結合した従来の対称型マルチプロセッサシステム
は以上のように構成されているため、各ＣＰＵが独立し
て初期化処理を実行できる仕組みになってなく、また、
不良ＣＰＵを縮退してシステム運転を開始できる仕組み
にもなってなく、従って、故障ＣＰＵによって共有バス
を占有してしまい、他の正常なＣＰＵによるシステム立
ち上げが不可能になる場合があった。このように、シス
テム立ち上げができなくなる場合としては、マスタＣＰ
Ｕの初期化処理障害の場合の他、スレーブＣＰＵの初期
化処理障害の場合にも、障害を起こしたスレーブＣＰＵ
が共有バスを占有してシステム立ち上げ処理を停止させ
る場合が挙げられる。

【００１３】このような状況では、共有バスが使用でき
ないため、スレーブＣＰＵを監視しているマスタＣＰＵ
まで処理継続が不可能となり、故障ＣＰＵの切り分けを
困難にすると共に、不良ＣＰＵを自動的に切り離した縮
退運転を行うこともできなかった。この結果、ＣＰＵ故
障が発生した場合には、不良ＣＰＵを探して物理的に取
り除いた後にシステムの再立ち上げを実施する必要があ
り、障害発生時には、緊急な人手作業が必要になる上、
復旧に時間がかかるため可用性の低下を招くと共に、自
動電源投入による自動運転ができなくなる問題があっ
た。

【００１４】また、既存のソフトウェアとの互換性を維
持するため、特定のＣＰＵ番号を持ったＣＰＵの存在が
必須であるが、各ＣＰＵのＣＰＵ番号が実装位置で固定
されているため、正常なＣＰＵを定められた位置に実装
する必要があった。このため、不良ＣＰＵの除去と正常
ＣＰＵの再配置作業によって復旧に時間がかかる問題が
あった。

【００１５】また、ＣＰＵの構成情報を格納したシステ
ム構成情報格納用不揮発性ＲＡＭ１４がＣＰＵからのみ
アクセス可能な共有バスに接続されているため、ＣＰＵ
故障が発生してシステムが立ち上がらなくなってしまっ
た場合には、まず、不良ＣＰＵを捜し出して物理的に除
去し、正常ＣＰＵのみのハードウェア構成で構成情報を
変更する必要があった。さらに、構成情報を変更するた
めには、正常ＣＰＵによって構成情報登録変更用の専用
プログラムを実行する必要があることから、遠隔からの
操作ができず保守性が悪かった。また、汎用マイクロプ
ロセッサや汎用の周辺制御チップを利用したシステムで
あることから、自動縮退機能や遠隔操作機能を付加する
ための仕組みが大がかりになる傾向があった。

【００１６】一方、無停止型計算機や汎用計算機におい
ては、従来から各ＣＰＵが独立に初期化処理を実行でき
る仕組みや不良ＣＰＵを縮退してシステム運転を開始で
きる仕組みを備えていたが、各ＣＰＵの規模が大きく、
立ち上げ処理や縮退処理のために専用の大がかりなサー
ビスプロセッサを備えていたため、高価であった。

【００１７】この発明は上記のような問題点を解消する
ためになされたもので、不良ＣＰＵを自動的に縮退し
て、正常なＣＰＵだけにＣＰＵ番号を常に一定の順序に
設定できるようにすることにより、ソフトウェアに大き
な影響を与えることなく、正常なＣＰＵだけでシステム
の運転を開始することができ、また、遠隔から不良ＣＰ
Ｕを確認して特定のＣＰＵを縮退できる安価な対称型の
マルチプロセッサシステムを得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明の請求項１に係
るマルチプロセッサシステムは、複数のＣＰＵが接続さ
れた共有バス上に設けられて電源投入時にシステムを立
ち上げるための初期化プログラムを格納する単一のＲＯ
Ｍと、上記共有バス上に設けられて上記複数のＣＰＵの
実装状態を示すシステム構成情報を格納する単一の不揮
発性ＲＡＭと、上記共有バスに接続されて任意のＣＰＵ
からＣＰＵ番号の設定及び読み取りが可能で、設定され
たＣＰＵ番号を各ＣＰＵにそれぞれ指定するための識別
子設定レジスタと、上記各ＣＰＵのそれぞれにＣＰＵ個
別ハードウエアリセット線を介して接続されて各ＣＰＵ
個別ハードウエアリセット線を有効にすることによって
各ＣＰＵを個別にリセット制御すると共に、各ＣＰＵの
起動要求情報に基づいて該当するＣＰＵ個別ハードウエ
アリセット線を無効にしてＣＰＵを起動制御し、かつ各
ＣＰＵの初期化処理完了を監視するためのタイムアウト
検出機構を有し、ＣＰＵの初期化処理完了の報告情報に
基づいて上記タイムアウト検出機構を停止すると共に、
上記タイムアウト検出機構によるタイムアウト検出時に
該当するＣＰＵの障害発生を記録して該当するＣＰＵを
システムから切り離し、システムボード全体をリセット
するためのシステムリセット要求を発行して全てのハー
ドウエアを初期化するリセット制御部と、上記各ＣＰＵ
個別ハードウェアリセット線の状態を読み取りその状態
を上記共有バスを介して任意のＣＰＵにより読み取り可
能にするリセットステータス入力ポートと、上記共有バ
スを介して任意のＣＰＵからリセット制御部へ選択され
たＣＰＵの起動要求情報及び当該ＣＰＵの初期化処理完
了の報告情報が設定されて、それら情報を上記リセット
制御部に伝えると共に、それらの情報が上記共有バスを
介して任意のＣＰＵから読み取り可能なリセット情報レ
ジスタとを備え、障害を発生したＣＰＵを上記共有バス
上から切り離しながらシステムを立ち上げるようにした
ことを特徴とするものである。

【００１９】また、請求項２に係るマルチプロセッサシ
ステムは、請求項１において、上記識別子設定レジスタ
は、上記共有バス上に接続されたＣＰＵに対応する数の
レジスタを備え、システムリセット信号により全ての値
をマスタＣＰＵのＣＰＵ番号に設定されると共に、ＣＰ
Ｕ個別ハードウェアリセット線が有効なレジスタ部分に
のみ共有バスからの値が設定されることを特徴とするも
のである。

【００２０】また、請求項３に係るマルチプロセッサシ
ステムは、請求項１において、上記リセット制御部は、
システムから切り離すべきＣＰＵに対応する上記ＣＰＵ
個別ハードウェアリセット線を有効に保つことを特徴と
するものである。

【００２１】また、請求項４に係るマルチプロセッサシ
ステムは、請求項１において、上記リセット制御部は、
各ＣＰＵの立ち上げ処理をタイムアウト検出機構で監視
し、タイムアウトを検出した際には、当該ＣＰＵを以降
の立ち上げ処理から外すことを特徴とするものである。

【００２２】また、請求項５に係るマルチプロセッサシ
ステムは、請求項１において、上記リセット制御部は、
上記ＣＰＵ個別ハードウェアリセット線を無効化するこ
とによって、任意のＣＰＵを全て初期化プログラム格納
用ＲＯＭ内の同一アドレスから命令実行させることを特
徴とするものである。

【００２３】また、請求項６に係るマルチプロセッサシ
ステムは、請求項１において、上記リセット制御部は、
１台のＣＰＵをマスタＣＰＵとして起動すると共にマス
タＣＰＵによる立ち上げ処理をタイムアウト検出機構に
よって監視し、タイムアウトを検出した際にはリセット
制御部以外の全てのハードウェアをリセットした上で立
ち上げ処理を再試行することを特徴とするものである。

【００２４】また、請求項７に係るマルチプロセッサシ
ステムは、請求項６において、上記マスタＣＰＵは、Ｃ
ＰＵ個別ハードウェアリセット線が１ビットのみ無効で
あるときに自分がマスタＣＰＵであることを認識すると
共に無効ビットの位置から自分の物理ＣＰＵ番号を認識
することを特徴とするものである。

【００２５】また、請求項８に係るマルチプロセッサシ
ステムは、請求項７において、上記マスタＣＰＵは、不
揮発性ＲＡＭのＣＰＵ構成情報に基づいてスレーブＣＰ
Ｕとして初期化処理を開始すべきＣＰＵを選択すると共
に、ＣＰＵ番号を決定して識別子設定レジスタに設定
し、スレーブＣＰＵの初期化処理を、処理完了を確認し
ながら１台ずつ逐次起動することを特徴とするものであ
る。

【００２６】また、請求項９に係るマルチプロセッサシ
ステムは、請求項８において、上記リセット制御部は、
スレーブＣＰＵの立ち上げ処理をタイムアウト検出機構
で監視し、タイムアウトを検出した際にはリセット制御
部以外の全てのハードウェアをリセットした上でマスタ
ＣＰＵの立ち上げから再試行することを特徴とするもの
である。

【００２７】また、請求項１０に係るマルチプロセッサ
システムは、請求項７において、上記スレーブＣＰＵ
は、ＣＰＵ個別ハードウェアリセット線が２ビット以上
無効であるときに自分がスレーブＣＰＵであることを認
識することを特徴とするものである。

【００２８】また、請求項１１に係るマルチプロセッサ
システムは、請求項１において、上記リセット制御部と
の間でデータ転送を行うリセット通信路を介して接続さ
れて各ＣＰＵの障害情報を保存するＣＰＵ構成制御情報
を有するシステム監視装置を、さらに備えたことを特徴
とするものである。

【００２９】また、請求項１２に係るマルチプロセッサ
システムは、請求項１１において、上記リセット制御部
は、上記ＣＰＵ構成制御情報に基づいて不良ＣＰＵをシ
ステムから切り離すことを特徴とするものである。

【００３０】また、請求項１３に係るマルチプロセッサ
システムは、請求項１１において、上記リセット制御部
は、上記システム監視装置からのＣＰＵ構成制御情報の
読み取りをタイムアウト検出機構によって監視し、タイ
ムアウトを検出した際には全てのＣＰＵを正常とみなし
て立ち上げ処理を継続することを特徴とするものであ
る。

【００３１】また、請求項１４に係るマルチプロセッサ
システムは、請求項１１において、上記リセット制御部
は、各ＣＰＵの立ち上げ処理をタイムアウト検出機構で
監視し、タイムアウトを検出した際には、ＣＰＵ構成制
御情報に当該ＣＰＵの障害発生を記録することを特徴と
するものである。

【００３２】

【作用】この発明の請求項１に係るマルチプロセッサシ
ステムにおいては、識別子設定レジスタにより、正常な
ＣＰＵにのみ既定の順序でＣＰＵ番号を指定し、リセッ
ト制御部により、不良ＣＰＵを共有バスから論理的に切
り離し、タイムアウト検出に基づいて立ち上げ処理中に
不良ＣＰＵを検出し自動的に再立ち上げを開始し、立ち
上げ処理タイムアウト時のハードウェアの異常状態を解
除し、リセットステータス入力ポートとリセット情報レ
ジスタの内容に基づき任意のＣＰＵが中心となって立ち
上げ処理を制御可能にする。

【００３３】また、請求項２に係るマルチプロセッサシ
ステムにおいては、請求項１において、上記識別子設定
レジスタにより、システムリセット信号に基づき全ての
値をマスタＣＰＵのＣＰＵ番号に設定されると共に、Ｃ
ＰＵ個別ハードウェアリセット線が有効なレジスタ部分
にのみ共有バスからの値が設定されることにより、任意
のタイミングで全てのレジスタにマスタＣＰＵのＣＰＵ
番号を書き込み、一回の書き込みでＣＰＵ個別ハードウ
ェアリセット線が有効なレジスタには指定した値を書き
込み、無効なレジスタは論理的にも電気的にも変化させ
ない。

【００３４】また、請求項３に係るマルチプロセッサシ
ステムにおいては、請求項１において、上記リセット制
御部により、システムから切り離すべきＣＰＵに対応す
る上記ＣＰＵ個別ハードウェアリセット線を有効に保つ
ことにより、切り離すべきＣＰＵを論理的に初期状態に
保ち、共有バスから切り離す。

【００３５】また、請求項４に係るマルチプロセッサシ
ステムにおいては、請求項１において、上記リセット制
御部により、各ＣＰＵの立ち上げ処理をタイムアウト検
出機構で監視し、タイムアウトを検出した際には、当該
ＣＰＵを以降の立ち上げ処理から外すことにより、立ち
上げ障害を発生したＣＰＵをシステムから一時的に切り
離す。

【００３６】また、請求項５に係るマルチプロセッサシ
ステムにおいては、請求項１において、上記リセット制
御部により、ＣＰＵ個別ハードウェアリセット線を無効
化し、任意のＣＰＵを全て初期化プログラム格納用ＲＯ
Ｍ内の同一アドレスから命令実行させることにより、任
意のＣＰＵを単一の初期化プログラム格納用ＲＯＭ内の
初期化プログラムで立ち上げる。

【００３７】また、請求項６に係るマルチプロセッサシ
ステムにおいては、請求項１において、上記リセット制
御部により、１台のＣＰＵをマスタＣＰＵとして起動す
ると共にマスタＣＰＵによる立ち上げ処理をタイムアウ
ト検出機構によって監視し、タイムアウトを検出した際
にはリセット制御部以外の全てのハードウェアをリセッ
トした上で立ち上げ処理を再試行することにより、既定
の順序でマスタＣＰＵを１台だけ選択すると共に、再試
行時、障害が発生したＣＰＵを選択から外し、タイムア
ウト検出機構によるマスタＣＰＵの立ち上げタイムアウ
トを検出した場合には自動的に再立ち上げ処理を開始
し、マスタＣＰＵの立ち上げタイムアウト発生時のハー
ドウェアの異常状態を解除する。

【００３８】また、請求項７に係るマルチプロセッサシ
ステムにおいては、請求項６において、上記マスタＣＰ
Ｕは、ＣＰＵ個別ハードウェアリセット線が１ビットの
み無効であるときに自分がマスタＣＰＵであることを認
識すると共に無効ビットの位置から自分の物理ＣＰＵ番
号を認識する。

【００３９】また、請求項８に係るマルチプロセッサシ
ステムにおいては、請求項７において、上記マスタＣＰ
Ｕは、不揮発性ＲＡＭのＣＰＵ構成情報に基づいてスレ
ーブＣＰＵとして初期化処理を開始すべきＣＰＵを選択
すると共に、ＣＰＵ番号を決定して識別子設定レジスタ
に設定し、スレーブＣＰＵの初期化処理を、処理完了を
確認しながら１台ずつ逐次起動することを特徴とするも
のである。

【００４０】また、請求項９に係るマルチプロセッサシ
ステムにおいては、請求項８において、上記リセット制
御部により、スレーブＣＰＵの立ち上げ処理をタイムア
ウト検出機構で監視し、タイムアウトを検出した際には
リセット制御部以外の全てのハードウェアをリセットし
た上でマスタＣＰＵの立ち上げから再試行することによ
り、スレーブＣＰＵの立ち上げタイムアウトを検出して
自動的にマスタＣＰＵ立ち上げ処理から再立ち上げ処理
を開始し、全てのハードウェアを一旦リセットしてタイ
ムアウト発生時のハードウェアの異常状態を解除する。

【００４１】また、請求項１０に係るマルチプロセッサ
システムにおいては、請求項７において、上記スレーブ
ＣＰＵは、ＣＰＵ個別ハードウェアリセット線が２ビッ
ト以上無効であるときに自分がスレーブＣＰＵであるこ
とを認識する。

【００４２】また、請求項１１に係るマルチプロセッサ
システムにおいては、請求項１において、上記リセット
制御部との間でデータ転送を行うリセット通信路を介し
て接続されて各ＣＰＵの障害情報を保存するＣＰＵ構成
制御情報を有するシステム監視装置をさらに備えたこと
により、不良ＣＰＵの記録を電源切断後の次回の立ち上
げにおいても利用可能とすると共に任意のタイミングで
不良ＣＰＵを確認でき、次回からのシステム立ち上げ処
理時間を短縮させると共に保守性を高める。

【００４３】また、請求項１２に係るマルチプロセッサ
システムにおいては、請求項１１において、上記リセッ
ト制御部により、ＣＰＵ構成制御情報に基づいて不良Ｃ
ＰＵをシステムから論理的に切り離す。

【００４４】また、請求項１３に係るマルチプロセッサ
システムにおいては、請求項１１において、上記リセッ
ト制御部により、上記システム監視装置からのＣＰＵ構
成制御情報の読み取りをタイムアウト検出機構によって
監視し、タイムアウトを検出した際には全てのＣＰＵを
正常とみなして立ち上げ処理を継続することにより、シ
ステム監視装置の故障時においても、全てのＣＰＵが正
常であると見なして立ち上げ処理を継続させる。

【００４５】また、請求項１４に係るマルチプロセッサ
システムにおいては、請求項１１において、上記リセッ
ト制御部により、各ＣＰＵの立ち上げ処理をタイムアウ
ト検出機構で監視し、タイムアウトを検出した際には、
ＣＰＵ構成制御情報に当該ＣＰＵの障害発生を記録する
ことにより、不良ＣＰＵの記録をシステム監視装置内に
保存して、電源切断後の次回の立ち上げ時に当該情報を
生かすと共に任意のタイミングで不良ＣＰＵの状態を確
認できるようにする。

【００４６】

【実施例】

実施例１．以下、この発明の各実施例を図に基づいて説
明する。図１は請求項１ないし１０に対応する実施例１
に係る対称型マルチプロセッサシステムとしての情報処
理装置を示すブロック構成図である。図１において、図
１６に示す従来例と同一符号は同一部分を示し、１は共
有バスで接続された対称型マルチプロセッサシステムと
して構成された情報処理装置、２は複数台のＣＰＵ及び
周辺機器コントローラ等を実装したシステムボード、３
は複数台のＣＰＵ及び主記憶部を接続し高速なデータ転
送を行い得るＣＰＵバス、４は複数台のＣＰＵ及び周辺
機器コントローラが共有データを格納する主記憶部、５
ａないし５ｄはＣＰＵバス３に各々挿抜可能な論理ＣＰ
Ｕ番号０ないし３の物理ＣＰＵである。

【００４７】また、６はＣＰＵバス３と周辺機器コント
ローラ類が接続されるローカルバスとのバスブリッジで
あり、ＣＰＵバス３の高速動作に周辺機器コントローラ
の低速動作が悪影響を及ぼさないようにすると共に、物
理ＣＰＵ５ａ〜５ｄからは両バスが論理的に等価に見え
るようにする。７は周辺機器コントローラ類が接続され
低速のデータ転送を行うローカルバス、８ａないし８ｄ
は周辺機器を制御し主記憶部４との間でデータ転送を行
う周辺機器コントローラ、９は操作状況等を表示するＣ
ＲＴ、１０は情報処理装置１へ指示を与えるためのキー
ボード、１１はフロッピーディスクのデータを読み書き
するためのフロッピーディスク装置、１２はオペレーテ
ィングシステムや大容量のデータを保存するための磁気
ディスク装置である。

【００４８】また、１３は電源投入時にシステムを立ち
上げるためのプログラムを保存する初期化プログラム格
納用ＲＯＭ、１４は情報処理装置１のＣＰＵ台数や周辺
機器構成情報等のシステム構成情報を保存するためのシ
ステム構成情報格納用不揮発性ＲＡＭ、２２は電源投入
時にシステムボード２のハードウェアを初期化するため
のパワーオンリセット信号を生成するパワーオンリセッ
ト生成部、２３はパワーオンリセット生成部２２からの
パワーオンリセット信号をシステムボード２へ供給する
ためのパワーオンリセット信号線、２４ａないし２４ｄ
は各物理ＣＰＵ５ａ〜５ｄの論理ＣＰＵ番号を指定する
ための論理ＣＰＵ番号指定線である。

【００４９】さらに、新たな構成として、２５ａないし
２５ｄは各物理ＣＰＵ５ａ〜５ｄへ個別にハードウェア
リセット信号を供給するＣＰＵ個別ハードウェアリセッ
ト線、２６は各物理ＣＰＵ５ａ〜５ｄへ供給する論理Ｃ
ＰＵ番号を設定するための識別子設定レジスタ、２７は
各物理ＣＰＵ５ａ〜５ｄへの個別ハードウェアリセット
を制御するリセット制御部、２８は各物理ＣＰＵ５ａ〜
５ｄのＣＰＵ個別ハードウェアリセット線２５ａないし
２５ｄの状況を読み取るためのリセットステータス入力
ポート、２９は各物理ＣＰＵ５ａ〜５ｄからリセット制
御部２７への各物理ＣＰＵ５ａ〜５ｄの初期化処理完了
報告及び選択された物理ＣＰＵ５ａ〜５ｄの起動要求を
伝えるためのリセット情報レジスタ、３２は上記リセッ
ト制御部２７内に設けられていて物理ＣＰＵ５ａ〜５ｄ
の初期化処理完了を監視するためのタイムアウト検出機
構、３３はリセット制御部２７からシステムボード２上
の全てのハードウェアをリセットするためのシステムリ
セット要求線、３４はシステムリセット要求線３３のシ
ステムリセット要求とパワーオンリセット信号線２３の
パワーオンリセット信号との論理和信号を生成するＯＲ
回路、３５はＯＲ回路３４の出力をシステムボード２上
の全てのハードウェアリセット入力に供給するシステム
リセット信号線である。

【００５０】また、図２は図１に示す上記物理ＣＰＵ５
ａ〜５ｄの内部構成を示したブロック図である。図２に
おいて、５は物理ＣＰＵ５ａ〜５ｄの総称、５１はデー
タ処理を行うプロセッサで、パーソナルコンピュータ等
で利用されている汎用マイクロプロセッサからなり、Ｃ
ＰＵ個別ハードウェアリセット線２５（２５ａないし２
５ｄの総称）によって内部状態を初期化すると共に、本
信号の無効化タイミングで特定アドレスから命令実行を
開始する。この開始アドレスは全ての物理ＣＰＵ５ａ〜
５ｄで共通である。５２は外部からの割込要求を制御し
プロセッサ５１へ単一の割込要求として伝える割込制御
部、５３は主記憶部４のデータを一時的に蓄えることに
よってプロセッサ５１からの高速なデータ要求に答える
ための２次キャッシュ、５４はＣＰＵバス３とのインタ
ーフェース処理と物理ＣＰＵ５ａ〜５ｄ内のハードウェ
アを制御するＣＰＵ制御部であり、論理ＣＰＵ番号指定
線２４（２４ａないし２４ｄの総称）で指定される論理
ＣＰＵ番号によってＣＰＵバス３上のデータ転送処理を
行う。また、５５は物理ＣＰＵ５ａ〜５ｄ内の高速なデ
ータ転送を行うプロセッサバスである。ここで、上記プ
ロセッサ５１、割込制御部５２、２次キャッシュ５３及
びＣＰＵ制御部５４は汎用ＬＳＩであるが、ＣＰＵ個別
ハードウェアリセット線２５を有効に保つことによって
各々のリセット入力端子を有効に保ち、各ＬＳＩを論理
的に初期状態に固定することができるため、ＣＰＵバス
３へのデータ転送要求やデータ出力等を全て無効にし
て、物理ＣＰＵ５ａ〜５ｄを論理的にＣＰＵバス３から
切り離すことができる。

【００５１】また、図３は図１に示す上記識別子設定レ
ジスタ２６の機能を説明するブロック図である。この図
３では、システムリセット信号線３５により全レジスタ
内容をマスタＣＰＵの論理ＣＰＵ番号であるゼロに初期
化し、ＣＰＵ個別ハードウェアリセット線２５が有効な
レジスタ部分にのみローカルバス７からの入力データを
設定できる様子を示している。この例では、物理ＣＰＵ
５ａ〜５ｄ毎に２ビットのレジスタを設け、それぞれ４
種類のＣＰＵ番号を指定できるようにしていると共に、
ローカルバス７からは１バイトのレジスタとしてアクセ
スできる。各レジスタに示した入力端子Ｄはローカルバ
ス７からのデータ入力端子であり、入力端子Ｅが有効な
場合にのみ入力データの設定要求を受け付ける。これに
よって、物理ＣＰＵ５ａ〜５ｄはバイト単位の一括書き
込み処理によって停止中の他の物理ＣＰＵ５ａ〜５ｄの
ＣＰＵ番号のみ設定できると共に、動作中の物理ＣＰＵ
５ａ〜５ｄに対応するデータには論理的にも電気的にも
変化を与えないようにできる。

【００５２】また、図４は図１に示す上記リセット情報
レジスタ２９の構造を示したブロック図である。この図
４では、システムリセット信号線３５により全レジスタ
内容を０に初期化し、ローカルバス７を介して各物理Ｃ
ＰＵから任意のレジスタを読み書きできる様子を示すと
共に、各ビットはリセット制御部２７から読み取れる様
子を示している。各レジスタのビット中上段４ビット
は、物理ＣＰＵ５ａ〜５ｄからリセット制御部２７に選
択された物理ＣＰＵ５ａ〜５ｄの起動を要求するための
ビットであり、選択された物理ＣＰＵ５ａ〜５ｄに対応
するビットに１を設定することによって、リセット制御
部２７は、該当する物理ＣＰＵ５ａ〜５ｄへ供給されて
いるＣＰＵ個別ハードウェアリセット線２５を無効化し
て当該物理ＣＰＵ５ａ〜５ｄを起動する。一方、下段の
４ビットは、物理ＣＰＵ５ａ〜５ｄからリセット制御部
２７へ選択された物理ＣＰＵ５ａ〜５ｄの初期化処理完
了を報告するためのビットであり、該当する物理ＣＰＵ
５ａ〜５ｄのビットに１を設定することによって、リセ
ット制御部２７は、タイムアウト検出機構３２を停止す
る。

【００５３】また、図５は図１に示す上記システム構成
情報格納用不揮発性ＲＡＭ１４の内容のうち、ＣＰＵ構
成情報に関する部分を示した図である。各データは、該
当する物理ＣＰＵ５ａ〜５ｄの実装状態を示しており、
この例では、物理ＣＰＵ５ｄのみＯＦＦＬＩＮＥ状態で
あることを示している。通常は、物理的に実装されてい
ない物理ＣＰＵをＯＦＦＬＩＮＥと指定することによっ
て、不用な初期化処理の起動抑止やシステム運転からの
除去等を行うためのものであるが、実装されている場合
であっても、ここにＯＦＦＬＩＮＥが指定されている物
理ＣＰＵはシステム運転時には使用されない。このデー
タは任意の物理ＣＰＵ５ａ〜５ｄで構成情報登録変更用
プログラムを実行することによってのみ変更することが
できる。

【００５４】次に、上記構成を備える本実施例１に係る
情報処理装置の動作を図６に示すタイミングチャートと
図７ないし図１１に示すフローチャートに従って説明す
る。まず、図６は電源投入直後からマスタＣＰＵの起動
に至るまでのハードウェア動作を示したタイミングチャ
ートである。この図６では、時刻ｔ１での電源投入によ
って各物理ＣＰＵ５ａ〜５ｄが給電され、ＣＰＵバス３
へのバス要求が不確定状態となるが、パワーオンリセッ
ト信号線２３が有効となることによりリセット制御部２
７のハードウェアが初期化されＣＰＵ個別ハードウェア
リセット線２５が有効になる結果、全てのバス要求が無
効化された様子を示している。時刻ｔ７でパワーオンリ
セットが無効化されるとリセット制御部２７が立ち上げ
処理を開始する。

【００５５】この例では、リセット制御部２７は、マス
タＣＰＵとして物理ＣＰＵ５ａを選択して対応するＣＰ
Ｕ個別ハードウェアリセット線２５ａを時刻ｔ１１で無
効化し、これによって、起動された物理ＣＰＵ５ａは既
定の命令アドレスから命令を読み取るため、ＣＰＵバス
３に時刻ｔ１３でバス要求を出す。このバス要求は、要
求が受け付けられることによって時刻ｔ１５で無効化さ
れ、物理ＣＰＵ５ａの命令読み出しが開始される。

【００５６】また、図７は本実施例１によるシステム初
期化処理の全容を示したフローチャート、図８はリセッ
ト制御部２７によるマスタＣＰＵの選択処理を示したフ
ローチャートで、図７のステップＡ４の詳細を示してい
る。図９はリセット制御部２７による物理ＣＰＵ５ａ〜
５ｄの起動からタイムアウト監視及びタイムアウト処理
にいたる一連の処理フローを示したフローチャートであ
り、図７のステップＡ５からステップＡ７、ステップＡ
１０からステップＡ１４及びステップＡ１５からステッ
プＡ１８のタイムアウト処理に対応したリセット制御部
２７の動作を示している。図１０は物理ＣＰＵ５ａ〜５
ｄの初期化処理を示したフローチャートであり、マスタ
ＣＰＵの初期化処理とスレーブＣＰＵの初期化処理をま
とめて示している。いずれのＣＰＵも、起動時は、同一
命令アドレスから処理を開始し、本フローチャートに従
って自ＣＰＵがマスタかスレーブかを認識する。さら
に、図１１はマスタＣＰＵによるスレーブＣＰＵの選
択、起動及びリセット制御部２７へのスレーブＣＰＵの
初期化処理完了報告の一連の処理を示したフローチャー
トであり、図７のステップＡ１０からステップＡ１４に
対応したマスタＣＰＵの処理を示している。

【００５７】まず、電源投入後、システムボード２の初
期化を完了して初期プログラムロードを開始するまでの
動作を、図７のフローチャートに従って説明する。電源
投入により、図１に示したシステムボード２の全ハード
ウェアに電源が供給される（ステップＡ１、図６の時刻
ｔ１に相当する）。電源が投入されると、図６の時刻ｔ
２に示すごとく、パワーオンリセット生成部２２はパワ
ーオンリセット信号線２３を有効にする。このパワーオ
ンリセット信号線２３が有効になることによって、シス
テムボード２上の全ハードウェアは物理ＣＰＵ５ａ〜５
ｄによる初期化処理が開始できる最小限の初期状態に設
定される（ステップＡ２）。

【００５８】この時、図３に示した識別子設定レジスタ
２６の各ビットを全てゼロに設定することによって、全
ての物理ＣＰＵ５ａ〜５ｄの論理ＣＰＵ番号をマスタＣ
ＰＵの論理ＣＰＵ番号であるゼロに指定する。また、図
４に示したリセット情報レジスタ２９の各ビットも全て
ゼロに設定することによって、各物理ＣＰＵ５ａ〜５ｄ
の起動要求及び初期化完了報告を全て無効にする。

【００５９】また、リセット制御部２７は、パワーオン
リセット信号線２３の有効信号をリセット入力で受け、
図６の時刻ｔ３で示すごとく、全てのＣＰＵ個別ハード
ウェアリセット線２５ａ〜２５ｄを有効にする。これに
よって、図２に示した物理ＣＰＵ５ａ〜５ｄは、内蔵す
るプロセッサ５１、割込制御部５２、２次キャッシュ５
３及びＣＰＵ制御部５４を初期化すると共に、ＣＰＵバ
ス３から論理的に切り離される。

【００６０】また、図６の時刻ｔ４に示すごとく、ＣＰ
Ｕバス３へのバス要求も無効化される。なお、図６の時
刻ｔ４以降に示すごとく、リセット制御部２７は、起動
すべき物理ＣＰＵ５ａ〜５ｄが決定するまでＣＰＵ個別
ハードウェアリセット線２５ａ〜２５ｄを有効にするこ
とによって、物理ＣＰＵ５ａ〜５ｄをＣＰＵバス３から
論理的に切り離す。その結果、起動すべき物理ＣＰＵと
して選択されない場合には、当該ＣＰＵを縮退した状態
でシステムが立ち上がる。その後、上記リセット制御部
２７は、図６の時刻ｔ７で示すごとく、パワーオンリセ
ット信号線２３が無効になったタイミングで内部状態の
初期化を開始する。特に、内部変数である各物理ＣＰＵ
５ａ〜５ｄのＣＰＵ障害記録を全て「正常」に設定し、
マスタＣＰＵの選択処理に備える（ステップＡ３）。

【００６１】そして、上記リセット制御部２７は、上記
ＣＰＵ障害記録をもとに後述する図８に示すフローチャ
ートに従ってマスタＣＰＵを決定する。電源投入直後の
場合は、上記ステップＡ３でＣＰＵ障害記録を全て「正
常」と設定するため、論理ＣＰＵ番号が０の物理ＣＰＵ
５ａがマスタＣＰＵに選択されるが、後述するステップ
Ａ１５から始まるマスタＣＰＵの初期化タイムアウト処
理後は、不良ＣＰＵに「障害」記録が設定されているた
め、ステップＡ４で正常ＣＰＵをマスタＣＰＵに選択し
て再度マスタＣＰＵの初期化を試みる（ステップＡ
４）。

【００６２】リセット制御部２７は、上記ステップＡ４
でマスタＣＰＵに選択した物理ＣＰＵに対応するＣＰＵ
個別ハードウェアリセット線２５のみを無効にすること
によって起動する。図６の例では、リセット制御部２７
は、物理ＣＰＵ５ａをマスタＣＰＵに選択し、時刻ｔ１
１においてＣＰＵ個別ハードウェアリセット線２５ａを
無効にすると共に、タイムアウト検出機構３２によって
物理ＣＰＵ５ａの初期化処理時間を監視する。これによ
って、物理ＣＰＵ５ａ内のプロセッサ５１は、図６の時
刻ｔ１３で初期化プログラム格納用ＲＯＭ１３内の既定
の命令アドレスから初期化プログラムの最初の命令を読
み出すためのバス要求を発行する（ステップＡ５）。

【００６３】このとき、図６のタイミングチャートにお
いて、リセット制御部２７によってマスタＣＰＵに選択
された物理ＣＰＵ５ａは、後述する図１０に示すフロー
チャートに従って自分がマスタＣＰＵであることを認識
し、自ＣＰＵの内部ハードウェアのセットアップをした
上でシステムボード２のハードウェアセットアップを実
行する。本ステップＡ６の処理が完了することによっ
て、主記憶部４及び周辺機器コントローラ８（８ａない
し８ｄの総称）が正常に利用できるようになる。初期化
処理が正常に終了した場合には、マスタＣＰＵ５ａはリ
セット情報レジスタ２９にその情報をセットしリセット
情報レジスタ２９を介してリセット制御部２７に処理終
了を報告し、それを受けてリセット制御部２７は、タイ
ムアウト検出機構３２による監視を停止する（ステップ
Ａ６）。

【００６４】上記リセット制御部２７は、タイムアウト
検出機構３２によってマスタＣＰＵの初期化処理時間を
監視し、マスタＣＰＵ５ａからリセット情報レジスタ２
９を介して既定の時間内に処理終了が報告されなかった
場合にはタイムアウトを検出し、タイムアウト処理を開
始する（ステップＡ７）。マスタＣＰＵ５ａは、残りの
物理ＣＰＵ５ｂないし５ｄについてスレーブＣＰＵとし
ての初期化処理を１台ずつ処理完了を確認しながら逐次
繰り返す。これによって、以降のスレーブＣＰＵの初期
化処理が失敗した場合には、どの物理ＣＰＵが原因にな
ったかを容易に判定できる（ステップＡ８）。

【００６５】マスタＣＰＵ５ａは、全てのスレーブＣＰ
Ｕの初期化完了を確認し、最終的に何台のスレーブＣＰ
Ｕが利用可能かを知ることができる。これに引続き、フ
ロッピーディスク装置１１または磁気ディスク装置１２
から初期プログラムロードを開始する。これによって、
オペレーティングシステムが立ち上がり、情報処理装置
１のシステム運転が開始される（ステップＡ９）。

【００６６】マスタＣＰＵ５ａは、図５に示したシステ
ム構成情報格納用不揮発性ＲＡＭ１４内のＣＰＵ構成情
報に基づいてスレーブＣＰＵとして初期化処理を開始す
べき物理ＣＰＵを選択すると共に、論理ＣＰＵ番号を決
定して識別子設定レジスタ２６に設定する。さらに、ス
レーブＣＰＵからの初期化完了報告を受けるための主記
憶部４上の完了フラグをリセットした後、リセット情報
レジスタ２９によってリセット制御部２７へ当該物理Ｃ
ＰＵの起動を指示する（ステップＡ１０）。

【００６７】上記リセット制御部２７は、マスタＣＰＵ
からリセット情報レジスタ２９によって物理ＣＰＵの起
動を指示されると、内部変数であるＣＰＵ障害情報を調
べる。もし、当該物理ＣＰＵが「障害」であることが判
明すると、リセット制御部２７は当該物理ＣＰＵを起動
不可と判断し、ＣＰＵ個別ハードウェアリセット線２５
の無効化による当該物理ＣＰＵの起動を止める。一方、
マスタＣＰＵは、リセット情報レジスタ２９による物理
ＣＰＵの起動を指示した後、リセットステータス入力ポ
ート２８から選択した物理ＣＰＵに対応するＣＰＵ個別
ハードウェアリセット線２５の状態を監視し、既定の時
間内に無効化されない場合には、当該物理ＣＰＵが「障
害」であったと判断し、次の物理ＣＰＵの初期化処理へ
移る（ステップＡ１１）。

【００６８】上記リセット制御部２７は、マスタＣＰＵ
から起動指示を受けた物理ＣＰＵが起動可能と判断し、
対応するＣＰＵ個別ハードウェアリセット線２５を無効
化して当該物理ＣＰＵを起動する。さらに、タイムアウ
ト検出機構３２によってスレーブＣＰＵの初期化処理を
監視する（ステップＡ１２）。

【００６９】スレーブＣＰＵは、図１０のフローチャー
トに従って自分がスレーブＣＰＵであることを認識し、
スレーブＣＰＵ用の初期化処理を実行し、完了を主記憶
部４上の完了フラグをセットすることによってマスタＣ
ＰＵへ報告する。報告を受けたマスタＣＰＵは、リセッ
ト情報レジスタ２９によってリセット制御部２７へ当該
物理ＣＰＵの初期化完了を報告し、リセット制御部２７
は、タイムアウト検出機構による監視を停止する（ステ
ップＡ１３）。

【００７０】上記リセット制御部２７は、タイムアウト
検出機構３２によってスレーブＣＰＵの初期化処理時間
を監視し、スレーブＣＰＵの初期化完了報告を受けたマ
スタＣＰＵからリセット情報レジスタ２９によって既定
の時間内に処理終了が報告されなかった場合にはタイム
アウトを検出し、タイムアウト処理を開始する（ステッ
プＡ１４）。

【００７１】タイムアウトを検出したリセット制御部２
７は、直前に起動した物理ＣＰＵを内部変数のＣＰＵ障
害記録に「障害」と記録する（ステップＡ１５）。リセ
ット制御部２７は、システムリセット要求線３３を有効
にすることによって、システムリセット信号線３５を有
効にしてシステムボード２上の全てのハードウェアリセ
ット入力を有効にする。タイムアウトが発生した場合に
は、ＣＰＵバス３またはローカルバス７が不良ＣＰＵ等
のために占有されたままになっている場合が予想される
ため、リセット制御部２７以外は通常の動作が期待でき
ない状況にある。従って、リセット制御部２７からシス
テムリセット要求を発行して、一旦全てのハードウェア
を初期化する必要がある（ステップＡ１６）。システム
ボート２上の全てのハードウェアはパワーオンリセット
直後の初期状態にリセットされる（ステップＡ１７）。

【００７２】リセット制御部２７は、全ての物理ＣＰＵ
５ａ〜５ｄをＣＰＵ個別ハードウェアリセット線２５ａ
〜２５ｄを全て有効にすることによって初期化すると共
に、論理的にＣＰＵバス３から切り離す。以上の処理完
了後、リセット制御部２７は、上記ステップＡ４のマス
タＣＰＵの選択処理から再試行する。以上の処理は、ス
レーブＣＰＵの初期化処理の場合も同様に行われ、これ
によって、障害を起こしたスレーブＣＰＵがＣＰＵバス
３を占有している場合であっても、占有状態を解除して
立ち上げ処理を再試行することができる（ステップＡ１
８）。

【００７３】次に、図７に示すシステム初期化基本処理
における主要な処理の詳細を図８ないし図１１に示すフ
ローチャートに従って説明する。図８は図７のステップ
Ａ４に対応するリセット制御部２７によるマスタＣＰＵ
の選択処理を示したフローチャートである。ここでは、
リセット制御部２７は、内部変数であるＣＰＵ障害記録
に基づいてマスタＣＰＵを選択する。ＣＰＵ障害記録
は、図７のステップＡ３で全て「正常」に設定され、タ
イムアウト検出時に対応する物理ＣＰＵを「障害」と記
録する。この変数を利用することによって、リセット制
御部２７は、再試行時に不良ＣＰＵをマスタＣＰＵの選
択から外すことができる。

【００７４】リセット制御部２７は、図８において、ま
ず、ＣＰＵ障害記録のポインタｎを０に初期化し（ステ
ップＢ１）、ＣＰＵ障害記録内の論理ＣＰＵ番号がｎの
物理ＣＰＵｎの状態を調べる（ステップＢ２）。物理Ｃ
ＰＵｎが障害状態であった場合には、ポインタｎを進め
て、次の物理ＣＰＵの状態を調べる（ステップＢ３、Ｂ
５、Ｂ２）。他方、ステップＢ３で物理ＣＰＵｎが「正
常」であることを確認した場合には、当該物理ＣＰＵを
マスタＣＰＵに選択して終了する（ステップＢ４）。

【００７５】また、図９はリセット制御部２７による物
理ＣＰＵの起動からタイムアウト処理までの一連の処理
を示したフローチャートである。処理の開始は、図７に
おけるステップＡ５またはステップＡ１０に対応する
が、そのステップを起点としたリセット制御部２７の一
連の処理を示したものである。まず、リセット制御部２
７は、マスタＣＰＵからの物理ＣＰＵｎの起動要求をリ
セット情報レジスタ２９から受信し（ステップＣ１）、
ＣＰＵ障害記録によって物理ＣＰＵｎが「正常」か「障
害」かを調べる（ステップＣ２）。物理ＣＰＵｎが「障
害」であった場合は、物理ＣＰＵｎの起動はせず処理を
終了する。

【００７６】このとき、マスタＣＰＵは、リセット情報
レジスタ２９による起動要求発信後、リセットステータ
ス入力ポート２８から物理ＣＰＵｎのＣＰＵ個別ハード
ウェアリセット線２５の無効化を監視しており、タイム
アウトを検出することによって物理ＣＰＵｎが「障害」
であることを認識する。以上の処理によって、リセット
制御部２７は不良ＣＰＵに対応するＣＰＵ個別ハードウ
ェアリセット線を有効に保ち、当該ＣＰＵをＣＰＵバス
３から論理的に切り離す（ステップＣ３）。

【００７７】まず、物理ＣＰＵｎが「正常」な場合は、
タイムアウト検出機構３２によって物理ＣＰＵｎの初期
化処理の監視を始める。図７のステップＡ５に相当する
マスタＣＰＵの起動の場合は、このステップから処理を
開始する（ステップＣ４）。物理ＣＰＵｎのＣＰＵ個別
ハードウェアリセット線２５を無効化することによっ
て、当該ＣＰＵを起動する。物理ＣＰＵｎは既定の命令
アドレスから初期化処理を開始し（ステップＣ５）、リ
セット情報レジスタ２９から物理ＣＰＵｎの初期化完了
報告を読み取る。初期化完了報告は、マスタＣＰＵの初
期化の場合もスレーブＣＰＵの初期化処理の場合もマス
タＣＰＵが行う（ステップＣ６）。そして、上記リセッ
ト情報レジスタ２９から読み取ったデータから物理ＣＰ
Ｕｎの初期化完了報告の有無を判定し（ステップＣ
７）、物理ＣＰＵｎの初期化完了報告を確認し、タイム
アウト検出機構３２による監視を停止する。以降は、マ
スタＣＰＵからの次のスレーブＣＰＵの起動要求待ちと
なる（ステップＣ８）。

【００７８】物理ＣＰＵｎの初期化完了報告がなされな
い場合は、上記タイムアウト検出機構３２によってタイ
ムアウトを調べ、タイムアウトを検出した場合は、ステ
ップＣ１０以下のタイムアウト処理を開始し、タイムア
ウトを検出しない間は、完了報告を受けるまでステップ
Ｃ６とステップＣ７を繰り返す（ステップＣ９）。すな
わち、ＣＰＵ障害記録に物理ＣＰＵｎを「障害」と記録
し、以降は、図７のステップＡ１５と同等の処理を実行
する（ステップＣ１０）。そして、システムリセット要
求線３３を有効にすることによって、リセット制御部２
７を除くシステムボード２上の全てのハードウェアを初
期化する（ステップＣ１１）。全てのＣＰＵ個別ハード
ウェアリセット線２５ａ〜２５ｄを有効にすることによ
って全ての物理ＣＰＵ５ａ〜５ｄを初期化すると共に、
ＣＰＵバス３から論理的に切り離す。以降は図７のステ
ップＡ４におけるマスタＣＰＵの選択処理から再度実行
する（ステップＣ１２）。

【００７９】また、図１０は物理ＣＰＵ５ａ〜５ｄの初
期化処理を示すフローチャートである。本プログラム
は、初期化プログラム格納用ＲＯＭ１３に格納されてお
り、物理ＣＰＵ５ａ〜５ｄへのＣＰＵ個別ハードウェア
リセット線２５を無効化することによって既定の命令ア
ドレスから実行される。従って、マスタＣＰＵの場合も
スレーブＣＰＵの場合も同じステップから処理を始め、
リセットステータス入力ポート２８からの情報に基づい
て途中からマスタＣＰＵの処理とスレーブＣＰＵの処理
へ分かれる。

【００８０】このタイミングではシステムのセットアッ
プが完了しておらず、主記憶部４が利用できないことが
予想されるため、自ＣＰＵ内の最小限のハードウェアを
初期化して以降の処理が実行できるようにする（ステッ
プＤ１）。次に、リセットステータス入力ポート２８か
らＣＰＵ個別ハードウェアリセット線２５の状況を読み
取り（ステップＤ２）、ＣＰＵ個別ハードウェアリセッ
ト線２５の無効化状況から、１本のみ（１ビットのみ）
無効化されている場合はマスタＣＰＵであり、２本以上
（２ビット以上）無効化されている場合はスレーブＣＰ
Ｕと判断する（ステップＤ３）。

【００８１】マスタＣＰＵである場合、ＣＰＵ個別ハー
ドウェアリセット線２５を監視するリセットステータス
入力ポート２８により、１ビットのみ無効化されている
ＣＰＵ個別ハードウェアリセット線２５のビット位置か
ら自分の物理ＣＰＵ番号がｎであることを認識し（ステ
ップＤ４）、システム構成情報格納用不揮発性ＲＡＭ１
４からＣＰＵ構成情報を読み取り、自分の状態を調べ
る。この場合、動作不安定等の理由により、物理ＣＰＵ
は実装したままＣＰＵ構成情報上ＯＦＦＬＩＮＥと指定
してシステムから切り離す場合がある（ステップＤ
５）。

【００８２】上記ＣＰＵ構成情報から物理ＣＰＵｎの状
態を判定し（ステップＤ６）、ＯＮＬＩＮＥであること
を認識した場合、スレーブＣＰＵを除く全てのシステム
ハードウェアのセットアップを実行する。これによっ
て、主記憶部４や周辺機器コントローラ８等が利用でき
るようになる（ステップＤ７）。ＯＦＦＬＩＮＥであっ
た場合は、ＨＡＬＴ命令を実行して停止する。この結
果、リセット制御部２７はタイムアウトを検出し、物理
ＣＰＵｎを以降の立ち上げ処理から外す。リセット制御
部２７は一旦システムを全て初期化した後マスタＣＰＵ
の選択から再度立ち上げ処理を開始する（ステップＤ
８）。

【００８３】上記ステップＤ７の後、マスタＣＰＵの初
期化完了をリセット情報レジスタ２９によってリセット
制御部２７へ報告し、リセット制御部２７は、この報告
を受けて、タイムアウト検出機構３２によるタイムアウ
ト監視を停止する（ステップＤ９）。そして、スレーブ
ＣＰＵの初期化処理を開始するために、内部変数として
論理ＣＰＵ番号変数ｍに１を、物理ＣＰＵ番号変数ｎに
ステップＤ４で認識した自ＣＰＵの物理ＣＰＵ番号の次
の物理ＣＰＵ番号を格納する。これによって、自ＣＰＵ
の次の物理ＣＰＵ番号を持った物理ＣＰＵから、１から
始まる論理ＣＰＵ番号ｍを順に割り当てるよう準備する
（ステップＤ１０）。

【００８４】他方、上記ステップＤ３において、スレー
ブＣＰＵであることを認識した場合は、自ＣＰＵ内のハ
ードウェアのみを初期化し（ステップＤ１１）、主記憶
部４上の完了フラグをセットし、マスタＣＰＵに初期化
完了を報告する（ステップＤ１２）。そして、ＨＡＬＴ
命令を実行することによって停止する。以降は、マスタ
ＣＰＵによる初期プログラムロードが完了した後、オペ
レーティングシステムがＣＰＵ間通信によって再起動す
る（ステップＤ１３）。

【００８５】また、図１１はマスタＣＰＵによるスレー
ブＣＰＵの選択、起動及び初期化完了処理の一連の処理
を示したフローチャートである。本処理の開始は、図７
のステップＡ１０に相当するが、以降はスレーブＣＰＵ
の初期化完了報告に至るまでのマスタＣＰＵによる一連
の処理を示しており、図７のステップＡ１０からステッ
プＡ１４の中でマスタＣＰＵが実行する詳細処理を示し
ている。ここでは、図９のリセット制御部２７による処
理との連係についても説明する。

【００８６】まず、ローカルバス７に接続されているシ
ステム構成情報格納用不揮発性ＲＡＭ１４から図５に示
すＣＰＵ構成情報を読み取る（ステップＥ１）。上記Ｃ
ＰＵ構成情報から物理ＣＰＵｎの状態を判定する。ここ
で、ｎはマスタＣＰＵの初期化処理時にマスタＣＰＵの
物理ＣＰＵ番号の次の番号に設定され、スレーブＣＰＵ
の立ち上げ処理が完了するたびに１加算する（ステップ
Ｅ２）。上記物理ＣＰＵｎがＯＦＦＬＩＮＥである場
合、初期化処理はできないので、次の物理ＣＰＵを調べ
るためｎに１加算する。これによって、リセット制御部
２７はＯＦＦＬＩＮＥを指定されている物理ＣＰＵへの
ＣＰＵ個別ハードウェアリセット線２５を有効に保ち、
当該物理ＣＰＵをＣＰＵバス３から論理的に切り離す
（ステップＥ３）。

【００８７】上記物理ＣＰＵｎがＯＮＬＩＮＥである場
合は、スレーブＣＰＵとしての初期化処理の準備を開始
する。ここでは、まず、ｍを論理ＣＰＵ番号として物理
ＣＰＵｎに対応する識別子設定レジスタ２６に設定す
る。識別子設定レジスタ２６は、図３に示すように構成
されているので、物理ＣＰＵｎに対応する部分にｍを指
定したバイト単位の書き込み要求で容易に値を設定でき
る（ステップＥ４）。そして、主記憶部４上にスレーブ
ＣＰＵの初期化完了を報告するための完了フラグを設
け、リセットし（ステップＥ５）、リセット情報レジス
タ２９によって物理ＣＰＵｎの起動をリセット制御部２
７へ指示する。このタイミングは図９のステップＣ１に
対応する（ステップＥ６）。

【００８８】リセット制御部２７による物理ＣＰＵｎの
起動を監視するため、内部変数Ｌにループカウントを設
定し（ステップＥ７）、リセットステータス入力ポート
２８からＣＰＵ個別ハードウェアリセット線２５の状況
を読み取り（ステップＥ８）、ＣＰＵ個別ハードウェア
リセット線２５の状況から物理ＣＰＵｎが起動されたか
否かを判定する。起動された場合は、物理ＣＰＵｎに対
応するＣＰＵ個別ハードウェアリセット線２５がリセッ
ト制御部２７によって無効化される（ステップＥ９）。
上記物理ＣＰＵｎに対応するＣＰＵ個別ハードウェアリ
セット線２５が無効化され、物理ＣＰＵｎが起動された
ことが確認した後、主記憶部４上の完了フラグがセット
されるのを待つ。

【００８９】上記物理ＣＰＵｎの初期化が失敗した場合
は、マスタＣＰＵはこのままハングするが、リセット制
御部２７がタイムアウト検出機構３２によってタイムア
ウトを検出してタイムアウト処理を開始し、全ハードウ
ェアを一旦リセットするため、その時点で、当該ＣＰＵ
はハング状態を抜け出すことができる。逆に、共有バス
構造であることから、物理ＣＰＵｎの初期化が失敗した
場合には、以降のＣＰＵバス３による処理が保証されな
いので、マスタＣＰＵがここでタイムアウト監視をして
も、マスタＣＰＵによる以降の処理が継続できない場合
がある。このタイミングは、図９のステップＣ５に対応
する（ステップＥ１０）。

【００９０】上記物理ＣＰＵｎの初期化処理完了報告を
受け、リセット情報レジスタ２９によってリセット制御
部２７に処理完了を報告する。リセット制御部２７はこ
の報告を受けてタイムアウト検出機構による監視を停止
する。この処理は図９のステップＣ６からステップＣ８
に対応する（ステップＥ１１）。

【００９１】上記ステップＥ９において、物理ＣＰＵｎ
がスタートしない場合は、Ｌに格納されたループカウン
トを１減らし（ステップＥ１２）、Ｌに格納されたルー
プカウントを判定し、ゼロであった場合にはタイムアウ
トと判断し、リセット制御部２７が物理ＣＰＵｎを「障
害」と判断したものとみなす。このタイミングは図９の
ステップＣ３に対応する。この結果、物理ＣＰＵｎの次
の物理ＣＰＵ番号に相当するＣＰＵの起動可否判定をす
るためステップＥ３へ戻る。一方、タイムアウトでない
間は、ステップＥ８とステップＥ９の処理を繰り返す
（ステップＥ１３）。

【００９２】以上の処理方式によって、不良ＣＰＵへの
ＣＰＵ個別ハードウェアリセット線２５を有効に保持し
たままＣＰＵバス３から論理的に切り離した状態で正常
なＣＰＵのみでシステムの立ち上げを完了することがで
きる。また、正常なＣＰＵのＣＰＵ番号もゼロから連続
的に定義することができる。なお、本実施例１は４ＣＰ
Ｕの場合であるが、４ＣＰＵ以上でも同様に実現でき
る。

【００９３】従って、上記実施例１による効果を列挙す
れば次の通りとなる。 （１）．識別子設定レジスタ２６により、正常なＣＰＵ
にのみ既定の順序でＣＰＵ番号を指定し、リセット制御
部２７により、不良ＣＰＵを共有バスから論理的に切り
離し、タイムアウト検出に基づいて立ち上げ処理中に不
良ＣＰＵを検出し自動的に再立ち上げを開始し、立ち上
げ処理タイムアウト時のハードウェアの異常状態を解除
し、リセットステータス入力ポート２８とリセット情報
レジスタ２６の内容に基づき任意のＣＰＵが中心となっ
て立ち上げ処理を制御可能にするようにしたので、任意
のＣＰＵが不良であっても残りの正常なＣＰＵに自動的
に既定のＣＰＵ番号を設定して既存のソフトウェアとの
互換を保ち、不良ＣＰＵをシステムから切り離して自動
的に縮退運転を開始するため自動運転を確実に実施で
き、立ち上げ処理をＣＰＵが中心となって制御できるこ
とから少ないハードウェア追加で済み低価格のシステム
構成でシステムの運転を開始することができるという効
果がある。

【００９４】（２）．システムリセット信号によって識
別子設定レジスタ２６がマスタＣＰＵのＣＰＵ番号を全
てのレジスタに設定するため、任意のＣＰＵを容易にマ
スタＣＰＵに選択できると共にＣＰＵ個別ハードウェア
リセット線２５が有効なレジスタにのみ共有バスからの
値を設定できるようにしたため、最小のハードウェアで
構成でき、値の設定も容易になるという効果がある。

【００９５】（３）．ＣＰＵ個別ハードウェアリセット
線２５を有効に保つことによってＣＰＵを論理的に切り
離すため、汎用ＬＳＩを利用したシステムにおいても容
易に採用できるという効果がある。

【００９６】（４）．上記リセット制御部２７により、
各ＣＰＵの立ち上げ処理をタイムアウト検出機構３２で
監視し、タイムアウトを検出した際には、当該ＣＰＵを
以降の立ち上げ処理から外すことにより、立ち上げ障害
を発生したＣＰＵをシステムから一時的に切り離し、不
良ＣＰＵをシステムから切り離して縮退運転を開始して
自動運転を確実に実施することができるという効果があ
る。

【００９７】（５）．ＣＰＵ個別ハードウェアリセット
線２５を無効化することによって全てのＣＰＵを特定の
アドレスから起動するため、単一の初期化プログラム格
納用ＲＯＭ１３によって全てのＣＰＵを立ち上げること
ができ、安価に構成できるという効果がある。

【００９８】（６）．リセット制御部２７がマスタＣＰ
Ｕの立ち上げを監視し、タイムアウト検出時にシステム
リセットを実施した後再立ち上げを行うことから、タイ
ムアウト発生時のハードウェアの異常状態を解除でき、
再立ち上げ成功の確実性を高めると共に不良ＣＰＵを容
易に識別することができるという効果がある。

【００９９】（７）．ＣＰＵはＣＰＵ個別ハードウェア
リセット線２５が１ビットのみ無効化されていることか
ら自分がマスタＣＰＵであることを認識すると共に自分
の物理ＣＰＵ番号を知ることができるため、マスタＣＰ
Ｕの立ち上げ処理を円滑に行うことができ、少ないハー
ドウェアで安価に実現できるという効果がある。

【０１００】（８）．マスタＣＰＵにより不揮発性ＲＡ
Ｍ１４のＣＰＵ構成情報に基づいてスレーブＣＰＵとし
て初期化処理すべきＣＰＵを選択しＣＰＵ番号を決定し
識別子設定レジスタ２６に設定し、スレーブＣＰＵの立
ち上げ処理を、１台ずつ立ち上げ完了を確認しつつ進め
るため、不良ＣＰＵを少ないハードウェアで容易に識別
できるという効果がある。

【０１０１】（９）．リセット制御部２７により、スレ
ーブＣＰＵの立ち上げタイムアウトを検出した際、シス
テムリセットを行った後マスタＣＰＵの立ち上げから再
試行することから、タイムアウト発生時のハードウェア
の異常状態を解除でき、再立ち上げ成功の確実性を高め
ることができるという効果がある。

【０１０２】（１０）．各スレーブＣＰＵは、ＣＰＵ個
別ハードウェアリセット線２５が２ビット以上無効化さ
れていることから自分がスレーブＣＰＵで有ることを認
識するため、スレーブＣＰＵの立ち上げ処理を円滑に行
うことができ、少ないハードウェアで実現できるという
効果がある。

【０１０３】実施例２．次に、図１２は請求項１１ない
し１４に対応する実施例２に係る対称型マルチプロセッ
サシステムとしての情報処理装置を示すブロック構成図
である。図１２において、図１に示す実施例１と同一部
分は同一符号を付してその説明は省略する。新たな符号
として、１５はローカルバス７端に設けられて通信路を
接続する入出力ポート、１６はシステムボード２とは別
の電源で動作しシステムの環境異常等を監視するシステ
ム監視装置、１７は保守コンソール、１８はモデム、１
９は通信回線、２０は遠隔コンソール、２１は物理ＣＰ
Ｕ５ａ〜５ｄとシステム監視装置１６間のデータ通信を
行うための通信路で、物理ＣＰＵ５ａ〜５ｄで実行され
るシステム監視ソフトウェア等がシステム監視装置１６
からシステム状態情報を得るため等に利用する。３０は
物理ＣＰＵ５ａ〜５ｄの障害情報を保存するＣＰＵ構成
制御情報、３１はリセット制御部２７とシステム監視装
置１６間のデータ通信をするためのリセット通信路であ
り、通信路２１がシステム運転中に物理ＣＰＵ５ａ〜５
ｄによって利用されるもので、システムが正常に動作し
ている間のみ利用できるものであるのに対し、リセット
通信路３１はシステム立ち上げの際に、リセット制御部
２７がシステム監視装置１６からＣＰＵ構成制御情報３
０を読み書きするために利用するもので、システムの動
作状況には無関係に利用できる。

【０１０４】すなわち、上記図１２に示す実施例２に係
る情報処理装置は、図１に示す実施例１において、シス
テム監視装置１６内のＣＰＵ構成制御情報３０を追加す
ることによって、システム立ち上げ時に障害を発生した
物理ＣＰＵの記録をシステムボード２の電源切断後も保
存して次回の立ち上げから再利用することができるよう
にすると共に、その障害情報を保守コンソール１７及び
遠隔コンソール２０から読み取れるようにし、また、保
守コンソール１７及び遠隔コンソール２０から不良ＣＰ
ＵをＣＰＵ構成制御情報３０に指定することによって、
任意の物理ＣＰＵを外してシステムを立ち上げることを
可能にしている。

【０１０５】また、図１３は上記システム監視装置１６
が保持しているＣＰＵ構成制御情報３０のうち、ＣＰＵ
障害情報に関する部分を示した図である。各データは、
該当する物理ＣＰＵ５ａ〜５ｄの障害状態を示してお
り、この例では、論理ＣＰＵ番号が０の物理ＣＰＵ５ａ
のみが障害と記録されている。このデータは、各物理Ｃ
ＰＵ５ａ〜５ｄの初期化処理時にリセット制御部２７に
よって読み取られ、障害状態の物理ＣＰＵを論理的にＣ
ＰＵバス３から切り離すために用いられる。また、初期
化処理中に不良ＣＰＵが発見された場合には、リセット
制御部２７が不良ＣＰＵの対応するデータを障害と記録
するため、システムボード２の電源切断後の次回のシス
テム立ち上げに本障害情報が利用できると共にシステム
ボード２の電源投入いかんに関わらず任意のタイミング
で遠隔コンソール２０から不良ＣＰＵを識別できるの
で、以降の立ち上げ時間を短縮できると共に保守性を高
めることができる。さらに、不安定な物理ＣＰＵ５ａ〜
５ｄに対応するデータをあらかじめ障害と記録しておく
ことによって、当該ＣＰＵをシステムから一時的に切り
離すことができるため、システムの信頼性を高めること
もできる。

【０１０６】以下、本実施例２の情報処理装置の動作を
図１４及び図１５に示すフローチャートに従って説明す
る。図１４は本実施例２におけるシステム初期化処理の
全容を示すフローチャートであり、また、図１５は図１
４のステップＦ３におけるリセット制御部２７の初期化
処理を詳しく説明したフローチャートである。

【０１０７】まず、電源投入後、システムの初期化を完
了して初期プログラムロードを開始するまでの動作は概
ね実施例１に係る図７に示すシステム初期化基本処理の
フローチャートと同じであり、図７のフローチャートと
異なる処理をするのはステップＦ３とステップＦ１５で
ある。すなわち、まず、ステップＦ１及びＦ２は、図７
に示すステップＡ１及びＡ２と同様であり、電源投入に
より、図１２に示したシステムボード２の全ハードウェ
アに電源が供給される（ステップＦ１）。電源が投入さ
れると、パワーオンリセット生成部２２はパワーオンリ
セット信号線２３を有効にする。このパワーオンリセッ
ト信号線２３が有効になることによって、システムボー
ド２上の全ハードウェアは物理ＣＰＵ５ａ〜５ｄによる
初期化処理が開始できる最小限の初期状態に設定される
（ステップＦ２）。

【０１０８】この時、識別子設定レジスタ２６の各ビッ
トを全てゼロに設定することによって、全ての物理ＣＰ
Ｕ５ａ〜５ｄの論理ＣＰＵ番号をマスタＣＰＵの論理Ｃ
ＰＵ番号であるゼロに指定する。また、リセット情報レ
ジスタ２９の各ビットも全てゼロに設定することによっ
て、各物理ＣＰＵ５ａ〜５ｄの起動要求及び初期化完了
報告を全て無効にする。また、リセット制御部２７は、
パワーオンリセット信号線２３の有効信号をリセット入
力で受け、全てのＣＰＵ個別ハードウェアリセット線２
５ａ〜２５ｄを有効にする。これによって、物理ＣＰＵ
５ａ〜５ｄ初期化されると共に、ＣＰＵバス３から論理
的に切り離される。

【０１０９】また、ＣＰＵバス３へのバス要求も無効化
される。なお、リセット制御部２７は、起動すべき物理
ＣＰＵ５ａ〜５ｄが決定するまでＣＰＵ個別ハードウェ
アリセット線２５ａ〜２５ｄを有効にすることによっ
て、物理ＣＰＵ５ａ〜５ｄをＣＰＵバス３から論理的に
切り離す。その結果、起動すべき物理ＣＰＵとして選択
されない場合には、当該ＣＰＵを縮退した状態でシステ
ムが立ち上がる。

【０１１０】その後、上記リセット制御部２７は、パワ
ーオンリセット信号線２３が無効になったタイミングで
内部状態の初期化を開始する（ステップＦ３）。なお、
上記リセット制御部２７による自己の初期化とＣＰＵ構
成制御情報３０の読み取り処理で、実施例１ではリセッ
ト制御部２７の内部変数であるＣＰＵ障害記録のみによ
ってマスタＣＰＵを選択していたが、ここでは、システ
ム監視装置１６からＣＰＵ構成制御情報３０をＣＰＵ障
害記録に写し取ってから、マスタＣＰＵの選択を行う。
この結果、ＣＰＵ構成制御情報３０にあらかじめ指定さ
れていたＣＰＵ障害情報に従って不良ＣＰＵをマスタＣ
ＰＵの選択から外すことができるようになる。なお、シ
ステム監視装置１６の障害でＣＰＵ構成制御情報３０が
読み取れなかった場合は、実施例１と同様にＣＰＵ障害
記録のみによってマスタＣＰＵを選択する。

【０１１１】ステップＦ４ないしステップＦ１４まで
は、図７に示すステップＡ４ないしＡ１４と同様であ
る。すなわち、リセット制御部２７は、上記ステップＦ
４でマスタＣＰＵに選択した物理ＣＰＵに対応するＣＰ
Ｕ個別ハードウェアリセット線２５のみを無効にするこ
とによって起動する。リセット制御部２７は、物理ＣＰ
Ｕ５ａをマスタＣＰＵに選択し、ＣＰＵ個別ハードウェ
アリセット線２５ａを無効にすると共に、タイムアウト
検出機構３２によって物理ＣＰＵ５ａの初期化処理時間
を監視する。これによって、物理ＣＰＵ５ａ内のプロセ
ッサ５１は、初期化プログラム格納用ＲＯＭ１３内の既
定の命令アドレスから初期化プログラムの最初の命令を
読み出すためのバス要求を発行する（ステップＦ４、Ｆ
５）。

【０１１２】このとき、リセット制御部２７によってマ
スタＣＰＵに選択された物理ＣＰＵ５ａは、自分がマス
タＣＰＵであることを認識し、自ＣＰＵの内部ハードウ
ェアのセットアップをした上でシステムボード２のハー
ドウェアセットアップを実行する。本ステップＦ６の処
理が完了することによって、主記憶部４及び周辺機器コ
ントローラ８が正常に利用できるようになる。初期化処
理が正常に終了した場合には、マスタＣＰＵ５ａはリセ
ット情報レジスタ２９を介してリセット制御部２７に処
理終了を報告し、それを受けてリセット制御部２７は、
タイムアウト検出機構３２による監視を停止する（ステ
ップＦ６）。

【０１１３】上記リセット制御部２７は、タイムアウト
検出機構３２によってマスタＣＰＵの初期化処理時間を
監視し、マスタＣＰＵ５ａからリセット情報レジスタ２
９によって既定の時間内に処理終了が報告されなかった
場合にはタイムアウトを検出し、タイムアウト処理を開
始する（ステップＦ７）。マスタＣＰＵ５ａは、残りの
物理ＣＰＵ５ｂないし５ｄについてスレーブＣＰＵとし
ての初期化処理を逐次繰り返す。これによって、以降の
スレーブＣＰＵの初期化処理が失敗した場合には、どの
物理ＣＰＵが原因になったかを容易に判定できる（ステ
ップＦ８）。

【０１１４】マスタＣＰＵ５ａは、全てのスレーブＣＰ
Ｕの初期化完了を確認し、最終的に何台のスレーブＣＰ
Ｕが利用可能かを知ることができる。これに引続き、フ
ロッピーディスク装置１１または磁気ディスク装置１２
から初期プログラムロードを開始する。これによって、
オペレーティングシステムが立ち上がり、情報処理装置
１のシステム運転が開始される（ステップＦ９）。

【０１１５】マスタＣＰＵ５ａは、システム構成情報格
納用不揮発性ＲＡＭ１４内のＣＰＵ構成情報に基づいて
スレーブＣＰＵとして初期化処理を開始すべき物理ＣＰ
Ｕを選択すると共に、論理ＣＰＵ番号を決定して識別子
設定レジスタ２６に設定する。さらに、スレーブＣＰＵ
からの初期化完了報告を受けるための主記憶部４上の完
了フラグをリセットした後、リセット情報レジスタ２９
によってリセット制御部２７へ当該物理ＣＰＵの起動を
指示する（ステップＦ１０）。

【０１１６】上記リセット制御部２７は、マスタＣＰＵ
からリセット情報レジスタ２９によって物理ＣＰＵの起
動を指示されると、内部変数であるＣＰＵ障害情報を調
べる。もし、当該物理ＣＰＵが「障害」であることが判
明すると、リセット制御部２７は当該物理ＣＰＵを起動
不可と判断し、ＣＰＵ個別ハードウェアリセット線２５
の無効化による当該物理ＣＰＵの起動を止める。一方、
マスタＣＰＵは、リセット情報レジスタ２９による物理
ＣＰＵの起動を指示した後、リセットステータス入力ポ
ート２８から選択した物理ＣＰＵに対応するＣＰＵ個別
ハードウェアリセット線２５の状態を監視し、既定の時
間内に無効化されない場合には、当該物理ＣＰＵが「障
害」であったと判断し、次の物理ＣＰＵの初期化処理へ
移る（ステップＦ１１）。

【０１１７】上記リセット制御部２７は、マスタＣＰＵ
から起動指示を受けた物理ＣＰＵが起動可能と判断し、
対応するＣＰＵ個別ハードウェアリセット線２５を無効
化して当該物理ＣＰＵを起動する。さらに、タイムアウ
ト検出機構３２によってスレーブＣＰＵの初期化処理を
監視する（ステップＦ１２）。

【０１１８】スレーブＣＰＵは、図１０のフローチャー
トに従って自分がスレーブＣＰＵであることを認識し、
スレーブＣＰＵ用の初期化処理を実行し、完了を主記憶
部４上の完了フラグをセットすることによってマスタＣ
ＰＵへ報告する。報告を受けたマスタＣＰＵは、リセッ
ト情報レジスタ２９によってリセット制御部２７へ当該
物理ＣＰＵの初期化完了を報告し、リセット制御部２７
は、タイムアウト検出機構による監視を停止する（ステ
ップＦ１３）。

【０１１９】上記リセット制御部２７は、タイムアウト
検出機構３２によってスレーブＣＰＵの初期化処理時間
を監視し、スレーブＣＰＵの初期化完了報告を受けたマ
スタＣＰＵからリセット情報レジスタ２９によって既定
の時間内に処理終了が報告されなかった場合にはタイム
アウトを検出し、タイムアウト処理を開始する（ステッ
プＦ１４）。

【０１２０】タイムアウト処理を開始するにあたって、
障害ＣＰＵをＣＰＵ障害記録に設定すると共に、ここで
は、改訂後のＣＰＵ障害記録をシステム監視装置１６内
のＣＰＵ構成制御情報３０に書き戻す。この結果、保守
コンソール１７及び遠隔コンソール２０から任意のタイ
ミングで物理ＣＰＵ５ａ〜５ｄの障害状況を把握するこ
とができ、保守性を向上することができる。また、実施
例１では、システムボードの電源を落すとＣＰＵ障害記
録が失われ、次に立ち上げる場合には再度不良ＣＰＵの
切りわけをしていたが、本実施例２では、ＣＰＵ障害記
録がシステム監視装置１６内のＣＰＵ構成制御情報３０
に記録されることから、次に立ち上げる場合には、以前
に検出された不良ＣＰＵをあらかじめ立ち上げ処理から
外すことができ、立ち上げ処理時間を短縮することがで
きる（ステップＦ１５）。

【０１２１】リセット制御部２７は、システムリセット
要求線３３を有効にすることによって、システムリセッ
ト信号線３５を有効にしてシステムボード２上の全ての
ハードウェアリセット入力を有効にする。タイムアウト
が発生した場合には、ＣＰＵバス３またはローカルバス
７が不良ＣＰＵ等のために占有されたままになっている
場合が予想されるため、リセット制御部２７以外は通常
の動作が期待できない状況にある。従って、リセット制
御部２７からシステムリセット要求を発行して、一旦全
てのハードウェアを初期化する必要がある（ステップＦ
１６）。システムボート２上の全てのハードウェアはパ
ワーオンリセット直後の初期状態にリセットされる（ス
テップＦ１７）。

【０１２２】リセット制御部２７は、全ての物理ＣＰＵ
５ａ〜５ｄをＣＰＵ個別ハードウェアリセット線２５ａ
〜２５ｄを全て有効にすることによって初期化すると共
に、論理的にＣＰＵバス３から切り離す。以上の処理完
了後、リセット制御部２７は、上記ステップＦ４のマス
タＣＰＵの選択処理から再試行する。以上の処理は、ス
レーブＣＰＵの初期化処理の場合も同様に行われ、これ
によって、障害を起こしたスレーブＣＰＵがＣＰＵバス
３を占有している場合であっても、占有状態を解除して
立ち上げ処理を再試行することができる（ステップＦ１
８）。

【０１２３】また、図１４の上記ステップＦ３の詳細を
図１５のフローチャートに従って説明する。本処理は、
リセット制御部２７によって実行される処理で、システ
ム監視装置１６内のＣＰＵ構成制御情報３０によってＣ
ＰＵ障害記録を作成する処理フローを示している。パワ
ーオンリセットが無効化されると、リセット制御部２７
は内部ハードウェアの初期化を実行する（ステップＧ
１）。リセット制御部２７は内部で利用する変数を初期
化する。特に、ＣＰＵ障害記録については、全ての物理
ＣＰＵ５ａ〜５ｄを「正常」と設定する（ステップＧ
２）。そして、システム監視装置１６へリセット通信路
３１を経由してＣＰＵ構成制御情報３０の転送要求を発
行する（ステップＧ３）。

【０１２４】その後、タイムアウト検出機構３２によっ
て、システム監視装置１６の応答を監視し（ステップＧ
４）、システム監視装置１６によるデータ転送の完了を
調べる（ステップＧ５）。データ転送が完了した場合
は、タイムアウト検出機構３２による監視を停止し（ス
テップＧ６）、システム監視装置１６から転送されたＣ
ＰＵ構成制御情報３０をＣＰＵ障害記録に読み取る。こ
こでは、ＣＰＵ構成制御情報３０に物理ＣＰＵ０（５
ａ）が「障害」と記録されていた例を示した（ステップ
Ｇ７）。

【０１２５】上記ステップＧ５でデータ転送が完了して
いない場合は、タイムアウト検出機構３２によるタイム
アウト検出を確認する。タイムアウトでない場合はステ
ップＧ５へ戻ってデータ転送を待つ。一方、タイムアウ
トの場合は、システム監視装置１６に障害が発生してい
るものと判断し、ＣＰＵ構成制御情報３０の読み取りは
諦めて、現状のＣＰＵ障害記録をそのまま使用して処理
を続行する。この結果、論理物理番号が０の物理ＣＰＵ
５ａがマスタＣＰＵに選択される（ステップＧ８）。

【０１２６】以上の処理方式によって、ＣＰＵ構成制御
情報から不良ＣＰＵを確認することができると共に、あ
らかじめＣＰＵ構成制御情報に障害情報を登録しておく
ことによって、遠隔からでも不安定なＣＰＵをシステム
から切り離すことができる。なお、本実施例２は４ＣＰ
Ｕの場合であるが、４ＣＰＵ以上でも同様に実現でき
る。

【０１２７】上記実施例２に係る効果を列挙すれば次の
通りとなる。 （１）．実施例１の構成に対し、リセット制御部２７と
の間でデータ転送を行うリセット通信路３１を介して接
続されて各ＣＰＵの障害情報を保存するＣＰＵ構成制御
情報３０を有するシステム監視装置１６をさらに備えた
ことにより、ＣＰＵ構成制御情報３０に障害を発生した
ＣＰＵの記録をシステムボード２の電源切断後も保存で
き、不良ＣＰＵの記録を電源切断後の次回の立ち上げに
おいても利用可能とすると共に任意のタイミングで不良
ＣＰＵを確認でき、次回からのシステム立ち上げ処理時
間を短縮させると共に保守性を高めることができるとい
う効果がある。

【０１２８】（２）．（１）項において、上記リセット
制御部２７により、システム監視装置１６内のＣＰＵ構
成制御情報３０の内容に基づいて不良ＣＰＵをシステム
から切り離すことから、事前に不安定なＣＰＵを指定し
てシステムから切り離すことができ、保守性及び可用性
を高める効果がある。

【０１２９】（３）．（１）項において、上記リセット
制御部２７により、上記システム監視装置１６からのＣ
ＰＵ構成制御情報３０の読み取りをタイムアウト検出機
構３２によって監視し、タイムアウトを検出した際には
全てのＣＰＵを正常とみなして立ち上げ処理を継続する
ことにより、タイムアウト検出時、全てのＣＰＵが正常
であると見なして立ち上げ処理を継続させて、システム
監視装置１６の障害が発生してもシステム立ち上げを完
了でき、可用性を高める効果がある。

【０１３０】（４）．（１）項において、上記リセット
制御部２７により、各ＣＰＵの立ち上げ処理をタイムア
ウト検出機構３２で監視し、タイムアウトを検出した際
には、ＣＰＵ構成制御情報３０に当該ＣＰＵの障害発生
を記録することにより、不良ＣＰＵの記録をシステム監
視装置１６内に保存して、電源切断後の次回の立ち上げ
時に当該情報を生かすと共に任意のタイミングで不良Ｃ
ＰＵの状態を確認できると共に、次回の立ち上げ処理か
ら自動的に当該ＣＰＵを切り離すため、保守性及び信頼
性を高めると共に立ち上げ処理時間を短縮する効果があ
る。

【０１３１】

【発明の効果】以上のように、この発明の請求項１によ
れば、識別子設定レジスタにより、正常なＣＰＵにのみ
既定の順序でＣＰＵ番号を指定し、リセット制御部によ
り、不良ＣＰＵを共有バスから論理的に切り離し、タイ
ムアウト検出に基づいて立ち上げ処理中に不良ＣＰＵを
検出し自動的に再立ち上げを開始し、立ち上げ処理タイ
ムアウト時のハードウェアの異常状態を解除し、リセッ
トステータス入力ポートとリセット情報レジスタの内容
に基づき任意のＣＰＵが中心となって立ち上げ処理を制
御可能にするようにしたので、任意のＣＰＵが不良であ
っても残りの正常なＣＰＵに自動的に既定のＣＰＵ番号
を設定して既存のソフトウェアとの互換を保ち、不良Ｃ
ＰＵをシステムから切り離して自動的に縮退運転を開始
するため自動運転を確実に実施でき、立ち上げ処理をＣ
ＰＵが中心となって制御できることから少ないハードウ
ェア追加で済み低価格のシステム構成でシステムの運転
を開始することができるという効果がある。

【０１３２】また、請求項２によれば、請求項１におい
て、システムリセット信号によって識別子設定レジスタ
がマスタＣＰＵのＣＰＵ番号を全てのレジスタに設定す
るため、任意のＣＰＵを容易にマスタＣＰＵに選択でき
ると共にＣＰＵ個別ハードウェアリセット線が有効なレ
ジスタにのみ共有バスからの値を設定できるようにした
ため、最小のハードウェアで構成でき、値の設定も容易
になるという効果がある。

【０１３３】また、請求項３によれば、請求項１におい
て、ＣＰＵ個別ハードウェアリセット線を有効に保つこ
とによってＣＰＵを論理的に切り離すため、汎用ＬＳＩ
を利用したシステムにおいても容易に採用できるという
効果がある。

【０１３４】また、請求項４によれば、請求項１におい
て、リセット制御部により、各ＣＰＵの立ち上げ処理を
タイムアウト検出機構で監視し、タイムアウトを検出し
た際には、当該ＣＰＵを以降の立ち上げ処理から外すこ
とにより、立ち上げ障害を発生した不良ＣＰＵをシステ
ムから切り離して縮退運転を開始して自動運転を確実に
実施することができるという効果がある。

【０１３５】また、請求項５によれば、請求項１におい
て、ＣＰＵ個別ハードウェアリセット線を無効化するこ
とによって全てのＣＰＵを特定のアドレスから起動する
ため、単一の初期化プログラム格納用ＲＯＭによって全
てのＣＰＵを立ち上げることができ、安価に構成できる
という効果がある。

【０１３６】また、請求項６によれば、請求項１におい
て、リセット制御部がマスタＣＰＵの立ち上げを監視
し、タイムアウト検出時にシステムリセットを実施した
後再立ち上げを行うことから、タイムアウト発生時のハ
ードウェアの異常状態を解除でき、再立ち上げ成功の確
実性を高めると共に不良ＣＰＵを容易に識別することが
できるという効果がある。

【０１３７】また、請求項７によれば、請求項６におい
て、ＣＰＵはＣＰＵ個別ハードウェアリセット線が１ビ
ットのみ無効化されていることから自分がマスタＣＰＵ
であることを認識すると共に自分の物理ＣＰＵ番号を知
ることができるため、マスタＣＰＵの立ち上げ処理を円
滑に行うことができ、少ないハードウェアで安価に実現
できるという効果がある。

【０１３８】また、請求項８によれば、請求項７におい
て、マスタＣＰＵにより不揮発性ＲＡＭのＣＰＵ構成情
報に基づいてスレーブＣＰＵとして初期化処理すべきＣ
ＰＵを選択しＣＰＵ番号を決定し識別子設定レジスタに
設定し、スレーブＣＰＵの立ち上げ処理を、１台ずつ立
ち上げ完了を確認しつつ進めるため、不良ＣＰＵを少な
いハードウェアで容易に識別できるという効果がある。

【０１３９】また、請求項９によれば、請求項８におい
て、リセット制御部によりスレーブＣＰＵの立ち上げタ
イムアウトを検出した際、システムリセットを行った後
マスタＣＰＵの立ち上げから再試行することから、タイ
ムアウト発生時のハードウェアの異常状態を解除でき、
再立ち上げ成功の確実性を高めることができるという効
果がある。

【０１４０】また、請求項１０によれば、請求項７にお
いて、各スレーブＣＰＵは、ＣＰＵ個別ハードウェアリ
セット線が２ビット以上無効化されていることから自分
がスレーブＣＰＵで有ることを認識するため、スレーブ
ＣＰＵの立ち上げ処理を円滑に行うことができ、少ない
ハードウェアで実現できるという効果がある。

【０１４１】また、請求項１１によれば、請求項１にお
いて、リセット制御部との間でデータ転送を行うリセッ
ト通信路を介して接続されて各ＣＰＵの障害情報を保存
するＣＰＵ構成制御情報を有するシステム監視装置をさ
らに備えたことにより、ＣＰＵ構成制御情報に障害を発
生したＣＰＵの記録をシステムボードの電源切断後も保
存でき、不良ＣＰＵの記録を電源切断後の次回の立ち上
げにおいても利用可能とすると共に任意のタイミングで
不良ＣＰＵを確認でき、次回からのシステム立ち上げ処
理時間を短縮させると共に保守性を高めることができる
という効果がある。

【０１４２】また、請求項１２によれば、請求項１１に
おいて、リセット制御部により、システム監視装置内の
ＣＰＵ構成制御情報の内容に基づいて不良ＣＰＵをシス
テムから切り離すことから、事前に不安定なＣＰＵを指
定してシステムから切り離すことができ、保守性及び可
用性を高める効果がある。

【０１４３】また、請求項１３によれば、請求項１１に
おいて、リセット制御部により、上記システム監視装置
からのＣＰＵ構成制御情報の読み取りをタイムアウト検
出機構によって監視し、タイムアウトを検出した際には
全てのＣＰＵを正常とみなして立ち上げ処理を継続する
ことにより、タイムアウト検出時、全てのＣＰＵが正常
であると見なして立ち上げ処理を継続させて、システム
監視装置の障害が発生してもシステム立ち上げを完了で
き、可用性を高める効果がある。

【０１４４】また、請求項１４によれば、請求項１１に
おいて、リセット制御部により、各ＣＰＵの立ち上げ処
理をタイムアウト検出機構で監視し、タイムアウトを検
出した際には、ＣＰＵ構成制御情報に当該ＣＰＵの障害
発生を記録することにより、不良ＣＰＵの記録をシステ
ム監視装置内に保存して、電源切断後の次回の立ち上げ
時に当該情報を生かすと共に任意のタイミングで不良Ｃ
ＰＵの状態を確認できると共に、次回の立ち上げ処理か
ら自動的に当該ＣＰＵを切り離すため、保守性及び信頼
性を高めると共に立ち上げ処理時間を短縮する効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施例１に係る対称型マルチプロ
セッサシステムとしての情報処理装置を示すブロック構
成図である。

【図２】 この発明の実施例１に係る物理ＣＰＵを示す
機能ブロック図である。

【図３】 この発明の実施例１に係る識別子設定レジス
タを示す機能ブロック図である。

【図４】 この発明の実施例１に係るリセット情報レジ
スタを示す機能ブロック図である。

【図５】 この発明の実施例１に係るシステム構成情報
格納用不揮発性ＲＡＭ内のＣＰＵ構成情報の内容を示し
た模式図である。

【図６】 この発明の実施例１に係る電源投入時のリセ
ットタイミングを示すタイミングチャートである。

【図７】 この発明の実施例１に係るシステム初期化処
理の全容を示すフローチャートである。

【図８】 この発明の実施例１に係るリセット制御部に
よるマスタＣＰＵの選択処理を示すフローチャートであ
る。

【図９】 この発明の実施例１に係るリセット制御部に
よる物理ＣＰＵの起動とタイムアウト監視処理を示すフ
ローチャートである。

【図１０】 この発明の実施例１に係る物理ＣＰＵの初
期化処理を示すフローチャートである。

【図１１】 この発明の実施例１に係るマスタＣＰＵに
よるスレーブＣＰＵの選択・起動及び初期化完了報告の
一連の処理を示したフローチャートである。

【図１２】 この発明の実施例２に係る対称型マルチプ
ロセッサシステムとしての情報処理装置を示すブロック
構成図である。

【図１３】 この発明の実施例２に係るＣＰＵ構成制御
情報３０内のＣＰＵ障害情報を示した模式図である。

【図１４】 この発明の実施例２に係るシステム初期化
処理の全容を示すフローチャートである。

【図１５】 この発明の実施例２に係るリセット制御部
２７の内部初期化処理とＣＰＵ構成制御情報の読み取り
処理を示すフローチャートである。

【図１６】 従来の対称型マルチプロセッサとしての情
報処理装置を示すブロック構成図である。

【図１７】 従来例に係るシステム初期化処理の全容を
示すフローチャートである。

【符号の説明】

１ 情報処理装置、２ システムボード、３ ＣＰＵバ
ス、４ 主記憶部、５ａ〜５ｄ 物理ＣＰＵ、６ バス
ブリッジ、７ ローカルバス、８ａ〜８ｄ 周辺機器コ
ントローラ、１３ 初期化プログラム格納用ＲＯＭ、１
４ システム構成情報格納用不揮発性ＲＡＭ、１６ シ
ステム監視装置、２２ パワーオンリセット生成部、２
３ パワーオンリセット信号線、２４ａ〜２４ｄ 論理
ＣＰＵ番号指定線、２５ａ〜２５ｄ ＣＰＵ個別ハード
ウェアリセット線、２６ 識別子設定レジスタ、２７
リセット制御部、２８ リセットステータス入力ポー
ト、２９ リセット情報レジスタ、３０ ＣＰＵ構成制
御情報、３１ リセット通信路、３２ タイムアウト検
出機構、３３ システムリセット要求線、３４ ＯＲ回
路、３５ システムリセット信号線。

フロントページの続き (71)出願人 594095981 アプリコット・コンピュータ・リミテッド ＡＰＲＩＣＯＴ ＣＯＭＰＵＴＥＲ ＬＩ ＭＩＴＥＤ イギリス国、バーミンガム・ビー37・７ワ イエス、バーミンガム・ビジネス・パー ク、パークサイド 3500 ＃ 3500 ＰＡ ＲＫＳＩＤＥ， ＢＩＲＭＩＮＧＨＡＭ ＢＵＳＩＮＥＳＳ ＰＡＲＫ， ＢＩＲＭ ＩＮＧＨＡＭ Ｂ37 ７ＹＳ， Ｕ．Ｋ. (72)発明者 小林 智 鎌倉市上町屋325番地 三菱電機株式会社 情報システム製作所内 (72)発明者 横井 俊一 鎌倉市上町屋325番地 三菱電機株式会社 情報システム製作所内 (72)発明者 高張 ▲邦▼夫 鎌倉市上町屋325番地 三菱電機株式会社 情報システム製作所内 (72)発明者 中村 洋一 鎌倉市上町屋325番地 三菱電機株式会社 情報システム製作所内 (72)発明者 石川 純一 鎌倉市上町屋325番地 三菱電機株式会社 情報システム製作所内 (72)発明者 ナイジェル・ブルース イギリス国、バーミンガム・ビー15・２エ スピー、エッジバストン、ビンセント・ド ライブ 90 (72)発明者 デビット・ライト イギリス国、バーミンガム・ビー15・２エ スピー、エッジバストン、ビンセント・ド ライブ 90 (72)発明者 コリン・ホフ イギリス国、バーミンガム・ビー15・２エ スピー、エッジバストン、ビンセント・ド ライブ 90

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵが接続された共有バス上に
   設けられて電源投入時にシステムを立ち上げるための初
   期化プログラムを格納する単一のＲＯＭと、 上記共有バス上に設けられて上記複数のＣＰＵの実装状
   態を示すシステム構成情報を格納する単一の不揮発性Ｒ
   ＡＭと、 上記共有バスに接続されて任意のＣＰＵからＣＰＵ番号
   の設定及び読み取りが可能で、設定されたＣＰＵ番号を
   各ＣＰＵにそれぞれ指定するための識別子設定レジスタ
   と、 上記各ＣＰＵのそれぞれにＣＰＵ個別ハードウエアリセ
   ット線を介して接続されて各ＣＰＵ個別ハードウエアリ
   セット線を有効にすることによって各ＣＰＵを個別にリ
   セット制御すると共に、各ＣＰＵの起動要求情報に基づ
   いて該当するＣＰＵ個別ハードウエアリセット線を無効
   にしてＣＰＵを起動制御し、かつ各ＣＰＵの初期化処理
   完了を監視するためのタイムアウト検出機構を有し、Ｃ
   ＰＵの初期化処理完了の報告情報に基づいて上記タイム
   アウト検出機構を停止すると共に、上記タイムアウト検
   出機構によるタイムアウト検出時に該当するＣＰＵの障
   害発生を記録して該当するＣＰＵをシステムから切り離
   し、システムボード全体をリセットするためのシステム
   リセット要求を発行して全てのハードウエアを初期化す
   るリセット制御部と、 上記各ＣＰＵ個別ハードウェアリセット線の状態を読み
   取りその状態を上記共有バスを介して任意のＣＰＵによ
   り読み取り可能にするリセットステータス入力ポート
   と、 上記共有バスを介して任意のＣＰＵからリセット制御部
   へ選択されたＣＰＵの起動要求情報及び当該ＣＰＵの初
   期化処理完了の報告情報が設定されて、それら情報を上
   記リセット制御部に伝えると共に、それらの情報が上記
   共有バスを介して任意のＣＰＵから読み取り可能なリセ
   ット情報レジスタと、を備え、障害を発生したＣＰＵを
   上記共有バス上から切り離しながらシステムを立ち上げ
   るようにしたことを特徴とするマルチプロセッサシステ
   ム。
2. 【請求項２】 上記識別子設定レジスタは、上記共有バ
   ス上に接続されたＣＰＵに対応する数のレジスタを備
   え、システムリセット信号により全ての値をマスタＣＰ
   ＵのＣＰＵ番号に設定されると共に、ＣＰＵ個別ハード
   ウェアリセット線が有効なレジスタ部分にのみ共有バス
   からの値が設定されることを特徴とする請求項１記載の
   マルチプロセッサシステム。
3. 【請求項３】 上記リセット制御部は、システムから切
   り離すべきＣＰＵに対応する上記ＣＰＵ個別ハードウェ
   アリセット線を有効に保つことを特徴とする請求項１記
   載のマルチプロセッサシステム。
4. 【請求項４】 上記リセット制御部は、各ＣＰＵの立ち
   上げ処理をタイムアウト検出機構で監視し、タイムアウ
   トを検出した際には、当該ＣＰＵを以降の立ち上げ処理
   から外すことを特徴とする請求項１記載のマルチプロセ
   ッサシステム。
5. 【請求項５】 上記リセット制御部は、上記ＣＰＵ個別
   ハードウェアリセット線を無効化することによって、任
   意のＣＰＵを全て初期化プログラム格納用ＲＯＭ内の同
   一アドレスから命令実行させることを特徴とする請求項
   １記載のマルチプロセッサシステム。
6. 【請求項６】 上記リセット制御部は、１台のＣＰＵを
   マスタＣＰＵとして起動すると共にマスタＣＰＵによる
   立ち上げ処理をタイムアウト検出機構によって監視し、
   タイムアウトを検出した際にはリセット制御部以外の全
   てのハードウェアをリセットした上で立ち上げ処理を再
   試行することを特徴とする請求項１記載のマルチプロセ
   ッサシステム。
7. 【請求項７】 上記マスタＣＰＵは、ＣＰＵ個別ハード
   ウェアリセット線が１ビットのみ無効であるときに自分
   がマスタＣＰＵであることを認識すると共に無効ビット
   の位置から自分の物理ＣＰＵ番号を認識することを特徴
   とする請求項６記載のマルチプロセッサシステム。
8. 【請求項８】 上記マスタＣＰＵは、不揮発性ＲＡＭの
   ＣＰＵ構成情報に基づいてスレーブＣＰＵとして初期化
   処理を開始すべきＣＰＵを選択すると共に、ＣＰＵ番号
   を決定して識別子設定レジスタに設定し、スレーブＣＰ
   Ｕの初期化処理を、処理完了を確認しながら１台ずつ逐
   次起動することを特徴とする請求項７記載のマルチプロ
   セッサシステム。
9. 【請求項９】 上記リセット制御部は、スレーブＣＰＵ
   の立ち上げ処理をタイムアウト検出機構で監視し、タイ
   ムアウトを検出した際にはリセット制御部以外の全ての
   ハードウェアをリセットした上でマスタＣＰＵの立ち上
   げから再試行することを特徴とする請求項８記載のマル
   チプロセッサシステム。
10. 【請求項１０】 上記スレーブＣＰＵは、ＣＰＵ個別ハ
    ードウェアリセット線が２ビット以上無効であるときに
    自分がスレーブＣＰＵであることを認識することを特徴
    とする請求項７記載のマルチプロセッサシステム。
11. 【請求項１１】 上記リセット制御部との間でデータ転
    送を行うリセット通信路を介して接続されて各ＣＰＵの
    障害情報を保存するＣＰＵ構成制御情報を有するシステ
    ム監視装置を、さらに備えたことを特徴とする請求項１
    記載のマルチプロセッサシステム。
12. 【請求項１２】 上記リセット制御部は、上記ＣＰＵ構
    成制御情報に基づいて不良ＣＰＵをシステムから切り離
    すことを特徴とする請求項１１記載のマルチプロセッサ
    システム。
13. 【請求項１３】 上記リセット制御部は、上記システム
    監視装置からのＣＰＵ構成制御情報の読み取りをタイム
    アウト検出機構によって監視し、タイムアウトを検出し
    た際には全てのＣＰＵを正常とみなして立ち上げ処理を
    継続することを特徴とする請求項１１記載のマルチプロ
    セッサシステム。
14. 【請求項１４】 上記リセット制御部は、各ＣＰＵの立
    ち上げ処理をタイムアウト検出機構で監視し、タイムア
    ウトを検出した際には、ＣＰＵ構成制御情報に当該ＣＰ
    Ｕの障害発生を記録することを特徴とする請求項１１記
    載のマルチプロセッサシステム。