JPH08167285A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08167285A
JPH08167285A JP6304039A JP30403994A JPH08167285A JP H08167285 A JPH08167285 A JP H08167285A JP 6304039 A JP6304039 A JP 6304039A JP 30403994 A JP30403994 A JP 30403994A JP H08167285 A JPH08167285 A JP H08167285A
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sense amplifier
data
cell
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Takehiro Hasegawa
武裕 長谷川
Yukito Owaki
幸人 大脇
Hitoshi Kuyama
均 久山
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Toshiba Corp
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Abstract

(57)【要約】 【目的】 メモリセルユニット内のデータを無駄時間な
く読み出すことができ、消費電力の低減及びページ長の
拡大をはかり得る半導体記憶装置を提供する。 【構成】 複数のメモリセルが直列に接続されたＮＡＮ
Ｄセルがアレイ状に配置され、同一デコーダでワード線
が駆動されるメモリアレイ１０と、２つのビット線対毎
にセンスアンプが設けられ、メモリセルからデータを読
み出すためのセンスアンプアレイ１２と、センスアンプ
で読み出されたデータをそれぞれ蓄えるレジスタからな
るレジスタアレイ１３とを備えた半導体記憶装置におい
て、センスアンプアレイ１２及びレジスタアレイ１３は
２つのブロックＡ，Ｂに分割され、かつ分割されたブロ
ックＡ，Ｂを独立に制御し、各々のブロックＡ，Ｂ毎に
レジスタから独立にデータを読み出す制御回路２０を有
することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にメモリセルからのデータの読み出し動作の改良
をはかった半導体記憶装置に関する。
【０００２】
【従来の技術】近年、メモリセルを高集積化して大容量
化を実現するために、複数のメモリセルを直列に接続し
たメモリセルユニットを有する半導体記憶装置が提案さ
れている（1991年，IEEE ISSCC DIGEST OF TECHNICAL P
APERS vol.34 p106 TAM6.2、1993年，IEEE ISSCC DIGES
T OF TECHNICAL PAPERS vol.36 p46 WP3.3ｌ）。この装
置では、メモリセルを直列接続する数に応じてビット線
コンタクトの数を低減できるので、集積度の向上に有効
である。
【０００３】しかしながら、この種の装置にあっては次
のような問題があった。即ち、メモリセルを直列に接続
しているため、メモリセルユニットのデータをビット線
に近い方から順番に読み出さなければならず、読み出し
及び再書き込み動作に時間が掛かるという問題があっ
た。
【０００４】また、最近の傾向として、連続したアドレ
スを順番に読み出すページリードの動作が要望されてい
るが、従来構成では連続読み出しできるページの容量が
少ない、１ページを読み出した後に次のページに移る場
合、メモリセルの活性化及びセンスアンプによるデータ
の検知増幅動作が必要となり、長い時間を要する。これ
は、複数のメモリセルを直列接続したメモリセルユニッ
トを有するものに限らず、メモリセルをそれぞれビット
線に接続して、複数のビット線で複数のセンスアンプを
共有し、複数のビット線上のデータを時分割で読み出す
場合にあっても同様のことであった。
【０００５】
【発明が解決しようとする課題】このように従来の半導
体記憶装置、特に複数のメモリセルを直列接続したメモ
リセルユニットを有する半導体記憶装置においては、読
み出し動作、再書き込み動作に長い時間が掛かるという
問題点があった。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセルユニット内
のデータを無駄な時間なく読み出すことができ、消費電
力の低減及びページ長の拡大をはかり得る半導体記憶装
置を提供することにある。
【０００７】また、本発明の他の目的は、メモリセルユ
ニットを構成しないメモリセルにあっても、メモリセル
内のデータを無駄な時間なく読み出すことができ、消費
電力の低減及びページ長の拡大をはかり得る半導体記憶
装置を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、複数のメモリセルが直列に接続さ
れたメモリセルユニットがアレイ状に配置され、同一デ
コーダでワード線が駆動されるメモリアレイ又は同一の
ロウアドレスで動作する複数のデコーダで駆動される複
数のメモリアレイと、１対又は複数対のビット線毎にセ
ンスアンプが設けられ、メモリセルからデータを読み出
すためのセンスアンプアレイと、センスアンプで読み出
されたデータをそれぞれ蓄えるレジスタからなるレジス
タアレイとを備えた半導体記憶装置において、センスア
ンプアレイ及びレジスタアレイを複数のブロックに分割
し、かつ分割したブロックを独立に制御し、各々のブロ
ック毎にレジスタから独立にデータを読み出す制御回路
を設けたことを特徴とする。
【０００９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) ロウアドレス及びカラムアドレスとは別に各ブロッ
ク毎にレジスタを選択するアドレスを入力する手段を設
けること。 (2) レジスタは、読み出されたメモリセルユニットのデ
ータを一時記憶する手段と共に、メモリセルユニットに
データを戻さずデータを外部に読み出す手段として用い
ること。 (3) レジスタは、センスアンプのデータ読み出し端子に
接続されていること。 (4) メモリセルユニットがアレイ状に配置されたメモリ
アレイのビット線をセンスアンプに選択的に接続するス
イッチ素子を有すること。 (5) メモリセル及びレジスタは、ダイナミック型のメモ
リセルにより構成されていること。
【００１０】また、本発明（請求項４）は、ビット線と
ワード線の各交差部にメモリセルが設けられ、同一デコ
ーダ又は同一のロウアドレスで動作する複数のデコーダ
でワード線が駆動されるメモリアレイと、複数対のビッ
ト毎に１つのセンスアンプが設けられ、メモリセルから
データを読み出すためのセンスアンプアレイと、各ビッ
ト線対と該ビット線対に対応するセンスアンプとの間に
それぞれスイッチ素子が設けられ、各々のセンスアンプ
にそれぞれ１対のビット線を接続するスイッチアレイと
を備えた半導体記憶装置において、スイッチアレイ及び
センスアンプアレイを複数のブロックに分割し、かつ分
割した各々のブロックを独立に制御し、各々のブロック
毎にビット線に蓄えられていたデータを独立に読み出す
制御回路を設けたことを特徴とする。
【００１１】また、本発明（請求項５）は、ビット線と
ワード線の各交差部にメモリセルが設けられ、同一デコ
ーダ又は同一のロウアドレスで動作する複数のデコーダ
でワード線が駆動されるメモリアレイと、複数対のビッ
ト線毎に１つのセンスアンプが設けられ、メモリセルか
らデータを読み出すためのセンスアンプアレイと、各ビ
ット線対と該ビット線対に対応するセンスアンプとの間
にそれぞれスイッチ素子が設けられ、各々のセンスアン
プにそれぞれ１対のビット線を接続するスイッチアレイ
と、センスアンプで読み出されたデータをそれぞれ蓄え
るレジスタからなるレジスタアレイとを備えた半導体記
憶装置において、センスアンプアレイ及びレジスタアレ
イを複数のブロックに分割し、かつ分割したブロックを
独立に制御し、各々のブロック毎にレジスタからデータ
を独立に読み出す制御回路を設けたことを特徴とする。
【００１２】
【作用】本発明（請求項１〜３）によれば、センスアン
プアレイ及びレジスタアレイを複数のブロックに分割し
て、各ブロックを独立に読み出し動作させる機能を設け
ることにより、同一メモリセルユニット内のデータであ
れば、ブロックを交互に動作させることによってメモリ
セルユニットにデータを戻すことなく連続して読み出す
ことができる。従って、ページ長を実効的に長くするこ
とが可能となり、しかも読み出し及び再書き込みの無駄
な時間及び無駄な消費電力をなくすことができる。
【００１３】ここで、本発明は従来あったバンク構成と
は以下の点で異なり、チップ面積の増加を抑えることが
できる。従来のバンク構成をＮＡＮＤ型ＤＲＡＭに適用
した場合、１つのバンク毎にメモリセルアレイが独立に
動作するのでワード線の動作の制御回路やロウアドレス
をラッチする回路、ロウアドレスをデコードする回路、
転送ゲート制御回路がバンクの数だけ独立に必要であ
り、その分チップ面積の増加があった。本発明はそれと
は異なり、ＮＡＮＤセルのワード線の動作を制御する回
路及びアドレスをラッチする回路、ロウアドレスをデコ
ードする回路、転送ゲート制御回路は１つでよいため従
来のバンク構成より制御回路が少なくて済み、チップ面
積の増加が少ない。また、本発明は従来のバンク方式と
組み合わせることもできる。
【００１４】また、本発明（請求項４）によれば、スイ
ッチアレイ及びセンスアンプアレイを複数のブロックに
分割して独立に動作させることによって、センスアンプ
に読み出したデータをビット線に一時的に蓄えることが
できる。そして、一方のセンスアンプブロックから外部
にデータを読み出している間に他方のセンスアンプブロ
ックに対応するビット線に一時記憶していたデータを再
びセンスアンプに読み出しておくことができ、ブロック
が代わる毎に連続してデータを読み出すことができる。
【００１５】また、本発明（請求項５）によれば、複数
のビット線対を１つのセンスアンプで共有する構成であ
ることから、メモリセルユニットを用いる場合と同様
に、１つのセンスアンプに対して複数のデータをレジス
タに一時記憶させることができる。そして、請求項１の
場合と同様に、ブロックを交互に動作させることによっ
てメモリセルにデータを戻すことなく連続して読み出す
ことができ、ページ長を実効的に長くすることが可能に
なる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わる半
導体記憶装置の概略構成を示すブロック図である。複数
個のメモリセル（例えばＤＲＡＭセル）を直列に接続し
たメモリセルユニット（以下ＮＡＮＤセルと呼ぶ）のア
レイ（ＮＡＮＤセルアレイ）１０に対し、転送ゲートア
レイ１１を介してセンスアンプアレイ１２，レジスタア
レイ１３及びプリチャージ回路アレイ（図示せず）が設
けられ、これらは２つのブックＡ，Ｂに分割されてい
る。それぞれのブロックには独立にセンスアンプドライ
バ２２，レジスタＷＬドライバ２３及びイコライズドラ
イバ（図示せず）が備わっており、これらの制御は、Ｎ
ＡＮＤセル動作制御回路２０からの信号と外部からレジ
スタセルをアクセスしたときに発生する制御信号とによ
って行われている。
【００１７】即ち、この実施例の半導体記憶装置では、
上記のセンスアンプアレイ１２、レジスタアレイ１３、
プリチャージ回路アレイは、ＮＡＮＤセルの読み出し及
び再書き込み動作に同期して動作する状態と、レジスタ
アレイ１３に読み出した後、外部からレジスタアレイ１
３を選択してデータを外部に読み出すときにブロック毎
（Ａ，Ｂ）に独立に動作する状態が存在する。
【００１８】なお、図中の１４はＤＱゲート、１５は行
デコーダ、２１は転送ゲート制御回路、２４は列デコー
ダ、３２はレジスタセル動作制御回路、３３はレジスタ
アドレスバッファ、３４はアドレスバッファ及びカウン
タ、３５は行アドレスバッファ、３６はレジスタセル動
作タイミング発生回路を示している。
【００１９】図２は、ＮＡＮＤセルアレイ１０とセンス
アンプアレイ１２及びレジスタアレイ１３の具体的な回
路構成図を示す。この例では、１つのセンスアンプを２
本のビット線対で時分割で共有する形になっている。こ
れは、別にこの形に限ったものではなく、時分割で共有
する形でなくてもよい。また、他の本数、例えば４本や
８本のビット線対で共有する形でもよい。この例では、
メモリアレイ１０内のＮＡＮＤセルのワード線（ＷＬ0k
〜ＷＬ3k）は全て共有化して繋げているが、入力アドレ
スに対し同時に活性化するようになっていれば別に繋が
っている必要はない。即ち、ロウデコーダがそれぞれ別
のものであっても構わない。
【００２０】このように構成されたメモリアレイ１０に
対し、センスアンプアレイ１２、イコライズ回路アレ
イ、レジスタアレイ１３は２つのブロック（Ａ，Ｂ）に
分割されており、外部からのレジスタアレイ１３へのア
クセスに対し独立に動作するようになっている。
【００２１】図３、図４に、本実施例の動作タイミング
図を示す。本実施例では、クロックＣＬＫに同期して出
力するように構成してあるが、これは別に本発明に必要
なことではなく、クロックＣＬＫに同期しない方式でも
よい。
【００２２】本実施例では、外部信号としてクロックＣ
ＬＫの他にＮＡＮＤセルのアドレスをストローブする／
ＲＡＳＵ信号、書き込み許可信号／ＷＥ、アドレス入力
端子Ａｄｄ、レジスタのアドレスをストローブする信号
／ＲＳＥ、ブロック選択信号Ａ，Ｂ、及びカラムアドレ
スをストローブする信号／ＣＡＳを用いている。
【００２３】まず、図３に示すように、／ＲＡＳＵ信号
が入力されると、アドレスによって選択されたＮＡＮＤ
セルがＷＬを順次“Ｈ”にすることによってビット線に
近い側のセルから順番に読み出される。ＮＡＮＤセルの
データが全てレジスタセルに転送された後、／ＲＳＥ及
びＡの信号でＡブロックのレジスタセルのアドレス６が
入力され、センスアンプにラッチされる。次に２クロッ
ク後に／ＣＡＳとＡ信号とカラムアドレスＣＡ１でＡブ
ロックの読み出すカラムアドレスが入力され、その２ク
ロック後に入力したカラムアドレスから連続して４つの
データ（CA1-1,CA-2,CA-3,CA1-4 ）が外部に出力され
る。
【００２４】本実施例ではレジスタセルのアドレス入力
からカラムアドレス入力までの遅れ（レイテンシィ）を
２クロック、カラムアドレス入力からデータ出力までの
遅れ（レイテンシィ）を２クロック、連続して読み出す
データの数（バースト長）を４としているが、これは別
にこの数に限ったものではない。例えば、レジスタセル
のアドレス入力からカラムアドレス入力までの遅れ（レ
イテンシィ）を３クロック、カラムアドレス入力からデ
ータ出力までの遅れ（レイテンシィ）を３クロック、に
してもかまわない。
【００２５】Ａブロックのデータを外部に読み出してい
る間に、今度は／ＲＳＥ及びＢの信号でＢブロックのレ
ジスタセルのアドレス３が選択され、センスアンプにラ
ッチされる。次に２クロック後に／ＣＡＳとＢ信号とカ
ラムアドレスＣＢ１でＡブロックの読み出すカラムアド
レスが入力される。その２クロック後に入力したカラム
アドレスから連続して４つのデータ（CA1-1,CA-2,CA-3,
CA1-4 ）がＡブロックの最後のデータCA1-4 に続いて外
部に出力される。
【００２６】このように、ＢブロックのデータをＡブロ
ックのデータに続けて読み出すためには、Ｂブロックの
レジスタセルのアドレスを遅くともＡブロックのデータ
の最後の出力より４クロック（レジスタセルのアドレス
入力からカラムアドレス入力までの遅れ（レイテンシ
ィ）を２クロックとカラムアドレス入力からデータ出力
までの遅れ（レイテンシィ）を２クロックを加えた値）
前までの入力し、カラムアドレスを２クロック前に入力
する必要がある。このようにすることによって、Ａブロ
ックのデータに続けてＢブロックのデータを読み出すこ
とができる。
【００２７】さらにＢブロックのデータを読み出してい
る間に逆にＡブロックのレジスタセルのアドレス４を入
力し、図４に示す様にカラムアドレスＣＡ２を入力する
事によりＢブロックのデータに続けてＡブロックのレジ
スタセルのアドレス４からのデータ（CA1-1,CA-2,CA-3,
CA1-4 ）を読み出すことができる。
【００２８】所望の外部への読み出し動作が終了した時
点で／ＲＡＳＵと／ＷＥを入力し、最初にＮＡＮＤセル
からレジスタセルに読み出した順序と逆の順序でレジス
タセルからＮＡＮＤセルに再書き込みを行う。
【００２９】この様にセンスアンプアレイ１２、イコラ
イズ回路アレイ、レジスタセルアレイ１３を２つのブロ
ック(A,B) に分割し、ブロック毎に独立に動作させるこ
とによって、レジスタセルに読み出したＮＡＮＤセルの
データを全て連続に外部に読み出すことができ、外部に
連続して読み出せるデータ量（ページ長）を大きくする
事ができる。従来のようにこのように分割しない場合、
異なるレジスタセルを読み出そうとした場合、必ずその
時に蓄えているセンスアンプのデータをもとのレジスタ
セルに書き戻し、異なるレジスタセルのデータを読み出
さなければならないため、必ず待ち時間が入ってしま
う。従って外部に連続して読み出せるデータ量（ページ
長）は、センスアンプの数になってしまう。
【００３０】例えば、ＮＡＮＤ型ＤＲＡＭを画像データ
のメモリとして用いた場合を考える。画像データの表示
で１本の走査線の画素数は７６０、各画素は８ビットの
データが必要とすると１本の走査線のデータを連続して
読み出そうとした場合、従来の方法ではセンスアンプの
数が５７６０個（７２０×８）必要となる。しかしなが
ら、本実施例の方法を用いるとレジスタセルが１つのセ
ンスアンプに８ビット有り、それらが上記の方法を用い
れば連続して外部に読み出せるので７２０個（５７６０
÷８）のセンスアンプで済み、１ページの読み出しに必
要センスアンプの数を減らすことができる。これは、チ
ップ面積の縮小につながりコストの低減になる。
【００３１】また、従来のバンク構成をＮＡＮＤＤＲＡ
ＡＭに適用した場合、１つのバンク毎にメモリセルアレ
イが独立に動作するのでワード線の動作の制御回路（図
１の２０）やロウアドレスをラッチする回路（図１の３
５）、ロウアドレスをデコードする回路（図１の１
５）、転送ゲート制御回路（図１の２１）がバンクの数
だけ独立に必要であり、その分チップ面積の増加があっ
た。本発明はそれとは異なり、ＮＡＮＤセルのワード線
の動作を制御する回路（図１の２０）及びアドレスをラ
ッチする回路（図１の３５）、ロウアドレスをデコード
する回路（図１の１５）、転送ゲート制御回路（図１の
２１）は１つで良いため従来のバンク構成より制御回路
が少なくて済み、チップ面積の増加が少ない。また、本
発明は従来のバンク方式と組み合わせることもできる。
【００３２】図５〜図９に、ＮＡＮＤセルの動作の制御
信号を発生するＮＡＮＤセル動作制御回路２０の具体的
な回路及びその動作タイミング図を示す。図５はＮＡＮ
Ｄセルのデータを読み出し書き込みする動作のタイミン
グ図である。図６（ａ）〜（ｃ）は内部クロックＣＫＸ
からワード線のタイミング（WDRV0-WDRV3 ）を発生する
回路及び、その真理値表である。ＣＫＸは１周期で１ビ
ットのデータをＮＡＮＤセルからレジスタセルに、或い
はレジスタセルからＮＡＮＤセルに転送するタイミング
信号である。４ビットのバイナリカウンタの出力を使っ
て、ＮＡＮＤセルのワード線のタイミングを発生させて
いる。
【００３３】図７（ａ）は内部クロックＣＫＸから１ビ
ットのデータを転送する際の転送ゲート、センスアンプ
動作、レジスタセル動作、ビット線対のイコライズ動作
のタイミングを発生している回路、（ｂ）はそのタイミ
ング図である。信号ＰＨＸ１はＮＡＮＤセルからレジス
タセルにデータ転送する際の転送ゲート（図１の１１）
制御信号、ＰＨＸ２はＮＡＮＤセルからレジスタセルに
データ転送する際のレジスタセルのワード線の制御を行
うと共に、レジスタセルからＮＡＮＤセルに転送する際
の転送ゲートの制御に使われる。信号ＳＥＮＸはセンス
動作の制御信号、信号ＲＷＬＸはレジスタセルからＮＡ
ＮＤセルにデータを転送する際のレジスタセルのワード
線の動作を制御する信号である。信号／ＥＺＬＸはビッ
ト線対のイコライズ動作の制御を行う信号である。図７
（ｃ）は／ＥＱＬＸと図５のカウンタの出力信号のＱＡ
＜０＞からＣＫＸの２周期毎にセルアレイ部のビット線
対をイコライズするために転送ゲートを開くタイミング
の信号ＰＨＣの回路図である（図５にタイミングを示
す）。
【００３４】図８（ａ）はＮＡＮＤセルからレジスタセ
ルへのデータ転送の期間を示す信号ＲＥＡＤを発生する
回路、（ｂ）レジスタセルからＮＡＮＤセルへのデータ
転送の期間を示す信号ＲＳＴＲを発生する回路、（ｃ）
はＲＥＡＤとＲＳＴＲの信号が発生した時、即ちＮＡＮ
Ｄセルとレジスタセルとの間でデータの転送が行われる
時に内部クロックＣＫＸを発生する回路である。ＣＫＸ
は外部のクロックＣＬＫを分周して作っているが、これ
は別に外部のクロックＣＬＫから作らなくても、内部に
発振器を用いて作っても良い。内部で作る場合は外部ク
ロックの周期を変えても無関係に内部の動作スピードを
維持できるので、アクセス時間を変化させないで済むと
いうメリットがある。
【００３５】図９は、図６のカウンタの出力信号（ＱＡ
＜０＞−ＱＡ＜３＞）からレジスタセルの動作順番を規
定する信号ＲＱＡ＜０＞−ＲＱＡ＜２＞を発生させる回
路である。ＮＡＮＤセルからレジスタセルにデータを転
送順番とレジスタセルからＮＡＮＤセルにデータを転送
する順番が逆の順番であるので、ＮＡＮＤセルからレジ
スタセルに転送する場合とレジスタセルからＮＡＮＤセ
ルに転送する場合とでカウンタの出力を逆転させる回路
である。
【００３６】図１０、図１１はレジスタセルからデータ
を外部に読み出すときの制御回路（レジスタセル動作タ
イミング発生回路）３６及びそのタイミング図である。
図１０はタイミング図である。Ａブロック選択信号Ａと
／ＲＳＥ信号でＡブロックのレジスタセルのアドレスを
取り込み、Ａブロックのレジスタセルが読み出されてい
る期間を定義するＡＡＣＴ信号を発生させている。ま
た、Ｂブロック選択信号Ｂと／ＲＳＥ信号でＢブロック
のレジスタセルのアドレスを取り込み、Ｂブロックのレ
ジスタセルが読み出されている期間を定義するＢＡＣＴ
信号を発生させている。ＲＡＣＴ信号はレジスタセルの
データが外部に読み出すことが可能な期間を定義する信
号で、／ＲＳＥ信号が入力された時から／ＲＡＳＵ信号
と／ＷＥ信号が入力された時点までを示している。図１
１（ａ）はＡＡＣＴを、（ｂ）はＢＡＣＴを、（ｃ）は
ＲＡＣＴを発生させる回路である。
【００３７】図１２、図１３はレジスタセルから外部に
読み出すときにセンスアンプ動作、イコライズ動作及び
レジスタセルのワード線の動作のタイミングを発生する
回路（レジスタセル動作制御回路）３２である。図１２
の基本回路で、センスアンプ動作のタイミング信号ＳＥ
ＮＣ、イコライズ動作のタイミング信号／ＥＱＬＣ及び
レジスタセルのワード線の動作のタイミング信号／ＲＷ
ＬＣを作っている。この回路は図１３に示すように各ブ
ロックにそれぞれ同じ回路が設置されている。図１３
は、（ａ）が図１２の回路をＡブロック用に使った場合
の例３２ａであり、（ｂ）は図１２の回路をＢブロック
用に使った場合に例３２ｂである。
【００３８】図１４は、転送ゲート制御回路２１の回路
図を示す。図７で発生したＰＨＸ１、ＰＨＸ２の信号と
図６で発生したカウンタの出力信号ＢＱＡ＜０＞、ＱＡ
＜０＞、図８で発生したＲＥＡＤ，ＲＳＴＲ信号を用い
て、ＮＡＮＤセルからレジスタセルへのデータの転送の
時とレジスタセルからＮＡＮＤセルへのデータ転送の時
の転送ゲート信号φt0、φt1の動作タイミングを作って
おり、レジスタセルのデータが外部に読み出すことが可
能な期間を定義する信号ＲＡＣＴを用いて、レジスタセ
ルから外部にデータを読み出す期間にφt0、φt1を
“Ｌ”にして転送ゲートを閉じる様にしている。
【００３９】図１５は、各ブロックのセンスアンプを駆
動する回路（センスアンプドライバ）２２ａ，２２ｂを
示す。図７で発生したＮＡＮＤセルとレジスタセルの間
のデータ転送の時のタイミング信号／ＥＱＬＸ，ＳＥＮ
Ｘと、図１３で発生したレジスタセルから外部へ読み出
す時のタイミング信号／ＥＱＬＡ，／ＥＱＬＢ，ＳＥＮ
Ａ，ＳＥＮＢを用いて、Ａブロックのセンス動作信号／
ＳＡＮＡ，ＳＡＰＡ、イコライズ信号／ＡＥＱＬ、及び
Ｂブロックのセンス動作信号／ＳＡＮＢ，ＳＡＰＢ、イ
コライズ信号／ＢＥＱＬのタイミングを発生している。
【００４０】図１６は、Ａブロックのレジスタセルのワ
ード線の駆動回路（レジスタＷＬドライバ）２３ａであ
る。図７で発生したＰＨＸ２信号とＲＷＬＸ信号、図８
で発生したＲＥＡＤ信号，ＲＳＴＲ信号で、ＮＡＮＤセ
ルとレジスタセルとの間の転送の時のレジスタセルのワ
ード線の動作タイミングを作り、図１３で発生したＡＲ
ＷＬ信号でレジスタから外部に読み出す時のレジスタセ
ルのワード線の動作タイミングを作り、それを組み合わ
せることによりレジスタセルのワード線の動作タイミン
グ信号ＲＷＬＡを作っている。レジスタセルの選択はＲ
ＥＡＤ及びＲＳＴＲの信号とＲＡＣＴ信号による入力の
切り替えにより行われる。ＲＥＡＤ及びＲＳＴＲ信号が
活性しているときは、図９で発生される信号ＲＱＡ＜０
＞，ＲＱＡ＜１＞，ＲＱＣ＜２＞がデコータ回路に入力
され、ＲＡＣＴが活性化しているときは外部からのレジ
スタセルをアドレス信号ＬＡｄｄ＜０＞Ａ，ＬＡｄｄ＜
１＞Ａ，ＬＡｄｄ＜２＞Ａがデコーダ回路に入力され
る。先のＲＷＬＡとデコード信号のＮＤをとってレジス
タセルのワード線ＲＷＬＡ０〜ＲＷＬＡ７の動作が行わ
れる。図１７は、図１６と同じ回路構成で、Ｂブロック
様のレジスタＷＬドライバ２３ｂでその出力はＲＷＬＢ
０〜ＲＷＬＢ７である。
【００４１】なお、本実施例では読み出し動作のみを示
し書き込み動作は省略しているが、書き込み動作は従来
と同様に行うことができる。また、本実施例ではＮＡＮ
Ｄセル内のデータを全てレジスタに読み出した後にレジ
スタから外部に読み出すようにしているが、例えばＮＡ
ＮＤセル内の途中のセルのデータ（例えばＮＡＮＤセル
のビット線コンタクトとから３番目のセルデータ）まで
読み出した後、レジスタのアクセスを行ってもよい。そ
の場合は、アクセスを終えた後、逆の順序で再書き込み
を行ってもよい。若しくは、さらにＮＡＮＤセルの続き
のデータを読み出してもよい。 （実施例２）本発明はＮＡＮＤセルに限るものではな
く、従来の汎用ＤＲＡＭに使われているメモリセル構成
において、複数のビット線を１つのセンスアンプで共有
するセンスアンプ構成に適用することもできる。この場
合の実施例を図１８に示す。セルがＮＡＮＤでないこ
と、レジスタセルが２ビットであることを除いては第１
の実施例と同様である。
【００４２】この実施例の場合、複数のビット線対を１
つのセンスアンプで共有する構成であることから、ＮＡ
ＮＤセルを用いる場合と同様に、１つのセンスアンプに
対して複数のデータをレジスタに一時記憶させることが
できる。そして、第１の実施例と同様に、ブロックを交
互に動作させることによってメモリセルにデータを戻す
ことなく連続して読み出すことができ、ページ長を実効
的に長くすることが可能になる。 （実施例３）また、ＮＡＮＤセルを用いない場合はレジ
スタセルがなくてもよい。その場合の実施例を図１９に
示す。この場合、データの一時保持を図１８で用いてい
たレジスタの代わりにビット線に行わせる。そのため、
セル部のビット線とセンスアンプ部のビット線の間にあ
る転送ゲートの制御信号φt0，φt1をカラム方向に分割
し、φt0A,φt0B,φt1A,φt1B にする。このようにする
ことにより、分割した２つのセンスアンプは独立に動作
させることができる。
【００４３】図２０に、図１９の実施例構成における読
み出し及び書き込みのタイミング図を示す。イコライズ
信号／ＢＥＱＬを下げてイコライズを解除し、転送ゲー
ト信号φt1A,φt1B を下げて各センスアンプに１本のビ
ット線を接続する。この後、ワード線を上げてセルのデ
ータをビット線上に読み出し、センスアンプを活性化し
て増幅する。増幅した信号は読み出したビット線に書き
戻され、φt0A,φt0Bが下げられる。このとき読み出し
たデータは読み出したビット線上に一時的に蓄えられ
る。次に、センスアンプ部のビット線をイコライズした
後、φt1A,φt1Bを上げて残ったビット線上のデータを
読み出す。最初のビット線を読み出したときと同様に増
幅し、読み出したビット線に書き戻す。
【００４４】外部に読み出すときはこの後、ＲＷＬがφ
ｔに代わったこと以外は図３，４で示した方法と同様の
概念で行えばよい。φｔをＡ，Ｂに分割したことによ
り、φｔはＡとＢを独立に動作させることができるた
め、Ａのブロックのセンスアンプから外部にデータを読
み出している間にＢのブロックのセンスアンプに対応す
るビット線に一時記憶してデータを再びセンスアンプに
読み出しておくことができ、その結果、ブロックが代わ
る時に連続してデータを読み出すことができる。これに
より、ページ長を２倍にすることができる。
【００４５】本発明は、上記に示したように汎用のセル
でもＮＡＮＤ構成のセルでも有効であるが、ＮＡＮＤで
は汎用のセル構成に比べてより効果が大きい。図２１に
メモリセルユニット内の直列接続数に対する平均データ
レートの関係を示す。データレートは次のように表わす
ことができる。
【００４６】Ａ／（Ａ×Ｂ＋Ｃ×Ｄ×Ｅ×Ｆ＋Ｇ） 但し、Ａはページ長、Ｂはシリアルサイクル時間、Ｃは
センスアンプ当たりのビット線共有数、Ｄはユニット内
のセル直列数、Ｅは読み出し，再書き込みの２回、Ｆは
ＮＡＮＤセルからレジスタに読み出す或いはレジスタか
らＮＡＮＤセルに再書き込みするサイクル時間、Ｇはレ
ジスタからのアクセス時間である。
【００４７】センスアンプの数を５１２個、ページ内の
読み出しのシリアルサイクル時間Ｂを１０ｎｓ、ＮＡＮ
Ｄセルからレジスタに読み出すサイクル時間Ｆを１００
ｎｓ、レジスタからのアクセス時間Ｇを６０ｎｓと仮定
すると、カラム分割しない場合、データレートの計算
は、 512／（ 512×10ns＋２×Ｄ×２× 100ns＋60ns） となる。従って、セルユニット内の直列数Ｄを大きくす
ることによって最初の読み出しと最後の再書き込みのオ
ーバヘッドが大きくなるためデータレートは下がってい
く。しかしながら、カラム方向に分割するとページ長Ａ
が Ｃ×Ｄ×５１２ になる。このため、データレートの計算は、 ２×Ｄ× 512／（ 512×10ns＋２×Ｄ×２× 100ns＋60
ns） となり、セルユニット内のセル接続数Ｄを大きくしても
殆ど変化しない。従って、セルユニット内の接続数を大
きくすることによってその効果は大きくなる。
【００４８】なお、本発明は上述した各実施例に限定さ
れるものではない。各実施例では１つのセンスアンプで
２つのビット線対を共有する構成としたが、これに限ら
ず３つ以上のビット線対を共有する構成としてもよい。
さらに、第１の実施例では、ＮＡＮＤセルを用いている
ことから１つのＮＡＮＤセルで複数のデータを記憶でき
るため、センスアンプは複数のビット線対を共有しない
構成としてもよい。しかし、第２及び第３の実施例で
は、ＮＡＮＤセルではなく汎用セルを用いていることか
ら、複数のビット線対を共有する構成が必須である。ま
た実施例では、メモリセルをダイナミック型としたが、
スタティック型のメモリセルを用いてもよい。さらに、
不揮発性メモリセルに適用することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００４９】
【発明の効果】以上詳述したように本発明（請求項１〜
３）によれば、ブロックを交互に動作させることによっ
て、メモリセルユニットにデータを戻すことなく連続し
て読み出すことができ、読み出し及び再書き込みの無駄
な時間及び無駄な消費電力をなくすことができる。特
に、ページリードにあってはページ長を長くすることが
できる。
【００５０】また、本発明（請求項４，５）においても
同様に、ブロックを交互に動作させることによって、メ
モリセルにデータを戻すことなく連続して読み出すこと
ができ、ページ長を実効的に長くすることが可能とな
る。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置の概略構
成を示すブロック図。
【図２】第１の実施例におけるメモリアレイとセンスア
ンプ及びレジスタの具体的な回路構成図。
【図３】第１の実施例における動作タイミングを示す
図。
【図４】第１の実施例における動作タイミングを示す
図。
【図５】ＮＡＮＤセル動作の制御信号のタイミングを示
す図。
【図６】ＮＡＮＤセル動作の制御信号を発生する回路を
示す図。
【図７】ＮＡＮＤセル動作の制御信号を発生する回路及
び動作タイミングを示す図。
【図８】ＮＡＮＤセル動作の制御信号を発生する回路を
示す図。
【図９】ＮＡＮＤセル動作の制御信号を発生する回路及
び動作タイミングを示す図。
【図１０】レジスタからデータを外部に読み出すときの
タイミングを示す示す図。
【図１１】レジスタからデータを外部に読み出すときの
制御回路（レジスタセル動作タイミング発生回路）を示
す図。
【図１２】レジスタからデータを外部に読み出すときの
制御回路（レジスタセル動作タイミング発生回路）を示
す図。
【図１３】Ａ，Ｂレジスタセルの動作制御回路を示す
図。
【図１４】各ブロックの転送ゲート制御回路を示す回路
構成図。
【図１５】各ブロックのセンスアンプドライバ及びイコ
ライズ信号発生回路を示す図。
【図１６】Ａブロックのレジスタワード線ドライバを示
す図。
【図１７】Ｂブロックのレジスタワード線ドライバを示
す図。
【図１８】第２の実施例におけるメモリアレイとセンス
アンプ及びレジスタの具体的な回路構成図。
【図１９】第３の実施例におけるメモリアレイとセンス
アンプ及びレジスタの具体的な回路構成図。
【図２０】図１９の構成における読み出し及び書き込み
の動作を示すタイミング図。
【図２１】メモリセルユニット内のセル直列接続数に対
する平均データレートの関係を示す図。
【符号の説明】
１０…ＮＡＮＤセルアレイ １１…転送ゲートアレイ １２…センスアンプアレイ １３…レジスタアレイ １４…ＤＱゲート １５…行デコーダ ２０…制御回路 ２１…転送ゲート制御回路 ２２…センスアンプドライバ ２３…レジスタＷＬドライバ ２４…列デコーダ ３２…レジスタセル動作制御回路 ３３…レジスタアドレスバッファ ３４…アドレスバッファカウンタ ３５…行アドレスバッファ ３６…レジスタセル動作タイミング発生回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルが直列に接続されたメモ
    リセルユニットがアレイ状に配置され、同一デコーダで
    ワード線が駆動されるメモリアレイ又は同一のロウアド
    レスで動作する複数のデコーダで駆動される複数のメモ
    リアレイと、１対又は複数対のビット線毎にセンスアン
    プが設けられ、前記メモリセルからデータを読み出すた
    めのセンスアンプアレイと、前記センスアンプで読み出
    されたデータをそれぞれ蓄えるレジスタからなるレジス
    タアレイとを具備してなり、 前記センスアンプアレイ及びレジスタアレイは複数のブ
    ロックに分割され、かつ分割されたブロックを独立に制
    御し、各々のブロック毎に前記レジスタから独立にデー
    タを読み出す制御回路を有することを特徴とする半導体
    記憶装置。
  2. 【請求項２】複数のメモリセルが直列に接続されたメモ
    リセルユニットがアレイ状に配置され、同一デコーダで
    ワード線が駆動されるメモリアレイ又は同一のロウアド
    レスで動作する複数のデコーダで駆動される複数のメモ
    リアレイと、１対又は複数対のビット線毎にセンスアン
    プが設けられ、前記メモリセルからデータを読み出すた
    めのセンスアンプアレイと、前記センスアンプで読み出
    されたデータをそれぞれ蓄えるレジスタからなるレジス
    タアレイとを具備してなり、 前記センスアンプアレイ及びレジスタアレイは複数のブ
    ロックに分割され、ロウアドレス及びカラムアドレスと
    は別に前記各ブロック毎にレジスタを選択するアドレス
    を入力する手段を有し、かつ前記各ブロックのレジスタ
    から独立にデータを読み出す制御回路を有することを特
    徴とする半導体記憶装置。
  3. 【請求項３】前記レジスタは、読み出されたメモリセル
    ユニットのデータを一時記憶する手段と共に、前記メモ
    リセルユニットにデータを戻さずデータを外部に読み出
    す手段として用いることを特徴とする請求項１又は２に
    記載の半導体記憶装置。
  4. 【請求項４】ビット線とワード線の各交差部にメモリセ
    ルが設けられ、同一デコーダでワード線が駆動されるメ
    モリアレイ又は同一のロウアドレスで動作する複数のデ
    コーダで駆動される複数のメモリアレイと、前記ビット
    線の複数対毎に１つのセンスアンプが設けられ、前記メ
    モリセルからデータを読み出すためのセンスアンプアレ
    イと、前記各ビット線対と該ビット線対に対応するセン
    スアンプとの間にそれぞれスイッチ素子が設けられ、各
    々のセンスアンプにそれぞれ１対のビット線を接続する
    スイッチアレイとを具備してなり、 前記スイッチアレイ及びセンスアンプアレイは複数のブ
    ロックに分割され、かつ分割された各々のブロックを独
    立に制御し、各々のブロック毎にデータを独立に読み出
    す制御回路を有することを特徴とする半導体記憶装置。
  5. 【請求項５】ビット線とワード線の各交差部にメモリセ
    ルが設けられ、同一デコーダでワード線が駆動されるメ
    モリアレイ又は同一のロウアドレスで動作する複数のデ
    コーダで駆動される複数のメモリアレイと、前記ビット
    線の複数対毎に１つのセンスアンプが設けられ、前記メ
    モリセルからデータを読み出すためのセンスアンプアレ
    イと、前記各ビット線対と該ビット線対に対応するセン
    スアンプとの間にそれぞれスイッチ素子が設けられ、各
    々のセンスアンプにそれぞれ１対のビット線を接続する
    スイッチアレイと、前記センスアンプで読み出されたデ
    ータをそれぞれ蓄えるレジスタからなるレジスタアレイ
    とを具備してなり、 前記センスアンプアレイ及びレジスタアレイは複数のブ
    ロックに分割され、かつ分割されたブロックを独立に制
    御し、各々のブロック毎に前記レジスタからデータを独
    立に読み出す制御回路を有することを特徴とする半導体
    記憶装置。
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