JPH08167618A - 電力用半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】主電流を制御するためのゲート電極を有する素
子のチップを大面積化すると、ゲート電極と主電極間と
の耐圧を不良にする欠陥が生じやすくなり、チップの歩
留りが低下する問題を解決する。 【構成】ゲート電極を複数個に分割し、各ゲート電極６
の延長上に貫通孔２２を有するゲート電極接続部６ａを
設け、その上にゲートパッド電極９を形成し、ゲート電
極６と同一半導体基体主面上のエミッタ電極８との間の
耐圧値をそれぞれ測定し、耐圧値が規定値を満足しない
ゲート電極６に接続されたゲートパッド電極９は接触孔
２１を絶縁膜２０で絶縁し、この絶縁膜２０上面にゲー
ト端子２５ａを形成し、ゲートパッド電極９とゲート端
子２５ａを切り離し、またエミッタ端子２５ｂで貫通孔
２２を閉塞し、エミッタ端子２５ａとゲート電極接触部
６ａとを短絡し、一方規定値を満足するゲート電極６に
接続されたゲートパッド電極９は接触孔２１をゲート端
子２５ａで閉塞し、ゲート端子２５ａと接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主電流制御用のゲー
ト電極をもち、ゲート電圧によりオン、オフ動作する絶
縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと略
す）ＭＯＳ型電界効果トランジスタなどの電力用半導体
素子の製造方法に関する。

【０００２】

【従来の技術】上記のような電力用の半導体素子は、半
導体チップを金属などの基板上に固定し、主電流を流す
主電極は、その電極面にボンデングされる導線によりチ
ップ外の主端子へと接続される。また主電極と絶縁され
たゲート電極とゲート端子とはその電極面に設けられた
ゲートパッド部にボンデングされる導線により接続され
る。このような素子のチップの大面積化は、１チップ当
たりの電流容量の増大、オン電圧の低減を実現するとと
もに、耐圧向上のためのガードリング部やゲートパッド
部の素子全体に占める面積比率を低くできることによる
半導体ウエハの利用率の向上、モジュールなどに組み立
てる時のワイヤーボンデング数の低減などの利点があ
る。

【０００３】図５は、従来のＩＧＢＴのユニットセルの
一例の断面図であり、このような構造は半導体チップの
一方の主面に独立したｐウエル２を高抵抗ｎ^- 層１の表
面に拡散により作る。また電子をｎ^- 層１に注入するた
めのエミッタ領域３をｐウエル２の表面層内に形成す
る。さらにｐウエル２の端部にエミッタ層３からｎ^- 層
１に電子を注入するＭＯＳチャネル４を構成するため
に、ｐウエル２の端部の表面に薄いゲート酸化膜５を介
して、例えば多結晶シリコンからなるゲート電極６を設
ける。ゲート電極６の上を酸化膜７ですべて覆い、その
酸化膜７に開けられた窓でｐウエル２およびエミッタ領
域３の表面に接触するエミッタ電極８を、例えばＡｌ蒸
着により形成する。ゲート電極６の延長部上のには、エ
ミッタ電極８と同時に蒸着分離したゲートパッド電極９
を接触させる。ゲート電極６とエミッタ電極８は酸化膜
７で分離されているので、ゲート・エミッタ間に電圧を
印加することができる。ｎ^- 層１の下面側にはｎバッフ
ァ層１１を介してｐコレクタ層１２を設け、そのコレク
タ層１２の表面に接触するコレクタ電極１３を、例えば
Ａｌ蒸着により形成する。

【０００４】図６は従来のＩＧＢＴのチップをエミッタ
電極側から見た平面図で、点線で示された輪郭内に形成
されているゲート電極を覆うエミッタ電極８に図５にも
示したようにエミッタ引出し導線１４をボンディング
し、エミッタ電極８の窓部に露出するゲートパッド電極
９に図５にも示したようにゲート引出し導線１５をボン
ディングする。尚、チップの周辺部にはエミッタ・コレ
クタ間耐圧を出すためのガードリング１７を形成する。

【０００５】

【発明が解決しようとする課題】しかし、チップの大面
積化をする上での問題の一つとして、ＩＧＢＴの場合は
ゲート・エミッタ間、ＭＯＳＦＥＴの場合はゲート・ソ
ース間の耐圧不良の問題がある。例えば、ＩＧＢＴの場
合、ゲート電極の電圧によりチャネルの開閉を行い、コ
レクタ電流のオン・オフを行う。ゲート．エミッタ間が
短絡されていたり不十分な耐圧しかなかった場合、コレ
クタ電流の正常な制御ができない。

【０００６】また前述のような構造において、例えばフ
ォトプロセス時に酸化膜にマスク設計以外の穴や欠陥が
発生した場合、ゲート電極となる多結晶シリコン層にエ
ミッタ電極が接触する。またエミッタ電極と同時に蒸着
されるゲートパッド電極あるいはゲートライナーとエミ
ッタ電極との間のエッチングによる分離が悪い場合、ゲ
ート・エミッタ短絡となる。そのほか、ゲート電極の下
のゲート酸化膜に欠陥がある場合もゲート・エミッタ間
耐圧不良となる。

【０００７】このような欠陥がチップ内で１個でもある
場合、ゲート・エミッタ間耐圧不良となり、そのチップ
は使えない。フォトプロセスの改良などを重ねても、ウ
エハ内で少なからず欠陥が発生することが避けられず、
チップが大面積になるほどチップ歩留りが落ちてくる。
この発明の目的は、このような観点からゲート・エミッ
タ短絡が起きてもチップ全体として使用不能になること
のない電力用半導体素子の製造方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、半導体基体の一主面上に主電流を流す主電極およ
びその主電極とゲート絶縁膜によって絶縁された複数個
の主電流制御用のゲート電極を備え、そのゲート電極の
延長部にゲート電極と導体で接続するためのゲートパッ
ド電極が設けられる電力用半導体素子の製造方法におい
て、ゲート電極を複数個に分割し、各ゲート電極に対し
てそれぞれゲートパッド電極を設ける工程と、各ゲート
電極と同一半導体基体主面上の主電極との間の耐圧値を
それぞれ測定する工程と、主面全面に絶縁膜を被覆し、
主電極上の絶縁膜に孔開けし、主電極と導体で接続する
接続孔を設ける工程と、耐圧測定値が規定値を満足しな
いゲート電極の表面を被覆している層間絶縁膜と該層間
絶縁膜の表面に形成された主電極と主電極を被覆する絶
縁膜とを貫通する貫通孔を設ける工程と、耐圧測定値が
規定値を満足するゲート電極と接続するゲートパッド電
極上の絶縁膜にゲート接触孔を設ける工程と、前記貫通
孔を閉塞する金属膜を主電極上に被覆させ、前記ゲート
接触孔を閉塞する金属膜をゲートパッド電極上に被覆さ
せる工程とを含むものとする。

【０００９】またこの絶縁膜に貫通孔およびゲート接触
孔を開ける工程において、絶縁膜上に塗布したネガ型フ
ォトレジスト膜を用いてパターンニングした後、貫通孔
およびゲート接触孔が不用となる箇所に再度露光してレ
ジスト膜がエッチングで残すようにし、貫通孔およびゲ
ート接触孔を不用とする箇所の絶縁膜を残し、貫通孔お
よびゲート接触孔を必要とする箇所に貫通孔およびゲー
ト接触孔を形成する。この絶縁膜にネガ型感光性絶縁膜
を用いると効果的である。さらにこのネガ型感光性絶縁
膜にネガ型感光性ポリイミドを用いるとよい。

【００１０】

【作用】ゲート電極を複数個に分割することにより、主
電極との間の耐圧の正常な良品部分のみのゲート電極を
ゲートパッド電極を介してゲート端子と接続することが
でき、接続されたものだけを素子の動作に関与させるこ
とができるが、そのためにゲートパッド電極を絶縁膜で
覆って接触孔を開け、不良品部分のゲート電極に接続さ
れたゲートパッド電極上の接触孔は絶縁膜で閉塞し、良
品部分のゲート電極に接続されたゲートパッド電極は接
触孔でゲート端子との接続を行う。これにより、ゲート
端子に接続されなかった不良品部分のゲート電極には制
御用の信号電圧が入力されないたため、正常な動作を妨
げることはない。さらにこのようなゲート端子に接続さ
れないゲート電極が電位的に浮いていることによる誤動
作を防ぐためには、同一半導体基体主表面上の主電極と
短絡するのがよく、ゲート電極延長部上の主電極および
その間の絶縁膜に貫通孔を開け、金属膜で閉塞すれば、
容易に主電極との接続ができる。

【００１１】

【実施例】図１はこの発明を利用して製作したＩＧＢＴ
チップ断面図を示し、同図（ａ）はゲート電極とエミッ
タ電極の間の耐圧が規定値に達した良品部の断面を示
し、同図（ｂ）はゲート電極とエミッタ電極の間の耐圧
が規定値に達しなかった不良品部の断面図を示す。ここ
では従来例の図６と同一要素のものには同一の符号が付
されている。バッファ層１１、コレクタ層１２およびコ
レクタ電極１３は、省略されている。ＩＧＢＴチップの
大きさは２０ｍｍ角で、ゲート電極を形成する多結晶シ
リコン層は８分割されていて、一つのゲート電極は約４
ｍｍ角である。そして、ゲートパッド電極の寸法は、
０．３ｍｍ角である。

【００１２】つぎに製造工程について説明する。従来と
同様の方法で各ユニットセルの構造を形成したのち、各
分割ゲート電極６ごとにエミッタ電極８との間の耐圧を
測定し、各ユニットセルごとに良否を判定する。通常、
ゲート・エミッタ間耐圧が３５Ｖ以上であるユニットセ
ルを良品部とする。ついで、ＩＧＢＴチップ上を、例え
ば４μｍ厚さのポリイミド樹脂からなる絶縁膜２０によ
って覆う。その後９０℃で３０分焼きさらに３５０℃約
１時間焼いて、絶縁膜２０を固める。この絶縁膜２０の
上にネガ型のフォトレジストを被覆し、不良品部のエミ
ッタ電極８上のフォトレジストの一部と良品部のゲート
パッド電極９上のフォトレジストの一部を残して紫外線
で露光する。そして、不良品部についてはゲート電極接
続部６に達する貫通孔２２を絶縁膜２０とエミッタ電極
８と層間絶縁膜７とに開け、また良品部についてはゲー
トパッド電極９に達する接触孔２１を絶縁膜２０に開け
る。つぎにエミッタ電極８上とゲートパッド電極９上に
絶縁膜２０を介して金属膜を被着し、貫通孔２２と接触
孔２１を塞ぎ、エミッタ端子２５ｂとゲート端子２５ａ
とを形成する。つぎに接触孔２１と貫通孔２２を形成す
る工程について説明する。

【００１３】図２は良品部の接触孔および不良品部の貫
通孔を形成する第１実施例の工程説明図である。ネガ型
フォトレジスト３０を被覆し、フォトマスクを介して露
光によりフォトレジストに感光部６０と未感光部６１を
作りパターンニングをする（同図（ａ））。この段階で
は良品部、不良品部とも接触孔と貫通孔を形成する箇所
のフォトレジストには感光させず未感光部６１とする。
つぎに良品部の貫通孔を形成する箇所と不良品部の接触
孔を形成する箇所である未感光部６１のフォトレジスト
のみを感光させ感光部６２とする（同図（ｂ））。フォ
トレジストをエッチングし、接触孔と貫通孔を形成する
箇所を含む未感光部のフォトレジストを除去しエッチン
グ孔２４を形成する（同図（ｃ））。フォトレジストを
マスクとして絶縁膜２０に接触孔２１と貫通孔２２を開
ける（同図（ｄ））。フォトレジストを除去する（同図
（ｅ））。接触孔２１と貫通孔２２を閉塞するように金
属膜を被覆しゲート端子２５ａとエミッタ端子２５ｂを
形成する（同図（ｆ））。ここではエミッタ電極上の絶
縁膜に窓開けし、エミッタ端子と接続する接続孔２３
（図１（ａ））を形成する工程は省略する。

【００１４】図３はネガ型感光性絶縁膜（感光性ポリイ
ミドなど）を使用した第２実施例の工程説明図である。
絶縁膜２０ａを被覆させフォトマスクを介して露光によ
り絶縁膜２０ａに感光部６０と未感光部６１を作りパタ
ーンニングをする（同図（ａ））。この段階では良品
部、不良品部とも接触孔と貫通孔を形成する箇所の絶縁
膜には感光させない。つぎに良品部の貫通孔を形成する
箇所と不良品部の接触孔を形成する箇所の未感光部６１
の絶縁膜を感光させ感光部６２とする（同図（ｂ））。
絶縁膜をエッチングして未感光部の接触孔２１と貫通孔
２２を形成する箇所の絶縁膜をエッチングによりエッチ
ング孔２４ｂを形成し、接触孔２１と貫通孔２２とする
（同図（ｃ））。接触孔２１と貫通孔２２を閉塞するよ
うに金属膜を被覆し、ゲート端子２５ａとエミッタ端子
２５ｂを形成する（同図（ｄ））。ここでもエミッタ電
極８上の絶縁膜２０ａに窓開けし接続孔２３を設けその
上にエミッタ端子２５ｂを形成する工程は省略されてい
る。絶縁膜に感光性ポリイミドを使用するとフォトレジ
ストは不用となり、ポリイミドを直接露光することで第
１実施例と同様の効果が得らる。この場合フォトレジス
トの塗布および剥離の工程は不用となり工程短縮に大き
な効果がある。

【００１５】また図４は良品部の貫通孔を形成する箇所
と不良品部の接触孔を形成する箇所のフォトレジストに
紫外線を照射して感光させる方法を説明した図である。
ＸＹステージ４１に半導体ウエハ４０を載せ、光ノズル
４２から所定の箇所に光を照射する。

【００１６】

【発明の効果】この発明によれば、１つのチップのゲー
ト電極を分割して良品部のゲート電極のみゲート端子に
接続してチップ歩留りを向上させるときに、ゲートパッ
ド電極上に設けたゲート端子との接続のための接触孔
を、不良品部に対しては形成せず絶縁膜で被覆した状態
にすることで、良品部のみにゲート端子を接続できる。
さらに、不良品部のゲート電極と主電極の短絡は主電極
との間の絶縁膜に開けた貫通孔を、エミッタ端子を形成
する金属膜で、閉塞することで行える。この様に接触孔
と貫通孔を同時に形成し、金属膜で同時に閉塞すること
で工程を大幅に短縮できる。

【図面の簡単な説明】

【図１】この発明を利用して製作したＩＧＢＴチップ断
面図を示し、同図（ａ）は良品部の要部断面図、同図
（ｂ）は不良品部の断面図

【図２】良品部の接触孔および不良品部の貫通孔を形成
する第１実施例の工程説明図

【図３】ネガ型感光性ポリイミド（絶縁膜）を使用した
第２実施例の工程説明図

【図４】貫通孔と接触孔を形成する箇所のフォトレジス
トを感光させる方法の説明図

【図５】従来のＩＧＢＴのユニットセルの一例の断面図

【図６】従来のＩＧＢＴのチップの平面図

【符号の説明】

１ ｎ^- 層 ２ ｐウエル ３ エミッタ領域 ４ ＭＯＳチャネル ５ ゲート酸化膜 ６ ゲート電極 ６ａ ゲート電極接続部 ７ 層間絶縁膜 ８ エミッタ電極 ９ ゲートパッド電極 １０ 半導体チップ １４ エミッタ引出し導線 １５ ゲート引出し導線 １７ ガードリング ２０ 絶縁膜（ポリイミド） ２１ 接触孔 ２２ 貫通孔 ２３ 接続孔 ２４ エッチング孔 ２４ａ エッチング孔 ２４ｂ エッチング孔 ２５ａ ゲート端子 ２５ｂ エミッタ端子 ３０ フォトレジスト ４０ 半導体ウエハ ４１ ＸＹステージ ４２ 光ノズル ６０ 感光部 ６１ 未感光部 ６２ 感光部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ ６５８ Ｚ

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基体の一主面上に主電流を流す主電
   極およびその主電極とゲート絶縁膜によって絶縁された
   複数個の主電流制御用のゲート電極を備え、そのゲート
   電極の延長部にゲート電極と導体で接続するためのゲー
   トパッド電極が設けられる電力用半導体素子の製造方法
   において、ゲート電極を複数個に分割し、各ゲート電極
   に対してそれぞれゲートパッド電極を設ける工程と、各
   ゲート電極と同一半導体基体主面上の主電極との間の耐
   圧値をそれぞれ測定する工程と、主面全面に絶縁膜を被
   覆する工程と、ネガレジストを被着する工程と、露光に
   よりネガレジストにパターンニングする工程と、耐圧測
   定値が規定値を満足しないゲート電極と接続するゲート
   パッド電極とゲート端子とを接続するゲート接触孔部上
   のネガレジストと、耐圧測定値を満足するゲート電極と
   主電極とを短絡する貫通孔部上のネガレジストとがエッ
   チングされないように、再度露光する工程と、ネガレジ
   ストおよび絶縁膜をエッチングして、耐圧測定値が規定
   値を満足しないゲート電極と主電極とを短絡する貫通孔
   を主電極および主電極を挟む絶縁膜に形成し、耐圧測定
   値が規定値を満足するゲート電極と接続するゲートパッ
   ド電極とゲート端子とを接続するゲート接触孔をゲート
   パッド電極上の絶縁膜に形成し、且つ主電極上の絶縁膜
   に主端子と接続するための接続孔を形成する工程と、前
   記貫通孔および接続孔を閉塞する金属膜を主電極上に被
   覆させ主端子を形成する工程と、前記ゲート接触孔を閉
   塞する金属膜をゲートパッド電極上に被覆させゲート端
   子を形成する工程とを含むことを特徴とする電力用半導
   体素子の製造方法。
2. 【請求項２】絶縁膜にネガ型感光性絶縁膜を用いること
   を特徴とする請求項１記載の電力用半導体素子の製造方
   法。
3. 【請求項３】絶縁膜にポリイミド樹脂を用いることを特
   徴とする請求項１記載の電力用半導体素子の製造方法。
4. 【請求項４】ネガ型感光性絶縁膜にネガ型感光性ポリイ
   ミドを用いることを特徴とする請求項２記載の電力用半
   導体素子の製造方法。