JPH1084073A

JPH1084073A - 半導体装置

Info

Publication number: JPH1084073A
Application number: JP8237639A
Authority: JP
Inventors: Toshisuke Baba; 俊祐馬場
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31
Anticipated expiration: 2016-09-09
Also published as: JP3692186B2

Abstract

(57)【要約】【課題】内部回路にサージ電流が流れこむのを阻止す
る。【解決手段】パッド１ｃに正又は負のサージ電圧が印
加されると、保護回路１ｂのＰＭＯＳ又はＮＭＯＳのダ
イオードがオンして電源側又はグラウンド側にサージ電
流が放出されるとともに、保護回路１ｂを介して基板１
の内部に一部のサージ電流が流れる。内部回路２ａは、
基板１とは異なる基板２に形成してあるので、これらの
サージ電流が内部回路２ａの入出力端子に流れ込むこと
はない。また、内部回路２ａの入出力端子は、保護回路
１ｂが構成する負荷抵抗及び半田バンプ３を介して接続
され、負荷抵抗の方がダイオードのオン抵抗よりも十分
大きいので、内部回路２ａには、サージ電流が流れるこ
とがない。そのため、内部回路２ａが誤動作をすること
がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、保護回路を通して基板の中内部か
ら内部回路に流れ込む電流を防止する半導体装置の構造
に関するものである。

【０００２】

【従来の技術】半導体装置は、内部回路の入出力端子又
は出力端子に動作範囲外のサージ電圧がかかると過剰な
電流であるサージ電流が内部回路に流れて、この内部回
路の誤動作の原因となる。そのため、保護回路を設け
て、サージ電圧が加わった場合には、電源側又はグラウ
ンド側に電流を放出するようにしている。この保護回路
は、例えば、入出力用のパッドに電源側と接続された第
１のダイオード（例えば、ＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳと呼ぶ）で構成）と、グラウンド側
に接続された第２のダイオード（例えば、ＮチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）で構成）
と、内部回路の入出力端子と接続された負荷抵抗とによ
り構成されている。そして、正のサージ電圧は、第１の
ダイオードを介して電源側に放出し、負のサージ電圧
は、第２のダイオードを介して、グラウンド側に放出し
ている。従来、この保護回路は、内部回路と同じ基板上
に搭載する構成であった。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
半導体装置には、以下の課題があった。上述したよう
に、保護回路から電流を放出する場合には、電流は必ず
基板を通じて電源側またはグラウンド側へ放出される。
ところが、ＭＯＳトランジスタなどで保護回路を構成す
る場合、この保護回路と基板の内部とにより寄生バイポ
ーラトランジスタを構成し、この寄生バイポーラトラン
ジスタがオンして、基板の内部の電位が上昇する。さら
に、内部回路と基板の内部とにより寄生バイポーラトラ
ンジスタを構成し、基板の内部の電位が上昇することに
より、この寄生バイポーラトランジスタがオンしてしま
い、一部の電流は基板の内部から内部回路に到達して内
部回路誤動作の原因になっていた。

【０００４】

【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体装置において、複数のパッドと前
記各パッドに接続され該パッドに印加されるサージ電圧
によるサージ電流を外部に放出する複数の保護回路とを
有する第１の基板と、入力端子又は出力端子が前記各パ
ッドと導電体の接合材により電気的・物理的に接続され
た内部回路を有する第２の基板とを備えている。以上の
ように本発明を構成したので、パッドにサージ電圧が印
加されると、第１の基板に設けた保護回路から外部の電
源側やグラウンド側にサージ電流を放出する。保護回路
を通して基板のバルクに流れる電流は、第２の基板側に
は流れ込むことがないため、内部回路にサージ電流が流
れない。また、サージ電圧がパッドに印加されない場合
は、パッドと内部回路の入力端子又は出力端子は、導電
性の接合材により電気的に接続されているので内部回路
は通常動作をする。

【０００５】

【発明の実施の形態】第１の実施形態図１（ａ），（ｂ）は、本発明の第１の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。この半導体装置
は、例えば、Ｐ型シリコン基板からなる２つの基板１，
２により構成されている。基板１には、入出力用の複数
個のパッド１ｃと各パッド１ｃ毎に保護回路１ｂが設け
られている。パッド１ｃと保護回路１ｂとは、配線パタ
ーン１ｄにより接続されている。一方、基板２には、内
部回路２ａが設けられている。内部回路２ａの図示しな
い入出力端子は、図示しない配線パターン、図示しない
パッド、半田バンプ３、及び保護回路１ｂの負荷抵抗を
介して、電気的・物理的に各パッド１ｃに接続されてい
る。

【０００６】保護回路１ｂは、例えば、ＭＯＳトランジ
スタにより構成され、正のサージ電圧がパッド１ｃに印
加されるとオンするＰＭＯＳより形成した第１のダイオ
ードを介して図示しない電源に電気的に接続され、負の
サージ電圧がパッド１ｃに印加されるとオンするＮＭＯ
Ｓにより形成した第２のダイオードを介してグラウンド
側に電気的に接続され、パッド１ｃにサージ電圧が印加
されない場合は、負荷抵抗、及び図示しないパッドを介
して、内部回路２ａの入出力端子に接続される構成とな
っている。パッド１ｃは、実装の際にボンディングワイ
ヤによりリードと電気的に接続される端子であり、例え
ば、８０μｍ×８０μｍ程度の大きさであり、アルミニ
ウムなどの導電体により形成されている。配線パターン
１ｄは、パッド１ｃと保護回路１ｂの入力端子とを電気
的に接続するための配線であり、アルミニウムなどの導
電体により形成されている。内部回路２ａは、メモリや
ロジック回路などの半導体集積回路で構成されている。
半田バンプ３は、保護回路１ｂが構成する負荷抵抗の出
力端子と内部回路２ａの入出力端子とをそれぞれの図示
しないパッドにより電気的・物理的に接続するためのも
のである。

【０００７】以下、図１の半導体装置の動作（ａ），
（ｂ）の説明をする。（ａ）サージ電圧が印加された場合パッド１ｃに正又は負のサージ電圧が印加されると、保
護回路１ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオン
して電源側又はグラウンド側にサージ電流が放出される
とともに、その保護回路１ｂを介して基板１の内部に一
部のサージ電流が流れる。内部回路２ａは、基板１とは
異なる基板２に形成してあるので、これらのサージ電流
が内部回路２ａの入出力端子に流れ込むことはない。ま
た、内部回路２ａの入出力端子は、保護回路１ｂの負荷
抵抗、及び半田バンプ３を介してパッド１ｃに接続さ
れ、負荷抵抗の方がダイオードのオン抵抗よりも大きい
ので、内部回路２ａに、サージ電流が流れることがな
い。そのため、内部回路２ａが誤動作をすることがなく
なる。（ｂ）サージ電圧が印加されない場合パッド１ｃにサージ電圧が印加されない場合は、ＰＭＯ
Ｓ及びＮＭＯＳが共にオフし、内部回路２ａは、半田バ
ンプ３及び保護回路１ｂの負荷抵抗を通して、パッド１
ｃと電気的に接続されて、通常動作を行う。

【０００８】次に、図１の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの基板１上に通常のＭ
ＯＳプロセスなどにより、保護回路１ｂ、アルミニウム
配線などの配線パターン１ｄ、半田バンプ３用の図示し
ないパッド及びワイヤボンディング用のパッド１ｃを形
成した後、その基板１のダイシングを行う。また、Ｐ型
シリコン基板などの基板２上に通常のＭＯＳプロセスな
どにより、内部回路２ａ、アルミニウム配線などの図示
しない配線パターンや半田バンプ３と接続するための図
示しないパッドを形成した後、その基板２のダイシング
を行う。そして、基板１上の保護回路１ｂの出力側に形
成した図示しないパッド上に半田バンプ３を搭載し、さ
らに搭載機により基板２の表面を下にして、内部回路２
ａの入出力端子に接続されるパッドが半田バンプ３と接
触するようにその基板２を搭載する。その後、半田バン
プ３を溶解して、基板１と基板２とを電気的・物理的に
接続し、基板１，２をケースにマウントし、パッド１ｃ
をワイヤボンディングし、及び封止をして実装を終え
る。

【０００９】以上説明したように、本第１の実施形態に
よれば、以下の利点がある。サージ電圧がパッド１ｃに
印加された場合には、保護回路１ｂを通じて電源側又は
グラウンド側に電流を放出し、サージ電圧の印加に伴っ
て発生する電流は、基板１の中を流れ、電源側又はグラ
ウンド側に吸収される。このため、内部回路２ａが形成
される基板２には電流が流れ込まないため、その内部回
路２ａの誤動作が発生しない。

【００１０】第２の実施形態図２（ａ），（ｂ）は、本発明の第２の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。図２に示すよう
に、基板１１には、内部回路１２、複数個の保護回路１
３、複数個のパッド１４、複数個の配線パターン１５、
及び絶縁体層１６が形成されている。各保護回路１３の
入力端子と各パッド１４は、配線パターン１５により電
気的に接続されている。保護回路１３の出力端子と内部
回路１２の入出力端子は、図示しない配線パターンによ
り電気的に接続されている。絶縁体層１６は、内部回路
１２を取り囲み、且つ、保護回路１３と内部回路１２と
を隔て、その保護回路１３の下層から１００μｍ〜１０
μｍ程度の所まで、基板１１の裏面から表面にかけて掘
った溝の内部にＳｉＯ₂などにより形成されている。内
部回路１２及び保護回路１３は、図１中の内部回路２ａ
及び保護回路１ｂとそれぞれ同様の構成である。パッド
１４は、ワイヤボンディングされる端子であり、配線パ
ターン１５は、パッド１４と保護回路１３の入力端子と
を接続するための配線である。絶縁体層１６は、電源側
やグラウンド側ではなく基板１１のバルクに流れるサー
ジ電流が内部回路１２に流れ込むのを阻止するための層
である。

【００１１】以下、図２の半導体装置の動作の説明をす
る。パッド１４に正又は負のサージ電圧が印加される
と、保護回路１３のＰＭＯＳ又はＮＭＯＳのダイオード
がオンして電源側又はグラウンド側にサージ電流が放出
される。また、一部（電源側又はグラウンド側に流れる
電流の１０^-4程度）のサージ電流は、保護回路１３を通
して、基板１１の内部に流れる。この電流は、デバイス
シミュレーションにより基板１１の保護回路１３の下層
から一定の深さ（例えば、１００μｍ程度）よりも深い
該基板１１の内部から内部回路１２へ流れ込もうとする
ことが判明している。そして、保護回路１３と内部回路
１２との間のこのサージ電流の電流パスとなる所には、
絶縁体層１６を形成してあるので、この絶縁体層１６が
内部回路１２へこのサージ電流が流れ込むことを阻止す
る。そのため、内部回路１２が誤動作をすることがなく
なる。

【００１２】次に、図２の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの厚みが３００μｍ程
度の基板１１上に通常のＭＯＳプロセスなどにより、内
部回路１２、保護回路１３、配線パターン１５、及びパ
ッド１４を形成する。そして、基板１１の裏面全面にＣ
ＶＤ法によりＳｉ₃Ｎ₄膜を形成し、ホトリソエッチン
グにより、溝を形成する領域のＳｉ₃Ｎ₄をエッチング
してパターニングする。Ｓｉ₃Ｎ₄のパターンをマスク
として、基板１１を異方性ドライエッチングにより選択
エッチングして２５０μｍ程度の深さの溝を形成する
（以下、この溝を掘る工程をトレンチエッチングと呼
ぶ）。その後、ＣＶＤ法によりＳｉＯ₂などの酸化膜を
堆積し、裏面を研磨などして平坦にし、基板１１をダイ
シングし、ケースにマウントし、パッド１４のワイヤボ
ンディングを行い、及び封止をして実装を終える。以上
説明したように、本第２の実施形態によれば、以下の利
点がある。サージ電圧がパッド１４に印加された場合に
は、保護回路１３を通じて電源側又はグラウンド側に電
流を放出し、基板１１のバルクに流れる一部のサージ電
流は、絶縁体層１６により阻止される。このため、内部
回路１２にサージ電流が流れ込まないため、該内部回路
１２の誤動作が発生しない。

【００１３】第３の実施形態図３（ａ），（ｂ）は、本発明の第３の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。この半導体装置で
は、基板２１に、内部回路２２、複数個の保護回路２
３、複数個のパッド２４、複数個の配線パターン２５、
２つの高濃度層２６、及び２個の電極２７が形成されて
いる。各保護回路２３の入力端子と各パッド２４は、配
線パターン２５により電気的に接続されている。保護回
路２３の出力端子と内部回路２２の入出力端子は、図示
しない配線パターンにより電気的に接続されている。高
濃度層２６は、基板２１と同じ型の不純物が注入された
層であり、保護回路２３の下層の直下から１００μｍ〜
１０μｍ程度の所まで、その基板２１の裏面から表面に
かけて掘った溝の面に沿って形成されている。溝の内部
及び基板２１の裏面全面には、アルミニウムなどの導電
体からなる電極２７が形成されている。内部回路２２及
び保護回路２３は、図１中の内部回路２ａ及び保護回路
１ｂと同様の構成である。パッド２４は、ワイヤボンデ
ィングされる端子であり、配線パターン２５は、パッド
２４と保護回路２３の入力端子とを接続するための配線
である。高濃度層２６は、電極２７のオーミックコンタ
クトをとるための層であり、例えば、Ｐ⁺又はＮ⁺など
の不純物濃度が、１×１０²⁰cm^-3程度である。電極２７
は、アルミニウムなどの導電体からなり、基板２１の内
部に流れるサージ電流を吸収するためのものである。

【００１４】以下、図３の半導体装置の動作の説明をす
る。パッド２４に正又は負のサージ電圧が印加される
と、保護回路２３のＰＭＯＳ又はＮＭＯＳのダイオード
がオンして電源側又はグラウンド側にサージ電流が放出
される。また、一部（電源側又はグラウンド側に流れる
電流の１０^-4程度）のサージ電流は、保護回路２３を通
して、基板２１の内部に流れる。この電流は、保護回路
２３の下層から一定の深さ（例えば、１００μｍ程度）
よりも深い所から内部回路２２へ流れ込もうとする。と
ころが、このサージ電流の電流パスとなる所には、電極
２７を設けてあるので、電極２７が、このサージ電流を
吸収し、サージ電流が内部回路２２に流れ込むことを阻
止する。そのため、内部回路２２が誤動作をすることが
なくなる。

【００１５】次に、図３の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの厚みが３００μｍ程
度の基板２１上に通常のＭＯＳプロセスなどにより、内
部回路２２、保護回路２３、配線パターン２５、及びパ
ッド２４を形成する。そして、基板２１の裏面からトレ
ンチエッチングにより溝を形成し、オーミックコンタク
トを取るために、その基板２１と同じ型の不純物イオン
を、例えば、濃度１．５×１０¹⁵cm^-2、エネルギー７０
ｋｅＶ（ＢＦ₂の場合）（４０ｋｅＶ（ＡＳの場合））
でイオンインプラし、アニーリングする。その後、アル
ミニウムなどをスパッタリングし、溝の内部及び基板２
１の裏面に電極２７を形成する。そして、裏面を研磨な
どして平坦にし、基板２１をダイシングし、ケースにマ
ウントし、パッド２４のワイヤボンディングを行い、封
止をして実装を終える。以上説明したように、本第３の
実施形態によれば、以下の利点がある。サージ電圧がパ
ッド２４に印加された場合には、保護回路２３を通じて
電源側又はグラウンド側に電流を放出し、基板２１の内
部に流れる一部のサージ電流を、電極２７に吸収する。
このため、内部回路２２にサージ電流が流れ込まないた
め、該内部回路２２の誤動作が発生しない。

【００１６】第４の実施形態図４（ａ），（ｂ）は、本発明の第４の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図であり、図３中の要素に共
通する要素には共通の符号を付してある。本第４の実施
形態では、第３の実施形態の高濃度層２６及び電極２７
を再結合中心層３６及び絶縁体層３７に変更してある。
再結合中心層３６は、キャリアが再結合するための再結
合中心が形成された層であり、保護回路２３の下層の直
下から基板２１の裏面の方向に一定の距離離間（例え
ば、１０μｍ〜１００μｍ程度）する位置よりも該基板
２１の裏面から表面にかけて深く掘った溝の面に沿って
形成されている。溝の内部及び裏面全面には、ＳｉＯ₂
などの絶縁体層３７が形成されている。

【００１７】以下、図４の半導体装置の動作の説明をす
る。パッド２４に正又は負のサージ電圧が印加される
と、保護回路２３のＰＭＯＳ又はＮＭＯＳのダイオード
がオンして電源側又はグラウンド側にサージ電流が放出
される。また、一部（電源側又はグラウンド側に流れる
電流の１０^-4程度）のサージによるキャリア電流は、保
護回路２３を通して、基板２１の内部に流れる。このキ
ャリア電流は、保護回路２３の下層から一定の深さ（例
えば、１００μｍ程度）の基板２１の内部から内部回路
２２へ流れ込もうとするが、この電流パスとなる所に
は、再結合中心層３６を設けてあるので、この再結合中
心層３６でこのキャリアが再結合して吸収される。キャ
リア電流は、電源側やグラウンド側に流れるサージ電流
の１０^-4程度のオーダであり、このキャリアの再結合
（再結合中心の濃度を設定することにより）よって、内
部回路２２に電流が流れ込むのを阻止する。そのため、
内部回路２２が誤動作をすることがなくなる。

【００１８】次に、図４の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの厚みが３００μｍ程
度の基板２１上に通常のＭＯＳプロセスなどにより、内
部回路２２、保護回路２３、配線パターン２５、及びパ
ッド２４を形成する。そして、基板２１の裏面からトレ
ンチエッチングにより溝を形成する。溝の形成後、Ａ
ｕ、Ｆｅなどの再結合中心のイオンインプラあるいは溝
の表面のＳｉに格子欠陥を生じさせることにより、再結
合中心層３６を形成する。その後、ＣＶＤ法により、Ｓ
ｉＯ₂などの酸化膜を溝の内部及び基板２１の裏面全面
に絶縁体層３７を形成して、裏面を研磨などして平坦に
し、該基板２１をダイシングし、ケースにマウントし、
パッド２４のワイヤボンディングを行い、及び封止をし
て実装を終える。以上説明したように、本第４の実施形
態によれば、以下の利点がある。サージ電圧がパッド２
４に印加された場合には、保護回路２３を通じて電源側
又はグラウンド側に電流を放出し、基板２１の内部に流
れる一部のサージ電流を、再結合中心層３７に吸収す
る。このため、内部回路２２にサージ電流が流れ込まな
いため、該内部回路２２の誤動作が発生しない。

【００１９】第５の実施形態図５（ａ），（ｂ）は、本発明の第５の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。この半導体装置
は、例えば、Ｐ型シリコン基板からなるリードフレーム
用基板４１及び回路形成用基板４２と、回路形成用基板
４３とで構成されている。基板４１には、リード４１ｃ
が設けられている。基板４２には、内部回路４２ａ及び
リード４１ｃに対応して複数個のパッド４２ｃが設けら
れている。基板４３には、各パッド４２ｃ毎に保護回路
４３ｂが設けられている。基板４２は、基板４１上に接
着材により接着されている。内部回路４２ａの入出力端
子とパッド４２ｃは、図示しない配線パターンにより電
気的に接続されている。基板４２のパッド４２ｃと基板
４３の保護回路４３ｂの図示しないパッド（出力端
子）、及び基板４１のリード４１ｃと保護回路４３ｂの
パッド（入力端子）は、半田バンプ４４により、電気的
・物理的に接続されている。内部回路４２ａ、保護回路
４３ｂは、図１中の内部回路２ａ、保護回路１ｂと同様
に構成されている。

【００２０】以下、図５の半導体装置の動作の説明をす
る。リード４１ｃ又はパッド４２ｃに正又は負のサージ
電圧が印加されると、保護回路４３ｂのＰＭＯＳ又はＮ
ＭＯＳのダイオードがオンして電源側又はグラウンド側
にサージ電流が放出されるとともに、その保護回路４３
ｂを介して基板４３のバルクに一部のサージ電流が流れ
る。内部回路４２ａは、基板４３とは異なる基板４２に
形成してあるので、これらのサージ電流が該内部回路４
２ａの入出力端子に流れ込むことはない。また、内部回
路４２ａの入出力端子は、保護回路４３ｂの負荷抵抗及
び半田バンプ４４を介してリード４１ｃに電気的に接続
され、負荷抵抗の方がダイオードのオン抵抗よりも十分
大きいので、該内部回路４２ａには、サージ電流が流れ
ることがない。そのため、内部回路４２ａが誤動作をす
ることがなくなる。以上説明したように、本第５の実施
形態によれば、第１の実施形態と同様の利点がある。

【００２１】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。（１）実施形態では、ＭＯＳトランジスタの場合を例
に説明したが、バイポーラトランジスタなどの他のトラ
ンジスタにより内部回路２ａ，１２，２２，４２ａ及び
保護回路１ｂ，１３，２３，４２ｂを構成する場合であ
っても適用可能である。（２）第１及び第５の実施形態と同様に保護回路１
ｂ，４３ｂを内部回路２ａ，４２ａとは別の基板に形成
して、２つの異なる基板に形成した内部回路２ａ，４２
ａの出力パッドと入力パッドと保護回路１ｂ，４３ｂを
介して電気的・物理的に半田バンプ３，４４により接続
する構成にしてもよい。これにより、保護回路１ｂ，４
３ｂを２つの内部回路２ａ，４２ａで共有することが可
能となる。（３）実施形態では、パッド１ｃ，１４，２４，４２
ｃは、周辺に形成する構成にしたが、基板１，１１，２
１，４２のどこにあってもよい。（４）第３の実施形態では、電極２７は、保護回路２
３の直下と基板２１との電気的な接続が取れれば、サー
ジ電流は、基板２１の裏面に放出されるので、溝の内部
を覆う必要はなく、溝の内部には、絶縁体層を埋め込ん
でもよい。

【００２２】

【発明の効果】以上詳細に説明したように、第１及び第
５の発明によれば、内部回路を構成する基板と保護回路
を構成する基板とを別々にして、接着材により内部回路
とパッドとを電気的に接続するようにしたので、内部回
路にサージ電流が流れることがなくなり、該内部回路が
誤動作をしなくなる。第２の発明によれば、絶縁体層に
より基板の内部を通してサージ電流が内部回路に流れる
のを阻止するので、内部回路が誤動作をしなくなる。第
３の発明及び第４の発明によれば、保護回路の直下のサ
ージ電流のパスに電極又は再結合中心層を設けたので、
基板のバルクに流れるサージ電流が内部回路に流れるの
を阻止するので、該内部回路が誤動作をしなくなる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置の構成図
である。

【図２】本発明の第２の実施形態の半導体装置の構成図
である。

【図３】本発明の第３の実施形態の半導体装置の構成図
である。

【図４】本発明の第４の実施形態の半導体装置の構成図
である。

【図５】本発明の第５の実施形態の半導体装置の構成図
である。

【符号の説明】

１，２，１１，２１，４１，４２，４３基板１ｂ，１３，２３，４３ｂ保護回
路１ｃ，１４，２４，４２ｃパッド２ａ，１２，２２，４２ａ内部回
路３，４４半田バ
ンプ３６再結合
中心層４１ｃリード

Claims

【特許請求の範囲】

【請求項１】複数のパッドと前記各パッドに接続され
該パッドに印加されるサージ電圧によるサージ電流を外
部に放出する複数の保護回路とを有する第１の基板と、入力端子又は出力端子が前記各パッドと導電体の接合材
により電気的・物理的に接続された内部回路を有する第
２の基板とを、備えたことを特徴とする半導体装置。
【請求項２】基板上に複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ
電圧によるサージ電流を前記基板を通して外部に、一部
を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記各パッドと電気的に接続さ
れた内部回路とを備えた半導体装置において、前記保護回路と前記内部回路との間に、前記保護回路の
下層から前記基板の裏面の方向に前記一部の前記サージ
電流の電流パスに基づいて設定される一定の距離離間す
る位置の深さよりも前記基板の裏面から表面方向にかけ
て深く掘った溝の内部に絶縁体層を設けたことを特徴と
する半導体装置。
【請求項３】基板上に複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ
電圧によるサージ電流を前記基板を通して外部に、一部
を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記前記各パッドと電気的に接
続された内部回路とを備えた半導体装置において、前記保護回路の直下に、前記保護回路の下層から前記基
板の深さ方向に前記一部の前記サージ電流が流れる電流
パスに基づいて設定される一定の距離離間する位置の深
さよりも前記基板の裏面から表面方向にかけて深く掘っ
た溝の内部と該内部と電気的に接続するように前記基板
の裏面とに電極を設けたことを特徴とする半導体装置。
【請求項４】基板上に複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ
電圧によるサージ電流を前記基板を通して外部に、一部
を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記前記各パッドと電気的に接
続された内部回路とを備えた半導体装置において、前記保護回路の直下に、前記保護回路の下層から前記基
板の深さ方向に前記一部の前記サージ電流が流れる電流
パスに基づいて設定される一定の距離離間する位置より
も前記基板の裏面から表面方向にかけて深く掘った溝に
再結合中心層を設けたことを特徴とする半導体装置。
【請求項５】複数のパッドと入力端子又は出力端子が
前記各パッドと電気的に接続された内部回路とを有する
第１の基板と、前記第１の基板を収容し、前記複数の各パッドに対応す
る複数のリードを有する第２の基板と、前記各パッド及び該パッドに対応する前記リードにそれ
ぞれ導電体の接合材により電気的・物理的に接続され、
前記パッド又は前記リードに印加されるサージ電圧によ
るサージ電流を外部に放出する複数の保護回路を有する
第３の基板とを、備えたことを特徴とする半導体装置。