JPH08167706A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH08167706A JPH08167706A JP6332815A JP33281594A JPH08167706A JP H08167706 A JPH08167706 A JP H08167706A JP 6332815 A JP6332815 A JP 6332815A JP 33281594 A JP33281594 A JP 33281594A JP H08167706 A JPH08167706 A JP H08167706A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 セル・アレイ部を微細化できるようにする。
【構成】 周辺回路部のｐ型シリコン基板１上にフィー
ルド酸化膜２を形成する。セル・アレイ部においてｎ+
型埋め込み拡散層３を形成する。ＣＶＤ法によりシリコ
ン酸化膜を堆積し、パターニングしてセル・アレイ部に
素子分離ＣＶＤ酸化膜４を形成する。ゲート酸化膜５を
形成し、ポリシリコン（６）、ゲート間絶縁膜７を堆積
する。ポリシリコンを堆積して制御ゲート用ポリシリコ
ン膜（８）を形成する。フォトレジスト膜９をマスクに
エッチングを行って制御ゲート電極８および浮遊ゲート
電極６を形成する〔図４（ａ）〕。シリコン酸化膜１
０、１０′、ポリシリコン膜を堆積した後、これをパタ
ーニングして消去ゲート電極１１、ゲート電極１１′を
形成する〔図４（ｂ）〕。
ルド酸化膜２を形成する。セル・アレイ部においてｎ+
型埋め込み拡散層３を形成する。ＣＶＤ法によりシリコ
ン酸化膜を堆積し、パターニングしてセル・アレイ部に
素子分離ＣＶＤ酸化膜４を形成する。ゲート酸化膜５を
形成し、ポリシリコン（６）、ゲート間絶縁膜７を堆積
する。ポリシリコンを堆積して制御ゲート用ポリシリコ
ン膜（８）を形成する。フォトレジスト膜９をマスクに
エッチングを行って制御ゲート電極８および浮遊ゲート
電極６を形成する〔図４（ａ）〕。シリコン酸化膜１
０、１０′、ポリシリコン膜を堆積した後、これをパタ
ーニングして消去ゲート電極１１、ゲート電極１１′を
形成する〔図４（ｂ）〕。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびその製造方法に関し、特に、仮想接地分割ゲー
トＥＰＲＯＭセルの構造を採る不揮発性半導体記憶装置
とその製造方法に関するものである。
置およびその製造方法に関し、特に、仮想接地分割ゲー
トＥＰＲＯＭセルの構造を採る不揮発性半導体記憶装置
とその製造方法に関するものである。
【０００２】
【従来の技術】仮想接地分割ゲートＥＰＲＯＭセルは、
従来のＥＰＲＯＭの集積度および歩留りを改善するため
の手段として提案されている。この仮想接地分割ゲート
ＥＰＲＯＭセルは、埋め込みｎ+ 型ビットラインを使用
していること、各浮遊ゲートと関連して直列選択トラン
ジスタが設けられているという二つの重要な特長を有し
ている。
従来のＥＰＲＯＭの集積度および歩留りを改善するため
の手段として提案されている。この仮想接地分割ゲート
ＥＰＲＯＭセルは、埋め込みｎ+ 型ビットラインを使用
していること、各浮遊ゲートと関連して直列選択トラン
ジスタが設けられているという二つの重要な特長を有し
ている。
【０００３】図７は、この種従来の半導体記憶装置の断
面図である（同図において、セル・アレイ部と周辺回路
部に分けて記載されている）。この構造およびその製造
方法については、例えば特開平２−２９２８７０号公報
（ジャック Ｈ．ユアン：フラッシュ形高密度ＥＥＰＲ
ＯＭ半導体メモリの構造体およびその製造プロセスを含
む製造方法）等に記載されている。
面図である（同図において、セル・アレイ部と周辺回路
部に分けて記載されている）。この構造およびその製造
方法については、例えば特開平２−２９２８７０号公報
（ジャック Ｈ．ユアン：フラッシュ形高密度ＥＥＰＲ
ＯＭ半導体メモリの構造体およびその製造プロセスを含
む製造方法）等に記載されている。
【０００４】この半導体記憶装置は、例えば以下のよう
に製作される。まず、ｐ型シリコン基板１上にＬＯＣＯ
Ｓ法などによりフィールド酸化膜２を形成する。次に、
シリコン窒化膜のマスクを形成し、これを介して砒素な
どのｎ型不純物を導入し、熱酸化を行なって、シリコン
窒化膜の形成されていない領域上に熱酸化膜（図示な
し）を形成するとともにその下にソース・ドレイン領域
となるｎ+ 型埋め込み拡散層３を形成する。
に製作される。まず、ｐ型シリコン基板１上にＬＯＣＯ
Ｓ法などによりフィールド酸化膜２を形成する。次に、
シリコン窒化膜のマスクを形成し、これを介して砒素な
どのｎ型不純物を導入し、熱酸化を行なって、シリコン
窒化膜の形成されていない領域上に熱酸化膜（図示な
し）を形成するとともにその下にソース・ドレイン領域
となるｎ+ 型埋め込み拡散層３を形成する。
【０００５】その後、ゲート酸化膜５を形成し、全面に
ポリシリコンを堆積しこれを埋め込み拡散層３と平行に
パターニングして浮遊ゲート用ポリシリコン膜（６）を
形成する。さらに、ゲート間絶縁膜７を形成しその上に
ポリシリコンを堆積し、これをパターニングして、埋め
込み拡散層３と直交する制御ゲート電極８を形成し、さ
らに浮遊ゲート用ポリシリコン膜をパターニングして浮
遊ゲート電極６を形成する。
ポリシリコンを堆積しこれを埋め込み拡散層３と平行に
パターニングして浮遊ゲート用ポリシリコン膜（６）を
形成する。さらに、ゲート間絶縁膜７を形成しその上に
ポリシリコンを堆積し、これをパターニングして、埋め
込み拡散層３と直交する制御ゲート電極８を形成し、さ
らに浮遊ゲート用ポリシリコン膜をパターニングして浮
遊ゲート電極６を形成する。
【０００６】次に、熱酸化を行って、ゲート電極６、８
の表面にシリコン酸化膜１０を形成するとともに周辺回
路部においてゲート酸化膜１０′を形成する。さらに、
ポリシリコンの堆積とそのパターニングによって、セル
・アレイ部において消去ゲート電極１１を、周辺回路部
においてゲート電極１１′を形成する。その後、周辺回
路部におけるソース・ドレイン領域形成工程、通常の配
線形成工程等の後処理を実施して不揮発性半導体記憶装
置の製作が完了する。上記製作例では、フィールド酸化
膜２を形成した後にｎ+ 型埋め込み拡散層３を形成して
いたが、この順を逆にして埋め込み拡散層３を形成した
後にフィールド酸化膜２を形成することもできる。
の表面にシリコン酸化膜１０を形成するとともに周辺回
路部においてゲート酸化膜１０′を形成する。さらに、
ポリシリコンの堆積とそのパターニングによって、セル
・アレイ部において消去ゲート電極１１を、周辺回路部
においてゲート電極１１′を形成する。その後、周辺回
路部におけるソース・ドレイン領域形成工程、通常の配
線形成工程等の後処理を実施して不揮発性半導体記憶装
置の製作が完了する。上記製作例では、フィールド酸化
膜２を形成した後にｎ+ 型埋め込み拡散層３を形成して
いたが、この順を逆にして埋め込み拡散層３を形成した
後にフィールド酸化膜２を形成することもできる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、セル・アレイ部と周辺回路部とで同時に
素子分離用のフィールド酸化膜を形成していたので以下
の問題点が生じる。セル・アレイ部のトランジスタと周
辺回路部のトランジスタとではサイズが異なり、したが
って、それぞれ領域において要求される分離用絶縁膜
（フィールド酸化膜）の素子分離能力には差があるにも
拘らず、従来例では両領域に同一のフィールド酸化膜を
形成していたので、セル・アレイ部では不必要に厚いフ
ィールド酸化膜が形成されていた。また、セル・アレイ
部では、周辺回路部におけるよりも、フィールド酸化膜
をより微細に加工できることが好ましいにもかかわら
ず、従来例ではこの要求に応えることができなかった。
記憶装置では、セル・アレイ部と周辺回路部とで同時に
素子分離用のフィールド酸化膜を形成していたので以下
の問題点が生じる。セル・アレイ部のトランジスタと周
辺回路部のトランジスタとではサイズが異なり、したが
って、それぞれ領域において要求される分離用絶縁膜
（フィールド酸化膜）の素子分離能力には差があるにも
拘らず、従来例では両領域に同一のフィールド酸化膜を
形成していたので、セル・アレイ部では不必要に厚いフ
ィールド酸化膜が形成されていた。また、セル・アレイ
部では、周辺回路部におけるよりも、フィールド酸化膜
をより微細に加工できることが好ましいにもかかわら
ず、従来例ではこの要求に応えることができなかった。
【０００８】また、従来例では、セル・アレイ部におけ
るパターンの凹凸が大きくなるため、素子分離後の後工
程である消去ゲート電極形成工程において、堆積される
ポリシリコン膜（１１）がゲート電極などのパターンの
側壁に残る。このポリシリコン残りが各メモリセルを電
気的にショートさせてしまう。
るパターンの凹凸が大きくなるため、素子分離後の後工
程である消去ゲート電極形成工程において、堆積される
ポリシリコン膜（１１）がゲート電極などのパターンの
側壁に残る。このポリシリコン残りが各メモリセルを電
気的にショートさせてしまう。
【０００９】さらに、セル・アレイ部においては高集積
化を実現するためにフィールド酸化膜２端と浮遊ゲート
電極６端のオーバーラップ量を、フォトレジストのパタ
ーニング時に必要となる目合わせずれマージン分だけに
収めたいのであるが、ＬＯＣＯＳ酸化法により作成した
フィールド酸化膜にはいわゆるバーズビークと呼ばれる
膜厚の薄い部分ができるため、このバーズビーク分の余
分にパターンずれマージンに加える必要があり、そのた
め素子の占有面積が増大し、セル・アレイ部における高
集積化が困難であった。
化を実現するためにフィールド酸化膜２端と浮遊ゲート
電極６端のオーバーラップ量を、フォトレジストのパタ
ーニング時に必要となる目合わせずれマージン分だけに
収めたいのであるが、ＬＯＣＯＳ酸化法により作成した
フィールド酸化膜にはいわゆるバーズビークと呼ばれる
膜厚の薄い部分ができるため、このバーズビーク分の余
分にパターンずれマージンに加える必要があり、そのた
め素子の占有面積が増大し、セル・アレイ部における高
集積化が困難であった。
【００１０】また、従来例では、厚いフィールド酸化膜
２を通してイオン注入を行って埋め込み拡散層３を形成
していたため、この拡散層３に部分的に深さの浅い部分
ができ全体として抵抗値が高くなってしまうという問題
点があった。この埋め込み拡散層３はビット線を構成す
る領域であるため、この拡散層の抵抗値が高くなるとメ
モリの高速動作が阻害される。また、この拡散層を形成
するためのイオン注入を高エネルギーで行う必要があ
り、そのため拡散層の広がりが大きくなるという欠点も
あった。
２を通してイオン注入を行って埋め込み拡散層３を形成
していたため、この拡散層３に部分的に深さの浅い部分
ができ全体として抵抗値が高くなってしまうという問題
点があった。この埋め込み拡散層３はビット線を構成す
る領域であるため、この拡散層の抵抗値が高くなるとメ
モリの高速動作が阻害される。また、この拡散層を形成
するためのイオン注入を高エネルギーで行う必要があ
り、そのため拡散層の広がりが大きくなるという欠点も
あった。
【００１１】ところで、上述したように、埋め込み拡散
層３はフィールド酸化膜２の形成前に形成しておくこと
もできる。しかし、この製造プロセスを採用した場合に
は、一般に低不純物領域に比較して高不純物領域での熱
酸化の速度は１．５〜５倍であるため、周辺回路部で必
要となる膜厚のフィールド酸化膜を形成した場合、セル
・アレイ部の埋め込み拡散層形成領域では極めて厚い酸
化膜が形成されることになり、事態は一層悪化する。
層３はフィールド酸化膜２の形成前に形成しておくこと
もできる。しかし、この製造プロセスを採用した場合に
は、一般に低不純物領域に比較して高不純物領域での熱
酸化の速度は１．５〜５倍であるため、周辺回路部で必
要となる膜厚のフィールド酸化膜を形成した場合、セル
・アレイ部の埋め込み拡散層形成領域では極めて厚い酸
化膜が形成されることになり、事態は一層悪化する。
【００１２】本発明はこのような従来例の問題点に鑑み
てなされたものであって、その目的は、第１に、セル・
アレイ部における微細化・高密度化を実現しうるように
することであり、第２に、セル・アレイ部における凹凸
を緩和してショート事故の発生を防止することであり、
第３に、埋め込み拡散層の低抵抗化を実現することであ
る。
てなされたものであって、その目的は、第１に、セル・
アレイ部における微細化・高密度化を実現しうるように
することであり、第２に、セル・アレイ部における凹凸
を緩和してショート事故の発生を防止することであり、
第３に、埋め込み拡散層の低抵抗化を実現することであ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、ソース・ドレイン領域を構成する
埋め込み拡散層と、該埋め込み拡散層と一部領域が重な
るように形成された浮遊ゲート電極と、該浮遊ゲート電
極を覆い、かつ、前記埋め込み拡散層と直交して形成さ
れた制御ゲート電極と、該制御ゲート電極に平行に形成
された素子分離用絶縁膜と、を有するメモリセル領域
と、複数のＭＯＳ型トランジスタが形成され、素子間を
分離するための素子分離用絶縁膜が形成されている周辺
回路領域と、を有する不揮発性半導体記憶装置におい
て、素子分離用絶縁膜が、前記メモリセル領域において
は堆積酸化膜によって形成され、かつ、前記周辺回路領
域においては選択酸化法による熱酸化膜によって形成さ
れていることを特徴とする不揮発性半導体記憶装置、が
提供される。
め、本発明によれば、ソース・ドレイン領域を構成する
埋め込み拡散層と、該埋め込み拡散層と一部領域が重な
るように形成された浮遊ゲート電極と、該浮遊ゲート電
極を覆い、かつ、前記埋め込み拡散層と直交して形成さ
れた制御ゲート電極と、該制御ゲート電極に平行に形成
された素子分離用絶縁膜と、を有するメモリセル領域
と、複数のＭＯＳ型トランジスタが形成され、素子間を
分離するための素子分離用絶縁膜が形成されている周辺
回路領域と、を有する不揮発性半導体記憶装置におい
て、素子分離用絶縁膜が、前記メモリセル領域において
は堆積酸化膜によって形成され、かつ、前記周辺回路領
域においては選択酸化法による熱酸化膜によって形成さ
れていることを特徴とする不揮発性半導体記憶装置、が
提供される。
【００１４】また、本発明によれば、（１）選択酸化法
により周辺回路領域に素子分離用絶縁膜を形成する工程
と、（２）メモリセル領域に選択的に不純物を導入し
て、ソース・ドレイン領域を構成する埋め込み拡散層を
平行に複数本形成する工程と、（３）シリコン酸化膜を
堆積し、これをパターニングしてメモリセル領域に前記
埋め込み拡散層に直交する複数の素子分離用絶縁膜を形
成する工程と、（４）半導体基板上にゲート絶縁膜を介
してポリシリコンを堆積し、これをパターニングして浮
遊ゲート用ポリシリコン膜を形成する工程と、（５）半
導体基板上にゲート絶縁膜を介し、前記浮遊ゲート用ポ
リシリコン膜上にゲート間絶縁膜を介して導電膜堆積
し、この導電膜をパターニングして前記埋め込み拡散層
と直交する方向に走る制御ゲート電極を複数本形成し、
さらに前記浮遊ゲート用ポリシリコン膜をパターニング
して浮遊ゲート電極を形成する工程と、を有することを
特徴とする不揮発性半導体記憶装置の製造方法、が提供
される。
により周辺回路領域に素子分離用絶縁膜を形成する工程
と、（２）メモリセル領域に選択的に不純物を導入し
て、ソース・ドレイン領域を構成する埋め込み拡散層を
平行に複数本形成する工程と、（３）シリコン酸化膜を
堆積し、これをパターニングしてメモリセル領域に前記
埋め込み拡散層に直交する複数の素子分離用絶縁膜を形
成する工程と、（４）半導体基板上にゲート絶縁膜を介
してポリシリコンを堆積し、これをパターニングして浮
遊ゲート用ポリシリコン膜を形成する工程と、（５）半
導体基板上にゲート絶縁膜を介し、前記浮遊ゲート用ポ
リシリコン膜上にゲート間絶縁膜を介して導電膜堆積
し、この導電膜をパターニングして前記埋め込み拡散層
と直交する方向に走る制御ゲート電極を複数本形成し、
さらに前記浮遊ゲート用ポリシリコン膜をパターニング
して浮遊ゲート電極を形成する工程と、を有することを
特徴とする不揮発性半導体記憶装置の製造方法、が提供
される。
【００１５】
【作用】本発明によれば、周辺回路部での素子分離用絶
縁膜はＬＯＣＯＳ法による熱酸化膜により形成され、セ
ル・アレイ部では堆積絶縁膜（例えばＣＶＤ酸化膜）に
より形成される。したがって、それぞれの領域において
必要な膜厚の素子分離用絶縁膜を形成することできるよ
うになり、セル・アレイ部においては、分離用絶縁膜を
薄くすることができさらにバーズビークが生じることが
なくなる。そのため、メモリセルの微細化、高密度化が
可能になり、さらに、セル・アレイ部での凹凸が緩和さ
れるため、エッチング残りによるショートの発生が抑制
される。
縁膜はＬＯＣＯＳ法による熱酸化膜により形成され、セ
ル・アレイ部では堆積絶縁膜（例えばＣＶＤ酸化膜）に
より形成される。したがって、それぞれの領域において
必要な膜厚の素子分離用絶縁膜を形成することできるよ
うになり、セル・アレイ部においては、分離用絶縁膜を
薄くすることができさらにバーズビークが生じることが
なくなる。そのため、メモリセルの微細化、高密度化が
可能になり、さらに、セル・アレイ部での凹凸が緩和さ
れるため、エッチング残りによるショートの発生が抑制
される。
【００１６】また、埋め込み拡散層を形成するのに、厚
いフィールド酸化膜を通して不純物を形成する必要がな
くなるため、埋め込み拡散層の深さを均一にすることが
でき、また、高エネルギーでのイオン注入が必要なくな
るため、パターンの広がりを抑えつつ埋め込み拡散層の
低抵抗化を実現することができる。
いフィールド酸化膜を通して不純物を形成する必要がな
くなるため、埋め込み拡散層の深さを均一にすることが
でき、また、高エネルギーでのイオン注入が必要なくな
るため、パターンの広がりを抑えつつ埋め込み拡散層の
低抵抗化を実現することができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例におけ
るセル・アレイ部の状態を示す平面図（但し、アルミニ
ウム配線の図示は省略されている）であり、図２はその
等価回路図である。また、図３、図４は、本発明の第１
の実施例の製造方法を示す工程順断面図である。図１の
Ａ−Ａ線の断面図が図４（ｂ）のセル・アレイ部の断面
図に相当している。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例におけ
るセル・アレイ部の状態を示す平面図（但し、アルミニ
ウム配線の図示は省略されている）であり、図２はその
等価回路図である。また、図３、図４は、本発明の第１
の実施例の製造方法を示す工程順断面図である。図１の
Ａ−Ａ線の断面図が図４（ｂ）のセル・アレイ部の断面
図に相当している。
【００１８】図１に示すように、ソース・ドレイン領域
を構成するｎ+ 型埋め込み拡散層３は、図の上下方向に
平行に形成されている。基板上には、この埋め込み拡散
層３と直交して素子分離ＣＶＤ酸化膜４が平行に形成さ
れている。基板上には、また、浮遊ゲート電極６が一部
が埋め込み拡散層３と重なる態様でマトリックス状に形
成されている。さらに、この浮遊ゲート電極６を覆う制
御ゲート電極８が埋め込み拡散層３と直交して形成され
ている。また、一つ置きの素子分離ＣＶＤ酸化膜４上に
は、消去ゲート電極１１が形成されている。
を構成するｎ+ 型埋め込み拡散層３は、図の上下方向に
平行に形成されている。基板上には、この埋め込み拡散
層３と直交して素子分離ＣＶＤ酸化膜４が平行に形成さ
れている。基板上には、また、浮遊ゲート電極６が一部
が埋め込み拡散層３と重なる態様でマトリックス状に形
成されている。さらに、この浮遊ゲート電極６を覆う制
御ゲート電極８が埋め込み拡散層３と直交して形成され
ている。また、一つ置きの素子分離ＣＶＤ酸化膜４上に
は、消去ゲート電極１１が形成されている。
【００１９】図２の等価回路図に示されるように、ｎ+
型埋め込み拡散層３はビット線（Ｂ１、Ｂ２、・・・）
を構成しており、制御ゲート電極８はワード線（Ｗ１、
Ｗ２、・・・）を構成している。各メモリセルのチャネ
ル部上では、浮遊ゲート電極６と制御ゲート電極８とが
重なっている部分と制御ゲート電極が直接チャネル部に
対向している部分（いわゆるスプリットゲート）とがあ
る。このスプリットゲートが存在することによって、読
み出し時に非選択セルが誤ってオンすることによって起
こる誤読み出しを防止することができる。
型埋め込み拡散層３はビット線（Ｂ１、Ｂ２、・・・）
を構成しており、制御ゲート電極８はワード線（Ｗ１、
Ｗ２、・・・）を構成している。各メモリセルのチャネ
ル部上では、浮遊ゲート電極６と制御ゲート電極８とが
重なっている部分と制御ゲート電極が直接チャネル部に
対向している部分（いわゆるスプリットゲート）とがあ
る。このスプリットゲートが存在することによって、読
み出し時に非選択セルが誤ってオンすることによって起
こる誤読み出しを防止することができる。
【００２０】このメモリは以下のように動作する。図２
中のセル（２、１）の読み出し動作は、ワード線Ｗ２に
例えば５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を
１．５Ｖ、他のワード線を接地、他のビット線をフロー
ティング（オープン）とすることにより行う。
中のセル（２、１）の読み出し動作は、ワード線Ｗ２に
例えば５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を
１．５Ｖ、他のワード線を接地、他のビット線をフロー
ティング（オープン）とすることにより行う。
【００２１】また、同セルに対する書き込みは、ワード
線Ｗ２に例えば１２Ｖを印加し、ビット線Ｂ１を接地
し、ビット線Ｂ２に７Ｖを印加し非選択の他のワード線
は接地することにより当該セルのチャネルにホットエレ
クトロンを発生させこれをこのセルの浮遊ゲートに注入
することにより行うことができる。メモリセルの消去動
作は、ワード線を接地し、消去ゲート電極１１に例えば
２０Ｖを印加して、浮遊ゲート電極中のキャリアを消去
ゲート電極に引き抜くことによって行う。
線Ｗ２に例えば１２Ｖを印加し、ビット線Ｂ１を接地
し、ビット線Ｂ２に７Ｖを印加し非選択の他のワード線
は接地することにより当該セルのチャネルにホットエレ
クトロンを発生させこれをこのセルの浮遊ゲートに注入
することにより行うことができる。メモリセルの消去動
作は、ワード線を接地し、消去ゲート電極１１に例えば
２０Ｖを印加して、浮遊ゲート電極中のキャリアを消去
ゲート電極に引き抜くことによって行う。
【００２２】次に、図３（ａ）〜（ｃ）、図４（ａ）、
（ｂ）を参照して本実施例の製造方法について説明す
る。これらの図において、セル・アレイ部の断面図は、
図１のＡ−Ａ線での断面での状態を示している。まず、
図３（ａ）に示すように、周辺回路部のｐ型シリコン基
板１上に、通常のＬＯＣＯＳ法により膜厚約４０００Å
のフィールド酸化膜２を形成する。この時、セル・アレ
イ部には素子分離用絶縁膜は形成しない。
（ｂ）を参照して本実施例の製造方法について説明す
る。これらの図において、セル・アレイ部の断面図は、
図１のＡ−Ａ線での断面での状態を示している。まず、
図３（ａ）に示すように、周辺回路部のｐ型シリコン基
板１上に、通常のＬＯＣＯＳ法により膜厚約４０００Å
のフィールド酸化膜２を形成する。この時、セル・アレ
イ部には素子分離用絶縁膜は形成しない。
【００２３】次に、セル・アレイ部においてフォトレジ
ストのパターニングと砒素のイオン注入によりｎ+ 型埋
め込み拡散層３を形成する。続いて、ＣＶＤ法により膜
厚２０００Åのシリコン酸化膜を堆積し、フォトレジス
トのパターニングとこのシリコン酸化膜のドライエッチ
ングにより、セル・アレイ部にのみ素子分離ＣＶＤ酸化
膜４が形成されるようにパターニングする〔図３（ｂ）
参照〕。
ストのパターニングと砒素のイオン注入によりｎ+ 型埋
め込み拡散層３を形成する。続いて、ＣＶＤ法により膜
厚２０００Åのシリコン酸化膜を堆積し、フォトレジス
トのパターニングとこのシリコン酸化膜のドライエッチ
ングにより、セル・アレイ部にのみ素子分離ＣＶＤ酸化
膜４が形成されるようにパターニングする〔図３（ｂ）
参照〕。
【００２４】その後、熱酸化によりゲート酸化膜５を形
成し、ＣＶＤ法により全面に膜厚約２５００Åのポリシ
リコンを堆積し、引き続きＣＶＤ法によりシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜の３層構造（いわ
ゆるＯＮＯ構造）の合計膜厚２００ｎｍのゲート間絶縁
膜７を形成する。これらゲート間絶縁膜７とポリシリコ
ン膜を、埋め込み拡散層３と平行なストリップに加工し
て浮遊ゲート用ポリシリコン膜６ａを形成する。次に、
熱酸化を行って露出したシリコン基板上にゲート絶縁膜
（図示なし）を形成した後、膜厚約３０００Åのポリシ
リコンをＣＶＤ法により堆積して、制御ゲート用ポリシ
リコン膜８ａを形成する〔図３（ｃ）参照〕。
成し、ＣＶＤ法により全面に膜厚約２５００Åのポリシ
リコンを堆積し、引き続きＣＶＤ法によりシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜の３層構造（いわ
ゆるＯＮＯ構造）の合計膜厚２００ｎｍのゲート間絶縁
膜７を形成する。これらゲート間絶縁膜７とポリシリコ
ン膜を、埋め込み拡散層３と平行なストリップに加工し
て浮遊ゲート用ポリシリコン膜６ａを形成する。次に、
熱酸化を行って露出したシリコン基板上にゲート絶縁膜
（図示なし）を形成した後、膜厚約３０００Åのポリシ
リコンをＣＶＤ法により堆積して、制御ゲート用ポリシ
リコン膜８ａを形成する〔図３（ｃ）参照〕。
【００２５】次に、フォトリソグラフィ法により埋め込
み拡散層３に直交するパターンのフォトレジスト膜９を
形成し、これをマスクとして制御ゲート用ポリシリコン
膜８ａ、ゲート間絶縁膜７および浮遊ゲート用ポリシリ
コン膜６ａをドライエッチング法により加工して、所定
のパターンの制御ゲート電極８および浮遊ゲート電極６
を形成する〔図４（ａ）参照〕。
み拡散層３に直交するパターンのフォトレジスト膜９を
形成し、これをマスクとして制御ゲート用ポリシリコン
膜８ａ、ゲート間絶縁膜７および浮遊ゲート用ポリシリ
コン膜６ａをドライエッチング法により加工して、所定
のパターンの制御ゲート電極８および浮遊ゲート電極６
を形成する〔図４（ａ）参照〕。
【００２６】このとき、周辺回路部では、シリコン基板
１上にはポリシリコン膜からなるゲート電極等は形成さ
れていない。フォトレジスト膜９を除去した後、ＨＴＯ
（High Temperature ＣＶＤ Oxide；高温ＣＶＤ）法に
より、シリコン酸化膜を堆積して、浮遊ゲート電極６の
側面、制御ゲート電極８の側面および表面に膜厚約１０
０Åのシリコン酸化膜１０を形成し、また周辺回路部に
ゲート酸化膜１０′を形成する。次に、ＣＶＤ法により
膜厚約２５００Åのポリシリコン膜を堆積した後、これ
をフォトレジストのパターニングとポリシリコンのドラ
イエッチングにより加工して、セル・アレイ部において
は消去ゲート電極１１を、また周辺回路部においては周
辺回路用デバイスのゲート電極１１′を形成する〔図４
（ｂ）参照〕。その後、周辺回路用デバイスのソース・
ドレイン領域形成工程、通常の配線形成工程等の後処理
工程を実施して本実施例の不揮発性半導体記憶装置の製
作を完了する。
１上にはポリシリコン膜からなるゲート電極等は形成さ
れていない。フォトレジスト膜９を除去した後、ＨＴＯ
（High Temperature ＣＶＤ Oxide；高温ＣＶＤ）法に
より、シリコン酸化膜を堆積して、浮遊ゲート電極６の
側面、制御ゲート電極８の側面および表面に膜厚約１０
０Åのシリコン酸化膜１０を形成し、また周辺回路部に
ゲート酸化膜１０′を形成する。次に、ＣＶＤ法により
膜厚約２５００Åのポリシリコン膜を堆積した後、これ
をフォトレジストのパターニングとポリシリコンのドラ
イエッチングにより加工して、セル・アレイ部において
は消去ゲート電極１１を、また周辺回路部においては周
辺回路用デバイスのゲート電極１１′を形成する〔図４
（ｂ）参照〕。その後、周辺回路用デバイスのソース・
ドレイン領域形成工程、通常の配線形成工程等の後処理
工程を実施して本実施例の不揮発性半導体記憶装置の製
作を完了する。
【００２７】本実施例では、セル・アレイ部での素子分
離用絶縁膜の膜厚は周辺回路部でのそれの半分であった
が、この値はセル・アレイ部で要求される素子分離能力
に応じて適宜決定しうるものである。一般的には、周辺
回路部での膜厚の３／４程度あれば、十分である。
離用絶縁膜の膜厚は周辺回路部でのそれの半分であった
が、この値はセル・アレイ部で要求される素子分離能力
に応じて適宜決定しうるものである。一般的には、周辺
回路部での膜厚の３／４程度あれば、十分である。
【００２８】［第２の実施例］次に、図５（ａ）〜
（ｃ）、図６（ａ）、（ｂ）を参照して本発明の第２の
実施例の製造方法について説明する。まず、図５（ａ）
に示すように、周辺回路部のｐ型シリコン基板１上に、
通常のＬＯＣＯＳ法により膜厚約４０００Åのフィール
ド酸化膜２を形成する。この時、セル・アレイ部には素
子分離用絶縁膜は形成しない。
（ｃ）、図６（ａ）、（ｂ）を参照して本発明の第２の
実施例の製造方法について説明する。まず、図５（ａ）
に示すように、周辺回路部のｐ型シリコン基板１上に、
通常のＬＯＣＯＳ法により膜厚約４０００Åのフィール
ド酸化膜２を形成する。この時、セル・アレイ部には素
子分離用絶縁膜は形成しない。
【００２９】次に、セル・アレイ部においてフォトレジ
ストのパターニングと砒素のイオン注入によりｎ+ 型埋
め込み拡散層３を形成する。続いて、ＣＶＤ法により全
面にシリコン酸化膜を堆積し、フォトレジストのパター
ニングとこのシリコン酸化膜のドライエッチングにより
加工して、セル・アレイ部に素子分離ＣＶＤ酸化膜４を
形成する〔図５（ｂ）参照〕。
ストのパターニングと砒素のイオン注入によりｎ+ 型埋
め込み拡散層３を形成する。続いて、ＣＶＤ法により全
面にシリコン酸化膜を堆積し、フォトレジストのパター
ニングとこのシリコン酸化膜のドライエッチングにより
加工して、セル・アレイ部に素子分離ＣＶＤ酸化膜４を
形成する〔図５（ｂ）参照〕。
【００３０】その後、熱酸化によりゲート酸化膜５を形
成し、全面に膜厚約２５００Åのポリシリコンを堆積
し、これを埋め込み拡散層３と平行なストリップに加工
して浮遊ゲート用ポリシリコン膜６ａを形成する。続い
て、ＣＶＤ法により、膜厚約２００Åのゲート間酸化膜
７と、膜厚約３０００Åの制御ゲート用ポリシリコン膜
８ａと、膜厚約２５００Åのマスク酸化膜１２を連続的
に堆積する〔図５（ｃ）参照〕。
成し、全面に膜厚約２５００Åのポリシリコンを堆積
し、これを埋め込み拡散層３と平行なストリップに加工
して浮遊ゲート用ポリシリコン膜６ａを形成する。続い
て、ＣＶＤ法により、膜厚約２００Åのゲート間酸化膜
７と、膜厚約３０００Åの制御ゲート用ポリシリコン膜
８ａと、膜厚約２５００Åのマスク酸化膜１２を連続的
に堆積する〔図５（ｃ）参照〕。
【００３１】次に、フォトレジストのパターニングとマ
スク酸化膜１２のドライエッチングにより、マスク酸化
膜１２を形成すべき制御ゲート電極のパターンより１０
００Å程度狭いパターンに加工した後、フォトレジスト
を除去する。次いで、膜厚５００Åのシリコン酸化膜を
堆積し、この酸化膜を膜厚分だけエッチバックして除去
し、マスク酸化膜１２の側壁に酸化膜サイドウォール１
３を形成する。
スク酸化膜１２のドライエッチングにより、マスク酸化
膜１２を形成すべき制御ゲート電極のパターンより１０
００Å程度狭いパターンに加工した後、フォトレジスト
を除去する。次いで、膜厚５００Åのシリコン酸化膜を
堆積し、この酸化膜を膜厚分だけエッチバックして除去
し、マスク酸化膜１２の側壁に酸化膜サイドウォール１
３を形成する。
【００３２】次に、マスク酸化膜１２およびサイドウォ
ール１３をマスクに制御ゲート用ポリシリコン膜８ａ、
ゲート間絶縁膜７および浮遊ゲート用ポリシリコン膜６
ａをドライエッチング法により加工して、制御ゲート電
極８および浮遊ゲート電極６を形成する〔図６（ａ）参
照〕。このとき、周辺回路部では、シリコン基板１上に
はポリシリコン膜からなるゲート電極等は形成されてい
ない。
ール１３をマスクに制御ゲート用ポリシリコン膜８ａ、
ゲート間絶縁膜７および浮遊ゲート用ポリシリコン膜６
ａをドライエッチング法により加工して、制御ゲート電
極８および浮遊ゲート電極６を形成する〔図６（ａ）参
照〕。このとき、周辺回路部では、シリコン基板１上に
はポリシリコン膜からなるゲート電極等は形成されてい
ない。
【００３３】次に、熱酸化を行って、浮遊ゲート電極６
および制御ゲート電極８の側面に膜厚約１００Åのシリ
コン酸化膜１０を形成し、また周辺回路部にゲート酸化
膜１０′を形成する。次に、ＣＶＤ法により膜厚約２５
００Åのポリシリコン膜を堆積した後、これをフォトレ
ジストのパターニングとポリシリコンのドライエッチン
グにより加工して、セル・アレイ部においては消去ゲー
ト電極１１を、また周辺回路部においては周辺回路用デ
バイスのゲート電極１１′を形成する〔図６（ｂ）参
照〕。その後、通常の配線形成工程等の後処理工程を実
施して本実施例の不揮発性半導体記憶装置の製作を完了
する。
および制御ゲート電極８の側面に膜厚約１００Åのシリ
コン酸化膜１０を形成し、また周辺回路部にゲート酸化
膜１０′を形成する。次に、ＣＶＤ法により膜厚約２５
００Åのポリシリコン膜を堆積した後、これをフォトレ
ジストのパターニングとポリシリコンのドライエッチン
グにより加工して、セル・アレイ部においては消去ゲー
ト電極１１を、また周辺回路部においては周辺回路用デ
バイスのゲート電極１１′を形成する〔図６（ｂ）参
照〕。その後、通常の配線形成工程等の後処理工程を実
施して本実施例の不揮発性半導体記憶装置の製作を完了
する。
【００３４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、消去ゲートを用いないように
して制御ゲート電極の電圧を制御することにより消去を
行うようにしてもよい。また、実施例では、図３〜図６
に図示された断面において、浮遊ゲート電極と制御ゲー
ト電極とは同一のパターンに加工されていたが、浮遊ゲ
ート電極の方が幅広になるようにしてもよい。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、消去ゲートを用いないように
して制御ゲート電極の電圧を制御することにより消去を
行うようにしてもよい。また、実施例では、図３〜図６
に図示された断面において、浮遊ゲート電極と制御ゲー
ト電極とは同一のパターンに加工されていたが、浮遊ゲ
ート電極の方が幅広になるようにしてもよい。
【００３５】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置では、周辺回路部での素子分離用絶縁膜
をＬＯＣＯＳ法により形成し、セル・アレイ部での素子
分離膜を堆積絶縁膜（例えばＣＶＤ酸化膜）により形成
しているので、それぞれの領域において必要な膜厚の素
子分離用絶縁膜を形成することできるとともに、セル・
アレイ部においては、分離用絶縁膜を薄くすることがで
きさらにバーズビークが生じることがなくなるため、メ
モリセルの微細化が可能になる。さらに、セル・アレイ
部での凹凸が緩和されるため、エッチング残りによるシ
ョートの発生が抑制される。
半導体記憶装置では、周辺回路部での素子分離用絶縁膜
をＬＯＣＯＳ法により形成し、セル・アレイ部での素子
分離膜を堆積絶縁膜（例えばＣＶＤ酸化膜）により形成
しているので、それぞれの領域において必要な膜厚の素
子分離用絶縁膜を形成することできるとともに、セル・
アレイ部においては、分離用絶縁膜を薄くすることがで
きさらにバーズビークが生じることがなくなるため、メ
モリセルの微細化が可能になる。さらに、セル・アレイ
部での凹凸が緩和されるため、エッチング残りによるシ
ョートの発生が抑制される。
【００３６】また、埋め込み拡散層を形成するのに、厚
いフィールド酸化膜を通して不純物を形成する必要がな
くなるため、埋め込み拡散層の深さを均一にすることが
できビット線の低抵抗化を実現することができる。ま
た、高エネルギーでのイオン注入が必要なくなるため、
高精度のパターンで埋め込み拡散層を形成することがで
きる。
いフィールド酸化膜を通して不純物を形成する必要がな
くなるため、埋め込み拡散層の深さを均一にすることが
できビット線の低抵抗化を実現することができる。ま
た、高エネルギーでのイオン注入が必要なくなるため、
高精度のパターンで埋め込み拡散層を形成することがで
きる。
【図１】本発明の第１の実施例のメモリセル・アレイ部
の平面図。
の平面図。
【図２】図１に示すメモリセル・アレイ部の等価回路
図。
図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く工程での工程順断面図。
めの、図３の工程に続く工程での工程順断面図。
【図５】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図６】本発明の第２の実施例の製造方法を説明するた
めの、図５の工程に続く工程での工程順断面図。
めの、図５の工程に続く工程での工程順断面図。
【図７】従来例の断面図。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ｎ+ 型埋め込み拡散層 ４ 素子分離ＣＶＤ酸化膜 ５、１０′ ゲート酸化膜 ６ 浮遊ゲート電極 ６ａ 浮遊ゲート用ポリシリコン膜 ７ ゲート間絶縁膜 ８ 制御ゲート電極 ８ａ 制御ゲート用ポリシリコン膜 ９ フォトレジスト膜 １０ シリコン酸化膜 １１ 消去ゲート電極 １１′ ゲート電極 １２ マスク酸化膜 １３ 酸化膜サイドウォール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 21/8247 29/788 29/792 8418−4Ｍ Ｈ０１Ｌ 21/94 Ａ 29/78 ３７１
Claims (5)
- 【請求項１】 ソース・ドレイン領域を構成する埋め込
み拡散層と、該埋め込み拡散層と一部領域が重なるよう
に形成された浮遊ゲート電極と、該浮遊ゲート電極を覆
い、かつ、前記埋め込み拡散層と直交して形成された制
御ゲート電極と、該制御ゲート電極に平行に形成された
素子分離用絶縁膜と、を有するメモリセル領域と、 複数のＭＯＳ型トランジスタが形成され、素子間を分離
するための素子分離用絶縁膜が形成されている周辺回路
領域と、を有する不揮発性半導体記憶装置において、 素子分離用絶縁膜が、前記メモリセル領域においては堆
積絶縁膜によって形成され、かつ、前記周辺回路領域に
おいては選択酸化法による熱酸化膜によって形成されて
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記メモリセル領域における素子分離用
絶縁膜の膜厚が、前記周辺回路領域における素子分離用
絶縁膜の膜厚の３／４以下であることを特徴とする請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記メモリセル領域における素子分離用
絶縁膜上に、各素子分離用絶縁膜毎にもしくは１本置き
に、消去ゲート電極が形成されていることを特徴とする
請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 （１）選択酸化法により周辺回路領域に
素子分離用絶縁膜を形成する工程と、 （２）メモリセル領域に選択的に不純物を導入して、ソ
ース・ドレイン領域を構成する埋め込み拡散層を平行に
複数本形成する工程と、 （３）シリコン酸化膜を堆積し、これをパターニングし
てメモリセル領域に前記埋め込み拡散層に直交する複数
の素子分離用絶縁膜を形成する工程と、 （４）半導体基板上にゲート絶縁膜を介してポリシリコ
ンを堆積し、これをパターニングして浮遊ゲート用ポリ
シリコン膜を形成する工程と、 （５）半導体基板上にゲート絶縁膜を介し、前記浮遊ゲ
ート用ポリシリコン膜上にゲート間絶縁膜を介して導電
膜を堆積し、この導電膜をパターニングして前記埋め込
み拡散層と直交する方向に走る制御ゲート電極を複数本
形成し、さらに前記浮遊ゲート用ポリシリコン膜をパタ
ーニングして浮遊ゲート電極を形成する工程と、を有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項５】 前記第（５）の工程の後に、ポリシリコ
ンを堆積し、これをパターニングして、メモリセル領域
において前記素子分離用絶縁膜上の浮遊ゲート電極間お
よび制御ゲート電極間に消去ゲート電極を形成するとと
もに、周辺回路領域においてゲート電極を形成する工
程、が付加されることを特徴とする請求項４記載の不揮
発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6332815A JP2689930B2 (ja) | 1994-12-15 | 1994-12-15 | 不揮発性半導体記憶装置およびその製造方法 |
| KR1019950049643A KR960026900A (ko) | 1994-12-15 | 1995-12-14 | 가상 접지 eprom 셀 구조를 갖는 비휘발성 반도체 기억 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6332815A JP2689930B2 (ja) | 1994-12-15 | 1994-12-15 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167706A true JPH08167706A (ja) | 1996-06-25 |
| JP2689930B2 JP2689930B2 (ja) | 1997-12-10 |
Family
ID=18259117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6332815A Expired - Lifetime JP2689930B2 (ja) | 1994-12-15 | 1994-12-15 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2689930B2 (ja) |
| KR (1) | KR960026900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486507B1 (en) | 1998-02-27 | 2002-11-26 | Nec Corporation | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239701B1 (ko) * | 1996-10-17 | 2000-01-15 | 김영환 | 불휘발성 메모리 셀의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH02292870A (ja) * | 1989-03-15 | 1990-12-04 | Sundisk Corp | フラッシュ形高密度ｅｅｐｒｏｍ半導体メモリの製造方法 |
| JPH03187224A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
-
1994
- 1994-12-15 JP JP6332815A patent/JP2689930B2/ja not_active Expired - Lifetime
-
1995
- 1995-12-14 KR KR1019950049643A patent/KR960026900A/ko not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH02292870A (ja) * | 1989-03-15 | 1990-12-04 | Sundisk Corp | フラッシュ形高密度ｅｅｐｒｏｍ半導体メモリの製造方法 |
| JPH03187224A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486507B1 (en) | 1998-02-27 | 2002-11-26 | Nec Corporation | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689930B2 (ja) | 1997-12-10 |
| KR960026900A (ko) | 1996-07-22 |
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