JPH02292870A - フラッシュ形高密度ｅｅｐｒｏｍ半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体の電気的に消去可能でプログラム可能な
読出し専用メモＩＪ　　（ＥＥＰＲＯＭ）に関し，特に
このようなメモリの半導体構造体ならびにこのようなメ
モリを製造するプロセスを含む製造方法に関する。

（従来の技術） 電気的にプログラム可能な読出し専用メモリ　（ＥＰＲ
ＯＭ＞は，ソースとドレーンとの間で，半導体基板内の
チャネル領域から絶縁されてはいるが，チャネル領域を
覆って配置された電界効果トランジスタ構造において浮
動している（接続されていない）導電性ゲートを活用し
ている。

制御ゲートは浮動ゲートを覆って配置されてはいるが，
浮動ゲートからは絶縁されている。

トランジスタのしきい値電圧特性は，浮動ゲート上に保
持されている電荷量によって制御されている。

すなわち，トランジスタのソース領域とドレーン領域と
の間で電気伝導が生ずるようにトランジスタをオンに転
じる前に，制御ゲートに印加されなければならない最小
電圧量（しきい値）は，浮動ゲート上の電荷レベルによ
って制御されている。

基板チャネル領域から薄いゲート絶縁体を介して浮動ゲ
ートへと電子を加速することによって，トランジスタは
２つの状態のうちの１つへとプログラムされる。

トランジスタのソースとドレーンとの間，ならびに制御
ゲート上へ動作電圧を印加し，さらにソースとドレーン
との間に流れる電流のレベルを検出することにより，メ
モリセルトランジスタの状態が読み出される。

電流レベルは，選択された制御ゲート電圧においてデバ
イスが“オン”としてプログラムされているか，あるい
は“オフ”としてプログラムされているかを言い表すも
のである。

アドレスされているセルを含む列内でソース線とドレー
ン線とにソース・ドレーン電圧を印加するとともに，ア
ドレスされているセルを含む行内で制御ゲートに制御ゲ
ート電圧を印加することによりー，ＥＰＲＯＭセルを構
成する２次元アレイ内で特定の単一セルに対して読出し
のためのアドレスが特定される。

初期のＥＰＲＯＭセルデバイスは．紫外線に曝すことに
より消去されるものであった。

最近では，トランジスタセルは電気的に消去されるよう
に作られており１電気的に消去可能でプログラム可能な
読出し専用メモＩＪ（ＥＥＦＲＯＭセル）と呼ばれる。

初期のＥＥＦＲＯＭセルは．非常に薄いトンネル現象を
有する誘電体層を介してトランジスタの浮動ゲートから
ドレーンへ電荷を転送させることにより，電気的に消去
させる構造のものであった。これは．適切な電圧をトラ
ンジスタのソースと，ドレーンと，制御ゲートとに印加
することによって達成される。

さらに最近では，ＥＥＰＲＯＭセルメモリセルが独立し
た消去用の第３のゲートを備えて構成されている。消去
ゲートは浮動ゲートの表面に近接した各メモリセル用ト
ランジスタを貫通して配置されているが．トンネル現象
を有する薄い誘電体によって浮動ゲートから絶縁されて
いる。

適切な電圧が全てのトランジスタエレメントに印加され
たとき，電荷はセルの浮動ゲートから消去ゲートへと移
動して除去される。全セルアレイ，あるいは相互に関係
したセルより成るセル群が同時に消去されるので，この
ようなＥＥＰＲＯＭセルより成るアレイは一般にフラッ
シュ形ＥＥＰＲＯＭセルアレイといわれる。

１９８８年６月８日にエリャホウ・ハラリ博士（Ｄｒ．
Ｅｌ　ｉｙａｈｏｕ　　Ｈａｒａｒ　ｉ）により出願さ
れ，同時継続中の特許出願第２（１４．１７５号は参考
文献を挙げ，　（従来技術の説明）において第１図〜第
４図を参照して，従来技術によるＥＰＲＯＭセルおよび
ＥＥＰＲＯＭセルの開発について詳細に説明してある。

（発明が解決しようとする課題） 本発明の主たる目的は，ＥＥＰＲＯＭセルおよびアレイ
の構造を提供することにあり，半導体チップ上のセル密
度が増加できるようにセルのサイズを減じた構造体を作
るためのプロセスを提供することにある。

本発明の目的の１つは，非常に高い歩留りで，高い生産
性と，高い信頼性と，高い再現性と，高い再生産性とを
有し大規模なサイズの縮小が可能な構造体を得ることに
ある。

本発明の目的の他の１つは．時期ディスク記憶デバイス
に取って代わることができる固体メモリとしての有用性
を有するＥＥＦＲＯＭセル半導体チップを提供すること
にある。

本発明の目的のさらに他の１つは，半導体デバイスの製
造に使用されるマスクの位置決約のずれに影響され難い
プロセスを提供することにある。

本発明の目的のさらに他の１つは，耐用可能なプログラ
ム／続出しサイクルの数を増加できるように構成したＥ
ＥＦＲＯＭセル構造体を提供することにある。

さらに．本発明の目的の１つはプログラミングならびに
／あるいは消去に対して高速応答するＥＥＰＲＯＭ構造
体を提供することにある。

本発明のさらに他の１つの目的は．改良された半導体処
理技術および構造体を提供することにある。

（課題を解決するための手段） これらの本発明の各目的は本発明の種々の様相により達
成され１その主な特徴は簡単．かつ，般的に要約される
。

１つの実施例によれば，エッチング，デポジション，イ
オン打ち込み．酸化物成長，および同様な処理のされた
制御ゲート間で，半導体構造体のマスク領域を定義する
ための位置決め参照基準として，制御ゲートの反対側の
端面が使用されている。

その主要な適用目的は．ス｝　ＩＪップを個々に隔離さ
れた浮動ゲートへと分割するために，除去される下側の
導電性ストリップ領域を定義することにある。

半導体構造体のこの領域は．制御ゲートの端面に隣接し
，かつ，制御ゲートの反対側の端面の方へ部分的に延長
して形成され，かつ，その幅が制御されている少なくと
も１つのスペーサによって定義されている。

一実施例にあいては．このような処理に対して中央領域
を定義するた必，隣接した制御ゲートの反対側端面上に
一対のスペーサが形成されている。

このようなスペーサを形成する好ましい方法は．半導体
基板を覆って厚い酸化物層をデポジットし．制御ゲート
の垂直端面に隣接してスペーサを残しておくようにして
リアクティブイオンエッチングを実施することにより．
デポジット層を除去するものである。

スペーサの幅はエッチングのパラメータによって制御さ
れ，非常に精密に作ることができる。

この技術の主な利点は．以後の処理ステップに使用され
るマスクの相対的な位置決めにあまり影響されないこと
にある。各半導体プロセスにおいて生ずるマスクの位置
ずれに許容値をもたせないでも，得られるメモリ回路を
小さく作ることができ．集積回路上のメモリセルの密度
を増加させることができる。

本発明の他の様相によれば，多結晶シリコンのス｝　Ｉ
Ｊップを個々のメモリセルの浮動ゲートに分割するため
の代替えの技術は，２つのセルの間でホトレジスト，あ
るいは他の形式のマスクの開口を開き，異方性エッチン
グにより開口の下の被覆酸化物層および多結晶シリコン
を除去するものである。引き続いて，多結晶シリコン浮
動ゲートを覆う消去用誘電体層を引続き成長させるため
，制御された領域を露光させ，続いて消去用誘電体を覆
う消去ゲートをデポジットさせる目的で．制御された時
間量の期間だけ異方性エッチングを行って，個々に分離
された多結晶シリコン浮動ゲートの上側端面および下側
端面から酸化物を除去する。

これは１再現性のある方法で浮動ゲートと消去ゲートと
の間の結合領域を注意深く定義することができる代替え
技術である。

多結晶シリコンのス｝　ＩＪップを，個々の浮動ゲート
へと分離する目的で除去すべき多結晶シリコンストリッ
プを部分的にマスクするため，上記要約された技術のう
ちのいずれかで．多結晶シリコンをエッチングするため
の代替え技術とすることができる。

本発明のさらに他の様相によれば，露出された多結晶シ
リコンが完全に消費されるまで．メモリセル間で多結晶
シリコンストリップの露出部上に酸化物層が成長させら
れている。

これによって，多結晶シリコンストリップを隣接メモリ
セルの浮動ゲートと分離している。エッチングを通して
多結晶シリコン材料を除去するよりも，むしろ酸化によ
って誘電体へと変換された領域によって浮動ゲートが分
離されている。

制御ゲートや消去ゲートがすべて化学的気相デポジショ
ン過程（以後，ＣＶＤと呼ぶ。）によってデポジットさ
れ，かつ，不純物の添加された多結晶シリコン材料であ
るとはいえ，本発明のさらに他の様相は．制御ゲートや
消去ゲートとはいささか異なった構造の浮動ゲートを形
成するプロセスを含むものである。浮動ゲートが約６　
０　０−６２０℃よりも高い温度で形成されているなら
ば，浮動ゲートを覆って消去用誘電体を形成するために
引続き実行されるステップの期間に．浮動ゲートの内部
に希望する粗さを付与するため，酸化によって浮動ゲー
トの表面をより実効的に粗くすることができる。

消去サイクル期間に浮動ゲートから消去ゲートへと消去
用誘電体を介して電子をトンネル現象に導通させるた狛
には，表面の粗いことが望ましい。

一方，制御ゲートと消去ゲートとは，通過する電流が最
低となるような最高品質の誘電体を成長させることがで
きるものであることが望ましい。それゆえ，制御ゲート
と消去ゲートとは，６００６２０℃より低い温度でデポ
ジションするプロセスによって形成することが望ましい
。

本発明のさらに他の様相によれば．かなりな大きさの成
長速度差があるように特徴づけられた材料露出面が得ら
れるようウエハを処理し，このウエハ上に事実上，一様
な厚さの酸化物層が成長させられている。一例は，低濃
度に不純物の添加されたシリコンの露出面と．不純物の
添加された多結晶シリコン導体との組合せである。

その組合せでは，低濃度に不純物の添加されたシリコン
表面よりも高速で多結晶シリコン上に酸化物が形成され
，その速度は数倍も早い。その結果，多結晶シリコン上
にはシリコン上よりも実質的に厚い酸化物層が得られる
。これは，適用によっては望ましくないものもある。本
発明によれば，まず不純物の添加されていない多結晶シ
リコン層を露出表面を覆うようにデポジットし，その後
，多結晶シリコン層が酸化プロセスによって実質的に消
費されるまで，不純物の添加されていな多結晶シリコン
上に酸化物を成長させることによって，一様な厚さの酸
化物層が成長される。

酸化技術は，ＥＰＲＯＭセルデバイスやＥＥＰＲＯＭセ
ルデバイスを作成するプロセスに重要な適用性がある。

１つの適用例は，半導体基板表面上へ直接，前もって形
成されている酸化物層を覆って延びている制御ゲート酸
化物および多結晶シリコン浮動ゲートの形成におけるも
のである。他の適用例は，消去ゲート酸化物層の形成に
おけるものである。

これら適用上での本技術の重要な利点は，不純物の添加
されている多結晶シリコン層を覆って純度の高い酸化物
層が形成されている点にある。

通常の方法で，不純物の添加された多結晶シリコンを覆
うように．直接．酸化物層を成長させるとき，下層の多
結晶シリコン内部で添加材から成長酸化物へと不純物が
拡散していく。中間の多結晶シリコン層には不純物が添
加されておらず，不純物の添加されている多結晶シリコ
ン層は酸化されていないので，これらの不純物は実質的
に除去される。

純度の高い酸化物層，特に消去ゲート酸化物には，酸化
物の内部に捕獲された電子の数が事実上，ＥＥＰＲＯＭ
の動作を不能にせしめるレベルに到達するまで故障させ
ずに．耐久させることができるプログラム／消去のサイ
クル数に関して定義されたＥＥＦＲＯＭの寿命を延ばす
という重要な効果がある。

本発明のさらに他の様相は，反対の極性の添加物をイオ
ン打ち込みしてある基板表面において，隣接する複数の
領域を形成するプロセスにある。

例えば．ここに記載したＥＥＰＲＯＭデバイスにおいて
．イオン打ち込みにより作られたｐ形領域は．ｎ形のソ
ース／ドレーン領域に隣接して形成されている。代表的
には，現在，マスクにおける１つの開口を通してソース
／ドレーン領域がイオン打ち込みされており，縦方向へ
の拡散の本質的な差は．ｎ形に不純物の添加された領域
の外側にあって，かつ，これに隣接したｐ形不純物添加
領域を配置することに依存するものである。しかしなが
ら，本発明のプロセスでは，ドレーン／ソースの両領域
の相対的な縦位置関係をさらに良好に制御するため，反
対極性の不純物の打ち込みを行っている期間には除去さ
れ，かつ．ある極性の不純物の打ち込みを行っている期
間にはマスク開口の少なくとも一端面に沿って配置され
るようなスペーサを活用することにある。スペーサは．
第１の極性形の不純物の打ち込まれた半導体基板の表面
を，続いて打ち込まれる反対の極性の第２の打ち込み不
純物によって過度に補正されることがないように保護す
るだめのものである。

本発明の種々の様相のさらに他の目的，特徴，ならびに
利点は，本発明の実施例の記述において，添付された図
面を参照して行う説明から明らかにされよう。

（実施例） 第１図，第２図（Ａ），および第２図（Ｂ）を最初に参
照し，完成された多数セルを有するＥＥＦＲＯＭセル集
積回路構造の主要要素を記述する。

基板１１は低濃度でｐ形に不純物を添加したもので，基
板１ｌの表面１３上に形成された個々のメモリセルを備
えたものである。セルはすべて同一であるので，１つの
セルの構造体を記述することにする。多結晶シリコン材
料で作られ，電気的に導電性があり．方形状をした浮動
ゲート１５は，浮動ゲートと基板表面との間に置かれた
薄《高品質のゲート酸化物１７の頂面上で基板表面１３
上へ形成されている。

フィールド酸化物ストリップ１９．２１は同一列内の他
の全てのセルから当該セルを隔離するとともに．他の列
内の全てのセルからも当該セルを隔離するものである。

厚い酸化物ストリップ２５．２６の下にソース／ドレー
ン拡敗ソース２３．４７が形成されている。ソース／ド
レーン領域２３．４７は高濃度でｎ形に不純物が添加さ
れている。相対的に高濃度でｐ形に不純物の添加されて
いる隣接領域２７は浮動ゲート１５の下に置かれ，ソー
ス／ドレーン拡散層２３から延長して構成されたもので
ある。

長く形成された制御ゲート２９は浮動ゲート１５を横切
り，浮動ゲートから薄い誘電体層３１によって分離され
ている。制御ゲート２９の頂部上には厚い絶縁層３１が
あり，絶縁スペーサ３５，３７は制御ゲート２９の端面
に沿って配置されている。長《形成された消去ゲー｝３
９．４１は１誘電体層４３．４５により浮動ゲート１５
から絶禄されている。

消去ゲート３９．４１ならびに制御ゲート２９は多結晶
シリコン導電性材料，シリサイド，あるいは他の高融点
材料で作るのが好ましい。

まず，第２図（Ａ）を参照すると．記載されている実例
としてのＥＥＰＲＯＭセルは，分割チャネル形のもので
あることがわかる。すなわち，浮勤ゲート１５はソース
／ドレーン拡散層２３と，隣接するソース／ドレーン拡
散層４７との間でチャネル１４を横切る方向にのみ延長
されている。

チャネル１４の残りの部分においては，制御ゲート２９
は薄いゲート酸化物４９を介して基板表面１３に結合さ
れている。

浮動ゲートを形成するためのスペーサの使用第１図，第
２図（Ａ）．および第２図（Ｂ）に示す実例としてのＥ
ＥＰＲＯＭアレイを形成するプロセスは，第３図（Ａ）
および第３図（Ｂ）の断面図に示した中間ステップから
開始している。

第３図（Ａ）は第１図，第２図（Ａ）．および第２図（
Ｂ）のデバイスの構成段階をＡ−Ａで区切って示したも
のである。該当する第３図（Ｂ）は，第１図を区分Ｂ−
Ｂで区切って示すデバイスについて１同一構成段階を示
したものである。

第３図（Ａ）および第３図（Ｂ）に示す中間段階におい
ては．通常の技術により半導体基板１１の表面１３上に
窒化物層５１が形成されている。通常の技術により，同
様にして，長く延ばし，かつ，並行させた開口部５３．
５５（第４図（Ａ））は窒化物マスク５１によって形成
されている。これらの開口部の大きさは．開口５４．５
６を残してお《ため，ホトレジスト部６６．６７により
制限されている。長く延ばしたフィールド酸化物ストリ
ップ１９．２１は　同様にして，処理の上記初期段階に
おいて成長させたものである。

第３図（Ａ）および第３図（Ｂ）に示すようにして実施
されているステップは，それぞれ開口５４．５６に一致
させて．相対的に濃くｐ形に不純物の添加された領域６
１．６３を形成する目的で硼素のイオンを打ち込むステ
ップである。

これは．標準のＤＭＯＳ処理が適用される一連の初期ス
テップである。

第４図（Ａ）および第４図（Ｂ）に示す次のステップは
，基板１１の内部に高濃度のｎ形に不純物の添加された
領域５７．５９を形成することにある。まず，窒化物マ
スク５１で開口５３．５５を再び開くため，ホトレジス
トマスク部６６．６７を除去する。領域５７．５９は砒
素でイオン打ち込みすることにより形成される。

次のステップは，第５図（Ａ）に示すように，拡散層ス
｝　ＩＪップを覆って厚い酸化物ス｝　ＩＪップ２５．
６５を成長させることにより，厚い酸化物ストリップ２
５．６５を形成することにある。この厚い酸化物は，後
で形成される拡散領域と導電性ゲートとの間に完成され
たメモリセルの内部で，良好な絶縁性を与えるものであ
る。

これにより基板を危険に曝すことなく．引続き実行され
るステップにおいて，エッチングを行わせることもでき
る。

この標準酸化技術は高温で行われるステップを含むので
，基板１１内でイオン打ち込みされた領域は下方へ，縦
方向に拡敗していき，その結果，実例として１つのセル
を挙げれば１高い濃度でｎ形に不純物の添加された大き
いソース／ドレーン領域２３．６２と，ｐ形に不純物の
添加された長い領域２７とが制御可能な縦方向寸法で得
られる。

ｐ形添加物の拡散速度はｎ形添加物のそれよりも高速で
あり，その結果，ｎ形に不純物の添加された領域２３．
６２を越えて縦方向に深く，相対的に高濃度のｐ形不純
物を添加した領域２７．６４が延びている。

次に，窒化物マスク層１７はウエハからはぎ取られる。

次のステップとして，第５図（Ａ）および第５図（Ｂ）
に示すように，高品質のゲート酸化物の薄い層１７が半
導体ウエハ１１の表面１３を覆って成長している。

次のステップは，第６図（Ａ）および第６図（Ｂ）に示
すように．拡敗層ス｝　ＩＪップおよび酸化物ストリッ
プ２５．６５と並列に延びているストリップ１５′，な
らびに他の等間隔に置かれた導電性多結晶シリコンスト
リップを形成することにある。次に高品質の酸化物層３
１′をウエハ全体を覆うように成長させる。酸化物層３
１の一部分は，浮動ゲートと制御ゲートとの間の誘電体
層３１として働く。

次のステップは，第７図（Ａ）および第７図（Ｂ）に示
すように，メモリセルに対する制御ゲートとして働《た
め，導電性多結晶シリコン材料で長く，かつ，並列の複
数のス｝　ＩＪップを形成することにある。制御ゲート
２９は．これらのストリップの１つである。長い制御ゲ
ートス｝　ＩＪップは相互に並行して配置され，下に論
ずるように，個々の浮動ゲートを形成するために処理さ
れたストリップ１５′に対して垂直方向を向いている。

制御ゲートは，その上に覆うようにデポジットされた厚
い酸化物層３３で形成されている。

既に記述した処理ステップは，写真マスク上に記録され
たパターンでウエハ基板表面上へ保護マスクを形成する
ための一連の写真マスクを使用する標準技術を，直接的
に実施するものとして認識されよう。

そこで．エッチング，イオン打ち込み，あるいは同様の
プロセスは，ウエハ上に形成されるようなマスク内部の
開口部を介して実施される。

ホトレジスト材料をウエハ上へ塗布するとともに．これ
を写真マスクの光学パターンに露光させることにより，
ホトレジスト材料が一般に使用される。

露光されているホトレジスト体は．周辺の露光されてい
ないホトレジスト体とは異なった溶解度を有し，適当な
溶液で洗浄することによって部分的に異なる溶解度で除
去される。

適当な方法で，相互に一連のステップを構築できるよう
にして写真マスクを位置決めする際には，常に問題が存
在する。前の写真マスクを使用することにより半導体ウ
ェハ上に前もって形成されているパターンの代わりに．
それぞれ新しい写真マスクを登録するた約の極とて精巧
な技術が開発されている。

しかしながら，いかに精密にこのような登録が実施でき
るかについては制限がある。引続き使われる写真マスク
を相互に登録する能力は，構成される半導体構造の種々
の部分がいかに近くに置かれるかに応じて制限される。

半導体デバイスがさらに高密度化されるのに伴って，半
導体デバイスの形式に使用されるパターンの解像度要求
はこの制限に至るまで大幅に増加している。それゆえ，
現在のマスクによる位置決め技術に固有な許容値により
制限されないような，極めて高い解像度の構造体を得る
ために．上記プロセスが注意深く設計されている。

前もって何が記述されているかの実例として，浮動ゲー
ト１５に電子を転送するための活性領域として，基板の
内部に比較的高濃度でｐ形に不純物の添加された領域２
７が形成されている。セルのプログラムされるしきい値
電圧は，セルのソース／ドレーン拡散層２３に対応して
浮動ゲート１５の位置を決める確度にはそれ程依存しな
い。

すなわち，浮動ゲート１５により覆われている隣接ソー
ス／ドレーン領域２３．６２間のチャネル領域の大きさ
は．エンハンスされた領域２７が使用されていないとき
ほどには厳密なものではない。

ウエハ表面１３における領域２７の幅は．第３図（Ａ＞
によるイオン打ち込みの後での縦方向への拡散によって
制御されている。第３図（Δ）に示すホトレジストスト
リップ６６．６７を形成するために使用されているマス
クの位置決め精度が，デバイスの動作に影響を与えるよ
うなｐ形不純物添加領域２７の縦方向の長さの形成には
あまり服密にきいてこないようにして，縦方向の拡散層
の大きさを注意深く制御することができる。

第７図（Ａ），および第７図（Ｂ）に関して記述されて
いる処理の後に実施される次の主な処理ステップを第８
図に示してある。

このステップは，第１図のＢ−Ｂで区分された断面を展
開した部分である。第８図に示したステップは，例えば
隣接した制御ゲートストリップ２９．７５の反対側端面
に沿ってスペーサ７１．７３を形成するような．並行し
て配置された複数制御ゲ一トの反対側端面に沿ってスペ
ーサを形成するという最終目標をもっている。チップ全
体を覆って不純物の添加されていない二酸化シリコンの
厚い層を形成するようにデポジットし．次に乾式のりア
クティブイオンエッチングプロセスによって当該層のほ
とんどを除去することによりスペーサが形成される。

このプロセスでは垂直方向のみに層７７をエッチングす
るので．これによってスペーサ７１．７３が残される。

層７７の厚さが他の部分よりも厚い部分としての制御ゲ
ー｝２９．７５の端面の反対側で，層７７の領域内部に
スペーサが形成される。

スペーサに希望する幅が得られるまでの時間だけ，乾式
エッチングが続けられる。

この幅は非常に精密に．このプロセスにより制御される
。

同時に，スペーサ間の酸化物層３１′の一部分が除去さ
れ，これによって隣接制御ゲート２９．７５の下の酸化
物層３１．７９が残される。酸化物層３３が希望する厚
さ以下になるまで制御ゲート頂部上の酸化物層３３が減
少する前に，工・ソチングを停止する。

次のステップは，８００℃を越えるまでウエ／’％温度
を上昇させることにより，スペーサを高密度化させるこ
とである。

次に，第２のスペーサ対８１．　　８３　（第９図）も
，同様の方式で形成される。リンを不純物として添加し
た二酸化シリコン層８５，あるいは硼素一リンを不純物
として添加した二酸化シリコン層８５は，全ウエハを覆
うようにしてデポジットし，次に希望する幅に第２のス
ペーサ８１．８３を残しておくように選択されたパラメ
ータで，乾式のりアクティブイオンエッチングにより除
去して形成する。既に記述したようにこのプロセスは数
パーセント以内で希望する幅に．このようなスペーサを
形成することができるものである。

二重スペーサの目的は．長い多結晶シリコンストリップ
１５′を例えば第ｌＯ図に示す隣接ゲー｝１５．８７の
ような個々の隔離された浮動ゲートに分割するため，長
い多結晶シリコンストリツブ１５’を介してエッチング
用開口部として働く距離“ｄ”により指示された間隙を
，上記二重スペーサの間に形成することであるみスペー
サは．希望する浮動ゲートの端面がエッチングプロセス
によって侵されるのを防ぐためのマスクとして働く。隣
接する浮動ゲート間に間隙８９を形成するためには．適
切なりアクティブイオンエッチング．あるいはプラズマ
エッチングを使用することができる。一連の写真マスク
の位置決め精度には依存しないで上記間隙が形成されて
いることは，特記すべきであろう。

制御ゲー｝２９．７５のような隣接する制御ゲートの反
対側端面間の距離は．制御ゲートとしての多結晶シリコ
ンストリップを形成するために使用される写真マスクに
よって固定される。下側の浮動ゲートストリップ１５′
の内部に形成されるべき間隙“ｄ”を定義するための参
照基準として制御ゲートの反対側端面を使用することに
より，運の写真マスクの位置決めに許容される許容値は
，いかに距離″′ｄ”を小さくすることができるかの制
限条件になっていない。

その結果．第８図〜第１２図に示す寸法で，高密度に．
個々のＥＥＰＲＯＭメモリセルを一緒に実装できる。

消去ゲートに結合される浮動ゲー｝１５．８７のそれぞ
れの隣接端面上に露出された表面を与えるために，スペ
ーサ８１．８３のような最も後のプロセスで形成された
スペーサを．適切な湿式エッチングによって除去する。

第１の組のスペーサ？１．７３．およびその他の露出さ
れた酸化物のすべては第２のスペーサ８１．８３が形成
される前に高密度化されているので．他の露出された酸
化物よりも高いエッチング速度でスペーサ８１．８３が
エッチングされる。

実際，典型的には高密度化され，かつ，不純物の添加さ
れていない酸化物のエッチング速度の少なくとも５０〜
１００倍の速度で，不純物の添加された酸化物スペーサ
８１．８３がエッチングされる。

第１１図に示すように．浮動ゲー｝１５．８７を覆って
成長された消去ゲート酸化物層４５．９３は，隣接する
浮動ゲー｝１５．８７の反対側端面に配置されている。

実際．処理プロセスにおいては，集積回路チップのほと
んどの部分を覆うようにしてかかる層が成長されている
が，消去用ゲート酸化物層４５．９３において指示され
た領域においてのみ．成長プロセスは重要である。さら
に，ウエハの残りの部分のほとんどに存在する露出され
た酸化物を覆うようにして酸化物を成長させるよりも，
浮動ゲー｝１５．８７の多結晶シリコン材料を覆うよう
にして酸化物を成長させる方が，はるかに高速に酸化物
が成長させられる。

第１２図に示したように．消去用の酸化物層４５．９３
で隣接の浮動ゲー｝１５．８７から消去ゲート４１を分
離するようにして，アルミニウムのような金属または，
多結晶シリコンで消去ゲート４１を形成する。

既に記述した特許出願番号第２（１４，１７５号の第８
図（Ａ），および第８図（Ｂ）に示したＥＥＦＲＯＭの
実施例には．浮動ゲートならびに制御ゲートをセルファ
ライン方式に自身で位置決めする改良された方法を表し
ている。このプロセスの重要な利点は，消去用酸化物層
４５．９３が他の動作とは独立に形成されるという点に
ある。

すなわち，他のプロセスとは異なり，浮動ゲート間の酸
化物のような．他の酸化物と同様な層の一部分として消
去用酸化物層が形成されるのではない。その結果，浮動
ゲートと消去ゲートとの間の結合が最適化される。この
層はトンネル現象を有する誘電体層とするのが望ましく
，この層は極めて薄《作られている。その結果，浮動ゲ
ートの電荷が消去されているときには．消去用酸化物層
の両端に印加されるべき必要な電圧は低くて済む。

これにより，消去用酸化物が不良になり始めるまでに実
行できる消去サイクル数を延長することができるという
利点がある。同様に，これによって完全に消去するのに
要する時間も短縮される。また．このプロセスにより酸
化物層４５．９３を形成する前に浮動ゲートの他の表面
部分に影響を与えることなくエッチングに続く酸化によ
り，浮動ゲートの露出部上を粗く形成することもできる
。

これにより．望ましくない側面への影響を防ぎデバイス
の消去特性を強化することができる。

第１３図を参照すると，ある部分の寸法が示されている
。共通消去ゲート４１に結合されている各浮動ゲー｝１
５．８７の面積は，浮動ゲートの垂直端面，および寸法
Ｓ′を有する表面積から成るものである。寸法Ｓ′は主
として，プロセスに使用される第２のスペーサ８１．８
３の幅によって制御されている。このプロセスでは各浮
動ゲートと，これに関連した消去ゲートとの間の結合は
事実上，同一である。また．結合は距離Ｓ′，消去用誘
電体層４５．９３の厚さと組成，ならびに浮動ゲートの
表面粗さによって．制御される。距離Ｓは，利用されて
いる２つのスペーサの幅の和によって制御される。スペ
ーサ７１．７３の厚さは，隣接制御ゲート２９．７５と
消去ゲート４１との間に結合がわずかであるか，あるい
は全くないかという状態にしておくことが望ましい。同
様に，酸化物層３３．９５は同一の希望される隔離をす
るのに十分な厚さを保っている。

第２図（Ｂ）の構造体は，各浮動ゲート１５０２つの消
去用誘電体領域４３．４５に消去ゲート３９．４１が備
えられているという意味である。

しかしながら，消去ゲートによって覆われた消去用誘電
体の２つの領域の１つのみを備えることが可能である。

第１４図は，一般に１つのＥＥＦＲＯＭセルの３つの導
電性ゲートの間での結合を図示した等化回路である。破
線で示したキャパシタンス１０１は．消去ゲート４１と
制御ゲート１５との間に実際には結合がないことを示し
ている。これらの要素は上に説明したように，制御ゲー
ト２９の頂部上のスペーサ７１，および厚い酸化物層３
３によって隔離され，結合されてはいない。消去ゲート
４１と浮動ゲート２９との間の結合は，相対的に小さな
キャパシタンス１０３として示されている。

一方，浮動ゲート２９と制御ゲート１５との間の結合は
，相対的に大きなキャパシタンス１０５によって示され
ている。キャパシタンス１０３，］０５は主として１要
素間の誘電体の厚さと．隣接ゲート要素間の共通領域の
大きさとによって制御されている。

この方法で結合を制御する利点は．消去サイクルを示す
第１４図に関連して説明することができる。ここで，２
０ボルトのような印加電圧は消去ゲート上にかけられ，
制御ゲートは接地電位に保たれる。制御ゲートと浮動ゲ
ートとの間の相対的に密な結合（大きなキャパシタンス
１０５で示してある。）と消去ゲートと浮動ゲートとの
間の相対的に低い程度の結合（小さなキャパシタンス１
０３で示してある。）との組合せによって，浮動ゲート
の電圧を制御ゲートの電圧に近く保たせている。それに
よって．消去ゲートと浮動ゲートとの間の電圧差を大き
くでき，電子を浮動ゲートから消去ゲートへと電荷を移
動させるような強い電界が得られる。

この重要な利点は．浮動ゲートの電荷が容易，かつ，迅
速に消去される点にある。消去ゲート電圧を減じること
ができるので１デバイスの寿命を延ばすごとができ，周
辺の回路の設計を容易にすることができる。

セルがプログラムされているときには．電圧が逆転し，
制御ゲートはほぼ１２ボルトに保たれ，消去ゲートは０
ボルトに保たれ．ドレーンが８ボルト，ソースは接地電
位に保たれている。

浮動ゲートと制御ゲートとの間の結合が密であるため，
制御ゲート上の電圧は，浮動ゲート上へデバイス基板か
ら電子が注入されるのを大幅に強めている。消去ゲート
と浮動ゲートとの間の結合の程度は低く，プログラミン
グサイクル期間中，これら２つの要素間での望ましくな
い相互作用が減ぜられる。

不純物を添加した多結晶シリコン層は，ＣＶＤプロセス
により形成するのが好ましい。消去ゲートと接触してい
る浮動ゲートを，それらの表面の粗さを残しておくため
に粗くしておくことは重要である。このため，消去用誘
電体層の形成期間中にこのような粗さを実現できるよう
な方法で，浮動ゲートを形成しなければならない。６０
０−６２０℃を超えるデポジション温度で低圧ＣＶＤプ
ロセスにより浮動ゲートがデポジットされているならば
，上記浮動ゲートの形成ははるかに容易に実施される。

低圧ＣＶＤを高温で実施することにより，消去酸化物を
成長させるための後続酸化期間に，浮動ゲートの表面を
粗く形成する作用が大幅に強化され，その結果，浮動ゲ
ートの消去期間中に，極めて強いトンネル現象の導電性
を有する消去用誘電体が形成される。最高品質（すなわ
ち．最低導電度）の酸化物層を，制御ゲートおよび消去
ゲートの上に形成できるように．それらの表面上では粗
さの形成は抑制されるべきである。消去用酸化物の導電
性を大きくするとともに本条件を実現するため，これら
のゲートは６００℃より低いデポジション湿度でＣＶＤ
プロセスにより形成される。

薄い酸化物層の形成プロセス 第７図（Ａ）でみられるように，酸化物層３１は種々の
材料の表面上に成長させられる。１つの材料は低濃度で
不純物の添加されたシリコン基板層１３であり．他の材
料は高濃度で不純物の添加された多結晶シリコン層１５
′である。公知のように，このような高濃度で不純物を
添加した多結晶シリコンのような材料上へ成長させられ
た酸化物の成長速度は，低濃度で不純物を添加したシリ
コンｌ３上に成長させたような酸化物の成長速度よりは
るかに大き＜．１．５〜５倍の範囲である。

それゆえ．制御ゲートと基板との間でのゲート酸化物４
９を希望するよりも薄くすることなく．多結晶シリコン
ストリップ１５′上に十分な薄さの酸化物層３１’を作
り，浮動ゲートと制御ゲートとの間で良好な特性のゲー
ト酸化物層として働かせることは困難である。

不純物を添加した多結晶シリコンの導電性材料上に成長
させられた酸化物層は，可能な限り高品質であるべきで
あると望まれる。

代表的には，リンのような，多結晶シリコン材料内のあ
る種の添加物は，通常の熱酸化技術期間中に多結晶シリ
コン上に成長させられた酸化物層内に保持される。例え
ば浮動ゲート１５．８７のような，浮動ゲートの端面上
に成長させられた，例えば酸化物層４５．９３のような
消去酸化物上に，特に成長させられた薄い酸化物は，多
くの場合，この種の不純物は望ましくない。この不純物
は，長時間にわたり消去酸化物層に電子を捕獲しておく
作用に貢献し，メモリセルがもはや有効に消去できなく
なるまでに実行されるプログラム／消去サイクル数の実
存する制限に対して，大きく関係するものと信じられる
。

不純物の添加された多結晶シリコンの導電層と同様に，
不純物の添加されていない多結晶シリコン層上に酸化物
層を直接，成長することの前述の欠点を解決するため，
不純物の添加されていない多結晶シリコンの薄い層をま
ずデポジットし，次に．事実上，不純物の添加されてい
ない多結晶シリコン材料層が全て消去され．成長された
酸化物層の一部分となるまで．相対的に低い温度（８０
０〜９００℃の間）で．その上に酸化物を成長させる。

この技術により．低濃度および高濃度に不純物の添加さ
れた多結晶シリコン表面上に形成された酸化物の厚さを
一様にすることができる。不純物の添加された多結晶シ
リコン材料には，酸化プロセスが作用しないので，この
技術ではかなり純粋なシリコン層が得られる３， 第１５図を参照すると，薄い酸化物層１１３を上面に有
する半導体ウエハ１１１，および酸化物層１１３の表面
の一部分上にリンを添加した多結晶シリコン層１１５を
取り上げて，この技術が示してある。第１６図は，酸化
物層と多結晶シリコン層との両方の上に一様な厚さでＣ
ＶＤプロセスによりデポジットされ。かつ，不純物の添
加されていない多結晶シリコン層１１７を示す。この厚
さは，酸化物層の希望する究極の厚さに依存する。

次のステップは第１７図に示すように，事実上、結果的
に不純物の添加されていない多結晶シリコンがすべて消
去されるまで．不純物の添加されていない多結晶シリコ
ン層１１７上に酸化物層を形成することである。結果的
には，既知歯だけ不純物の添加されていないとともに，
結晶シリコン層１１７の厚さよりも厚い酸化物層１１９
が得られる。さらに，環境によっては望まれるステップ
においては，不純物の添加されていない多結晶シリコン
層１１７　（第１６図）をその上にデポジットする前に
．第１５図の最初に露出された表面上に．障壁酸化物の
極めて薄い層をまず成長させる。不純物の添加されてい
ない多結晶シリコン層１１７がすべて消去される点を越
えて酸化が進む。

したがって，多結晶シリコン層１１５内のリン，あるい
はその他の不純物は酸化物層１１９で終わらないことが
上記により保証されている。このような障壁層が形成さ
れずに酸化がさらに進むものと仮定すれば，酸化プロセ
スにより多結晶シリコン１１５が消費されるのに伴って
，不純物の添加された多結晶シリコン層１１５内の低濃
度の不純物は酸化物層の一部となり得る。

多結晶シリコン層１１５は．上記ＥＥＦＲＯＭの処理実
施例における浮動ゲートを表すものである。一様な厚さ
の酸化物層１１９を形成した後，制御ゲート（第１８図
）を機能させるため，他の不純物添加多結晶シリコン層
１２１を酸化物層１１９の上に形成する。

第１９図は，消去ゲート酸化物を形成するために印加さ
れている第１５図〜第１８図に関して記述したプロセス
を示すものである。第１９図は，その消去酸化物層４５
．９３が形成される前の第１１図に相当する。第１１図
の実施例におけるように，浮動ゲー｝１５．．８７の露
出された端面を直接，酸化するよりも，前述の方法で表
面全体を覆うようにして．不純物の添加されていない多
結晶シリコン層の１２３をデポジットする。

もし，多結晶シリコン層が十分に薄い（例えば．５００
人以下）ならば．多結晶シリコン層は，露出された浮動
ゲート端面の表面における粗さに従う。第２０図に示す
ように多結晶シリコン層１２３が厚い酸化物層１２５へ
と変換される間．多結晶シリコン層１２３が事実上，完
全に消費されるまで，多結晶シリコン層１２３上に成長
された酸化物層が多結晶シリコン層１２３に置かれてい
る。

そこで，酸化物層１２５上に消去ゲート１２７が形成さ
れ．その結果，消去ゲート１２７と浮動ゲ−ト１５，８
？の端面との間に高い品質の消去用酸化物が得られる。

拡散された領域を形成するプロセス 高濃度でｎ形に不純物の添加されたソース／ドレーン領
域．ならびに相対的に高濃度にｐ形に不純物の添加され
たチャネル領域を形成するために，上述の第３図〜第５
図に示したものの代替えプロセスステップが第２１図〜
第２３図に示してある。

第２１図〜第２３図に示したプロセスは，上述の特許願
，第２（１４．１１７号に記載の第１４図のプロセスス
テップに示されているものを改良したものでもある。

第２１図を参照すると１半導体基板１３１に備えられた
窒化物マスク層１３３上には，エッチング停止による薄
い酸化物層１３５が形成されている。窒化物マスク１３
３内に制限された大きさを有する開口部１３９を形成す
るため．窒化物マスク１３３は部分的．かつ．一時的に
ホトレジスト材料１３７によって覆われている。相対的
に高濃度でｐ形に不純物が添加されている領域１４１は
．基板内に．開口部１３９を介して硼素のイオン打ち込
みで形成される。それ以後のプロセスは，第３図（Ａ）
および第３図（Ｂ）に関して前に記載したものとほとん
ど同様である。

しかしながら，第２２図に示すように，窒化物マスク１
３３における全開口幅を介して次のイオン打ち込みステ
ップを実施する代わりに，それらの開口の幅がまず制限
される。ホトレジスト層１３７を除去した後，構造体上
に窒化物層１４３をデポジットすることにより．この開
口幅が制限される。そこで，窒化物マスク１３３の開口
部において窒化物マスク１３３の端面に沿ってスペーサ
１４５．１４７を残しておき，そこで異方性のりアクテ
ィブ・イオン・エッチングプロセスにより層１４３をエ
ッチングする。よって，砒素をイオン打ち込みすること
により，基板１４１内へ相対的に高濃度で，ｎ形に不純
物の添加された領域１４９が形成される。領域１４１，
１４９が熱によりウエハ内へ拡散する前に．高濃度でｐ
形に不純物が添加された領域１４１が，高濃度でｎ形に
不純物が添加された領域１４９の端面から垂直方向に移
動していくことは，特記すべきであろう。かくして，第
３図〜第５図のプロセスとは異なり，ｐ形領域およびｎ
形領域の本質的に異なった拡散速度には全く依存しない
で，領域１４１の位置と大きさとを良好に制御できる。

（高濃度で不純物の添加された領域１４９が，代表的に
はＩＸＩＯ”Ｃｍ　−　’の付近の不純物添加濃度のも
のであるが．相対的に高い濃度で不純物の添加された領
域１４１は，代表的にはＩ　Ｘ　１　０　”ａｍ−’の
付近の不純物添加濃度のものである。） 第１の極性の不純物がイオン打ち込みされ，第２の極性
の不純物も打ち込まれるステップの間，過度に補正され
ないように領域１４１の下の基板１３１の表面を保護す
るのがスペーサ１４７である。

第２３図は，スペーサ１４５，１４７間の窒化物マスク
１３３内に配置された開口部において．シリコン基板の
表面に厚い酸化物層を成長させる次ステップを示すもの
である。同時に，熱処理によりイオン打ち込みされた領
域が拡がり，その結果．高濃度のｎ形領域１５３．およ
び相対的に高濃度のｐ形領域１５５が形成される。スペ
ーサ１４５，１４７によって制限された開口を介して酸
化を行うことにより，厚い酸化物１５１の幅は前より小
さくなり．デバイスを小形に構成することができる。第
２３図に示すプロセスステップを実施した後で．窒化物
マスク１３３を除去すると，第６図〜第１２図に関して
前に記載した処理が続行される。

浮動ゲートを形成するだめの代替え技術上記プロセスに
おいて，第９図右よび第１０図に関して記述したように
，エッチングプロセスにより連続した導電性多結晶シリ
コンストリップが分割され．個々の浮動ゲートが得られ
た。ある種の環境下で利点のある代替え技術が．第２４
図および第２５図に関して説明される。多結晶シリコン
ス｝　ＩＪップをエッチングして個々の浮動ゲートへと
分割する代わりに，Ｒ化プロセスにより多結晶シリコン
の全ての厚さが消去されるまで，露出された多結晶シリ
コン上に酸化物が成長させられる。

第２４図を参照すると，第９図および第１０図が拡大し
て示してあり，第９図および第１０図と同一の要素には
同一の参照番号が付してある。

多結晶ス｝　Ｕップの一部分１６１がすべて酸化プロセ
スによって消費されるまで，スペーサ７１，７３間で露
出されている多結晶シリコンス｝　ＩＪップを酸化する
ことにより，連続して不純物の添加された多結晶シリコ
ンストリップが，隣接した浮動ゲー｝１５”，８７”へ
と分割される。

結果的に．消去ゲートとして形成される導電層ｌ６５の
上に酸化物層１６３が形成される。

この技術の結果は，１６７．１６９により指示されたよ
うな細い線．あるいは点に対して浮動ゲートの端面を形
成することである。この点は，形成されている消去ゲー
トの反対側で，浮動ゲートと消去ゲートとの間に適当な
結合をする助けをする役目をもつ。これについては，前
述の特許願．第２（１４，１７５号の第１６図（Ｂ）に
示されており，上記指定された浮動ゲートを形成するた
めの改良技術である。

上記指定された浮動ゲート端面の利点に加えて，第２４
図および第２５図に関して記載されたプロセスでは．浮
動ゲート（露出されたシリコン基板１１の任意の領域を
エッチングして得られる。）を形成するための多結晶シ
リコンのエッチングは酸化ステップにより置換される。

このため，厚い酸化物層２１を薄くすることができ，完
全に除去することさえもできる。

浮動ゲート端面のマスク形成 第８図〜第１２図に関して記述した実施例の代替えとし
て．第２６図〜第２９図には処理ステップの他のシーケ
ンスを示してある。最初に第２６図を参照すると．基板
１７３上には．厚い酸化物部分１７７を含み，薄いス｝
　ＩＪップと厚いス｝　ＩＪップとが交互に備えられた
酸化物層１７５が形成されている。この酸化物層の頂上
に，すぐさま，個々の浮動ゲートへ形成されるべき導電
性多結晶シリコン材料のストリップが配置されている。

最初に，複数のメモリセルより成るアレイを完全に横切
って上記ストリップを事実上，延長させるよりも．形成
されている２つの隣合ったメモリセル（この場合，セル
１８１，１８３）のみを横切って延長の長さを制限する
マスクにより．不純物の添加された多結晶シリコンス｝
　ＩＪップ１２９が形成されている。記述すべき後続す
る一連の処理ステップは，隣接浮動ゲート間に消去ゲー
トを備え，隣接セルに結合された２つの個別の隣接浮動
ゲートにストリップ１７９を分割するものである。

第２６図の出発構造には．薄い制御ゲート酸化物層１８
５と，例えばそれぞれセル１８１．１８３に対応する制
御ゲー｝１８７，１８９のような長さで，紙面に垂直な
方向へと延びている一連の並列な複数の制御ゲートスト
リップとを備えられている。制御ゲートの頂上，ならび
に構造体の残りの部分の頂」二には．Ｉｉｌｉ２化物層
１９１が形成されている。個別の浮動ゲートを形成する
のに使用すべき多結晶シリコンストリップが２つの隣接
メモリセルのみを横切って延長されているという主な相
違点に関して，第２６図に関して記載されている構造体
は，前述の実施例における第７図（Ｂ）のものと同様な
ものである。

ス｝　ＩＪップ１７９を２つの浮動ゲート部分へと分割
するために，写真マスクにより位置決めされた開口部１
９５を備えた構造体の頂上に．ホトレジストマスク１９
３が形成されている。

開口部１９５を介して受け入れることができる構造体上
でエッチングを実施するため．３つの異なったエッチン
グステップを順次．実行している。

第２７図に示されているエッチングステップの最初のも
のは，酸化物層１８５，１９１の異方性乾式エッチング
である。もちろん．次に酸化物層内部の開口部は事実上
，ホトレジスト層１９３内部の開口部１９５と一致させ
る。第２８図に示されている第２のエッチングは，相互
に分離されている隣接メモリセル１８１．１８３に対し
て，多結晶シリコン層１７９を浮動ゲートへと分離する
ために行われた，多結晶シリコン層１７９の異方性エッ
チングである。酸化物よりもはるかに高速で，不純物の
添加された多結晶シリコン材料のみに対してエッチング
が選択的に作用するので．露出された酸化物層は事実上
，影響を受けない。

第３のエッチングステップは第２９図に示されており．
ホトレジス｝１９３の下で，露出された酸化物層１９１
．１８５の側壁を逆方向に動かす短時間の異方性湿式エ
ッチングである。同時に，厚いフィールド酸化物部分１
７７は垂直エッチングされ，浮動ゲートの下で垂直方向
にエッチングされる。結果的に，隣接した浮動ゲートの
端面１９７．１９９がきれいな状態で露出される。

一旦，これらの浮動ゲート端面が露出されると，ホトレ
ジスト材料１９３が除去され，他の実施例に関して前に
記述したような方法で，露出された浮動ゲート部分１９
７．１９９上に消去ゲート酸化物層が成長させられる。

その後．エッチングにより形成され．かつ，成長された
消去ゲート酸化物のみによって浮動ゲートの端面１９７
，１９９から隔離された開口部の内部に，通常．不純物
の添加された多゛結晶シリコンのような導電性材料がデ
ポジットされる。．これにより．消去ゲートが形成され
る。第２９図に示す異方性湿式エッチングステップでは
．Ｍ出された浮動ゲート端面１９７．１９９の量を良好
に制御することができるので，これらの浮動ゲートと．
引続き形成される消去ゲートとの間の結合領域は注意深
く制御できる。

この制御ゆえに，写真マスクでの位置決め許容値の範囲
内で，消去ゲートと浮動ゲートとの間で，可能な位置決
めのずれを補正するために．各浮動ゲートの反対側に消
去ゲートを配置する必要はない。この点は．他のＥＥＰ
ＲＯＭプロセスにおいて使われているのとは異なる。

実は，第１図〜第１４図に関して記述した実施例におい
ては．各浮動ゲートに対して２つの消去ゲートが結合さ
れているものとして図示されているが，その浮動ゲート
と消去ゲートとの間の結合領域を良好に制御すれば，こ
れらの図面に示されている１個おきの消去ゲートは，希
望するならば省略することもできる。

第２６図〜第２９図のプロセスの実施例において．露出
された多結晶シリコンの浮動ゲート材料はエッチングし
て取り去られる。しかしながら．ここに記載されている
プロセスは．第２４図および第２５図に関して前に記載
されている酸化プロセスにより，多結晶シリコンストリ
ップ１７９を２つの浮動ゲートに分割するようにも変更
することができる。

実施例に関して本発明の種々の実施例が記載されている
とはいえ，本発明は特許請求の範囲に記載の全てにより
規定されるものであると理解されたい。

【図面の簡単な説明】

第１図は，本発明により半導体基板上に形成された電気
的に消去可能であって，かつ，プログラム可能な複数個
の読出し専用メモリセルの拡大平面を表す系統図である
。 第２図（Ａ）は，第１図の区分Ａ−Ａで展開したメモリ
アレイの断面図である。 第２図（Ｂ）は，第１図の区分Ｂ−Ｂで展開したメモリ
アレイの断面図である。 第３図（Ａ），第４図（Ａ），第５図（Ａ），第６図（
Ａ），および第７図（Ａ＞は，第１図の区分Ａ−Ａで展
開したメモリデバイスの形成において，種々の初期処理
ステップを示す断面図である。 第３図（Ｂ），第４図（Ｂ），第５図（Ｂ），第６図（
Ｂ），および第７図（Ｂ）は，第３図（Ａ），第４図（
Ａ），第５図（Ａ），第６図（Ａ），および第７図（Ａ
）にそれぞれ対応し，第１図の区分Ｂ−Ｂで展開したメ
モリデバイスの形式において，種々の初期ステップを示
す断面図である。 第８図〜第１２図は，第１図の区分Ｂ−Ｂで展開したメ
モリデバイスを形成する後半処理ステップを示す図であ
る。 第１３図は，第１図の区分Ｂ−Ｂで展開ｌ７たメモリ回
路の完成された隣接メモリセルの拡大図である。 第１４図は，第１図〜第１３図の技術にしたがって形成
された，１つのメモリセルの等価電気回路図である。 １２１５図〜第１８図は，酸化物層を成長させる代替え
技術に採用されている一連の処理ステップを示す。 第１９図ふよび第２０図は，第１５図〜第１８図によっ
て示される技術の特定の適用例を示す図である。 第２１図〜第２３図は，基板内に拡散領域を形成するた
めの代替え技術において採用されている一連の処理ステ
ップを示す図である。 第２４図および第２５図は，多結晶シリコンストリップ
を個々の複数浮動ゲートに分割するための代替え技術を
示す図である。 第２６図〜第２９図は．個々の浮動ゲートを形成するた
めの代替えプロセスを示す図である。 １１．１７３・・・基板 １３・・・基板表面 １４・・・チャネル １５．２９．７５・・・ゲート（制御ゲート）１５′・
・・ストリップ １７・・・ゲート酸化物層 １９．２１・・・フィールド酸化物ストリップ２３．４
７．６２・・・ソース／ドレーン拡散層２５．２６．６
５・・・厚い酸化物ストリップ２７・・・隣接領域 ２９，８７．１５”，８７” １９７．１９９・・・ゲート（浮動ゲート）７５・・・
制御ゲートストリップ ３１′・・・酸化物層 ３３，９５，１１９，１７７・・・厚い酸化物層３５．
３７・・・絶縁スペーサ ３９，４１，１６５・・・消去ゲー）・４３．４５．９
３・・・誘電体層 ４９・・・ゲート酸化物 ５１・・・窒化物層 ５３〜５６・・・開口部 ５７．５９・・・ｎ形領域 ６１．６３・・・ｐ形領域 ６６．６７・・・ホトレジスト部（ホトレジストマスク
）？１．８１．８３．１．４５，１４７，１．７３・・
・スペーサ ７７・・・層 ８５・・・二酸化シリコン層 ８９・・・間隙 １０１，１０３，１０５・・・キャパシタンス１１７，
１２１・・・多結晶シリコン層１２９．１７９・・・ス
トリップ １３３・・・窒化物マスク １３７．１９３・・・ホトレジスト材料１３９．１９５
・・・開口部 １４１，１４９・・・領域 １６３，１７５，１８５．１９１・・・酸化物層１６７
，１６９，１９７．１９９・・・端面１８１，１８３・
・・セル 出願人　サンディスク　コーボレイション代理人　弁理
士　　井　ノ　ロ　　　壽７Ａ Ｆ／６．タ８ Ｆ／≦７彰 ＦＩ６．　ｊ ，第１頁の続き ＠Ｉｎｔ．　ＣＩ．５ 識別記号 庁内整理番号 ＠発 明 者 エリャホウ ハラリ アメリカ合衆国、９５０３０　　カリフォルニア州ス、
オーゼレイズ　コート１（１４ ロス ガト 特 事 許庁 件 の 艮 官 表示 殿 平成２年 特 許 ２． 発 明 の 名 称 ３． 補 正 を す る 者 事件との関係 特許１｝ＩｒＱ状 代 理 人 ６コ −．Ｊ 平成 ２年 ５月 ８［１ 願 第６３９４７号 Ｌ ＆

Claims (34)

【特許請求の範囲】
1. （１）半導体基板上にフラッシュ形ＥＥＰＲＯＭセルの
   ２次元アレイを形成する方法であって、第１の誘電体層
   により前記基板から絶縁されるようにして前記基板上へ
   導電性材料を連続して並列に長く配置して第１の複数の
   ストリップを形成するステップと、 第２の誘電体層により前記基板ならびに導電性を有する
   前記第１の複数のストリップから絶縁されるようにして
   前記基板上にあって前記第１の複数のストリップを覆っ
   て導電性材料を連続して並列に長く配置し、前記第１の
   複数のストリップとは事実上、長さ方向が垂直になるよ
   うに第２の複数のストリップを形成するステップと、 前記第２の複数のストリップのうちの隣接したものの反
   対側端面に沿い、かつ、相互の方向に延長され、前記隣
   接した一対のストリップ間に規定された空間を残してお
   くための複数のスペーサを形成するステップと、 前記複数のスペーサにより規定された空間を通って前記
   第１の複数のストリップ上で作用を実施させるステップ
   とから成る製造方法。
2. （２）前記作用を実施させるステップが前記第１の複数
   のストリップの内部に前記第１の複数のストリップ間へ
   間隙を形成させ、かつ、電気的に隔離さされた不動ゲー
   トを形成するステップを含む請求項１記載の製造方法。
3. （３）前記第１の複数のストリップの内部に間隙を形成
   するステップが前記複数のスペーサにより規定された領
   域内で前記第１の複数のストリップに対して溶剤を適用
   させるステップを含む請求項２記載の製造方法。
4. （４）前記第１の複数のストリップの内部に間隙を形成
   するステップが前記複数のスペーサにより規定された領
   域内で前記第１の複数のストリップを酸化するステップ
   を含む請求項２記載の製造方法。
5. （５）前記作用を実施させるステップが前記第１の複数
   のストリップを相互に隔離された複数の浮動ゲートに分
   割し、前記浮動ゲートの隣接する端面に粗さを形成させ
   るとともに前記隣接する端面を覆って誘電体を形成する
   ステップを含む請求項１記載の製造方法。
6. （６）前記浮動ゲートの誘電体を形成するステップが前
   記半導体構造体を横切って事実上、一様な厚さの不純物
   の添加されていない多結晶シリコン材料の層を形成する
   ステップと、 事実上、前記不純物の添加されていない多結晶シリコン
   材料層が完全に消費され、かつ、成長された酸化物層の
   一部分となるまでの時間にわたり、前記不純物の添加さ
   れていない多結晶シリコン材料上へ酸化物層を成長させ
   るステップとを含む請求項４記載の製造方法。
7. （７）前記第２の複数の誘電体層が、前記半導体構造体
   を横切って事実上、一様な厚さの不純物の添加がされて
   いない多結晶シリコン材料層が完全に消費され、かつ、
   成長された酸化物層の一部分となるまでの時間にわたり
   、前記不純物の添加がされていない多結晶シリコン材料
   上へ酸化物層を成長させるステップとを含む請求項１記
   載の製造方法。
8. （８）前記第１の複数のストリップを形成するステップ
   が６２０℃より高い温度で低圧ＣＶＤ法により不純物の
   添加がされた多結晶シリコンをデポジットするステップ
   を含み、かつ、前記第２の複数のストリップを形成する
   ステップが６００℃より低い温度で低圧ＣＶＤ法により
   不純物の添加された多結晶シリコンをデポジットするス
   テップを含む請求項１記載の製造方法。
9. （９）前記第１および第２の複数のストリップのいずれ
   かを形成する前に、前記半導体基板の隣接した複数領域
   の内部で反対側極性のイオン打ち込みをする添加物を含
   み、かつ、内部に複数の開口を有する前記基板を覆って
   第１のマスク層を形成するステップと、 前記開口の一側面から前記開口の一部分を覆うための方
   法で前記第１のマスク層を覆って第２のマスクを与え、
   前記開口の反対側に隣接して前記基板に第１の制限され
   た開口部を残しておくステップと、 前記第１の制限された開口部を介して第１の極性の不純
   物の第１の打ち込みを行うステップと、前記第１のマス
   ク層を正しい位置に保持しておいて前記第２のマスクを
   除去するステップと、少なくとも前記開口の反対側面に
   沿って前記開口内にスペーサを形成し、前記開口を介し
   て第２の制限された開口部を形成するステップと、 前記第２の制限された開口部を介して前記第１の極性と
   は反対に第２の極性の第２の打ち込みを行うステップと
   を含み、 前記スペーサは第１の極性の不純物が打ち込まれた前記
   半導体基板の表面を前記反対の第２の極性の第２の打ち
   込みによる過度の補正から保護するように構成した請求
   項１記載の製造方法。
10. （１０）半導体基板上にフラッシュ形ＥＥＰＲＯＭセル
    の２次元アレイを形成する方法であって、第１の誘電体
    層により前記基板から絶縁されるようにして前記基板上
    へ導電性材料を並列に長く配置して第１の複数のストリ
    ップを形成するステップと、 第２の誘電体層により前記基板ならびに導電性を有する
    前記第１の複数のストリップから絶縁されるようにして
    、前記基板上であって前記第１の複数のストリップを覆
    って導電性材料を並列に長く配置し、前記第１の複数の
    ストリップとは事実上、長さ方向が垂直になるように配
    置して制御ゲートを形成するステップと、 前記制御ゲートの反対側端面に沿い、かつ、相互の方向
    に延長され、内部に前記第１の複数のストリップの複数
    部分を露出させ、かつ、予め規定された幅の間隙を中間
    に残しておくための誘電体材料より成る複数のスペーサ
    を形成するステップと、前記第１の複数のストリップの
    前記露出された複数部分をエッチングにより除去し、エ
    ッチングで生じた複数のスペースの間に延長されている
    隔離された浮動ゲートを形成するステップと、 前記間隙を延長させるための方法で複数のスペーサの大
    きさを減じ、前記複数のスペーサに隣接した前記複数の
    浮動ゲートの表面部分を露出させるステップと、 複数の浮動ゲートの露出された表面領域を覆って第３の
    誘電体層を形成させるステップと、 前記第３の誘電体を横切って導電性材料の並列に長く配
    置された第３の複数のストリップを形成して消去ゲート
    を形成するステップとを含む製造方法。
11. （１１）複数のスペーサを形成するステップは相互に隣
    接した時間順列で第１および第２のスペーサ部分を形成
    し、前記第１のスペーサ部分の材料が前記第２のスペー
    サ部分の材料よりも与えられたエッチングプロセスに対
    してかなり低い応答を示すものであり、 かつ、複数のスペーサの大きさを減するステップは前記
    与えられたエッチングプロセスにより前記第２のスペー
    サ部分を除去するステップを含む請求項１０記載の製造
    方法。
12. （１２）前記第１のスペーサ部分は高密度化した不純物
    の添加されていない二酸化シリコンで形成され、前記第
    ２のスペーサ部分はリンあるいは硼素−リンが不純物と
    して添加された二酸化シリコンで形成され、前記与えら
    れたエッチングプロセスは湿式エッチングである請求項
    １１記載の製造方法。
13. （１３）複数のスペーサを形成するステップはひとつの
    スペーサ部分を形成する手段を含み、 かつ、複数のスペーサの大きさを減するステップはその
    大きさを減するための方法で前記１つのスペーサ部分を
    エッチングするステップを含む請求項１０記載の製造方
    法。
14. （１４）複数の消去ゲートが形成される前に複数の制御
    ゲートを覆って第４の誘電体層を形成するステップから
    成り、前記制御ゲートおよび消去ゲートを隔離するため
    のものである請求項１０記載の製造方法。
15. （１５）前記第２、第３、および第４の誘電体層が独立
    したステップで形成され、各誘電体層が要求される特定
    機能をはたすように最適化する請求項１４記載の製造方
    法。
16. （１６）導電性材料の第３の複数の長いストリップが事
    実上、前記複数の制御ゲートと並列な方向に前記ストリ
    ップを形成する請求項１０記載の製造方法。
17. （１７）第１の複数の長いストリップを形成するステッ
    プは６２０℃より高い温度で低圧ＣＶＤ法により不純物
    の添加された多結晶シリコンをデポジットするステップ
    を含み、かつ、第２の複数の長いストリップを形成する
    ステップは６００℃より低い温度で低圧ＣＶＤ法により
    不純物の添加された多結晶シリコンとデポジットするス
    テップを含む請求項１０記載の製造方法。
18. （１８）半導体基板上に複数のフラッシュ形ＥＥＰＲＯ
    Ｍセルを形成する方法であって、 前記メモリセルのうちの隣接した２つのメモリセルを横
    切って不純物の添加された多結晶シリコンの導電性材料
    の第１の層を形成し、第１の誘電体層により前記基板か
    ら絶縁するステップと、前記第１の多結晶シリコン層を
    覆って第２の誘電体層を形成するステップと、 前記隣接したメモリセルのそれぞれを覆う制御ゲートと
    して不純物の添加された第２の多結晶シリコンの導電性
    材料の層を形成するステップと、前記第２の誘電体層の
    前記制御ゲートおよび露出された複数部分を横切って第
    ３の誘電体層を中間に形成するステップと、 隣接したセル間に配置され前記多結晶シリコン層を覆っ
    た内部に開口を有する前記第３の誘電体層を覆ってマス
    クを形成するステップと、 前記第３の誘電体層および前記第１の不純物の添加され
    た多結晶シリコン層を異方性エッチングすることにより
    前記ホトレジストマスクの開口の下の前記第３の誘電体
    層および前記第１の不純物の添加された多結晶シリコン
    層を除去し、第１の不純物の添加された多結晶シリコン
    層を前記少なくとも２つの隣接したセルのそれぞれに対
    する浮動ゲートへと分割し、前記開口の下の構造体内に
    井戸を残しておくステップと、 異方性エッチングにより前記ホトレジストマスクの開口
    を通して露出された前記第３の誘電体層を部分的にエッ
    チングし、垂直の誘電体壁面を越えて前記井戸へ延長さ
    れ、分割されている第１の不純物の添加された多結晶シ
    リコン層の端面を残しておくため、前記ホトレジストの
    開口の下の領域から垂直の誘電体壁面を除去するステッ
    プと、前記マスクを前記第３の誘電体層からはぎ取るス
    テップと、 前記井戸内で露出された多結晶シリコンの浮動ゲートを
    覆って第４の誘電体層を形成するステップと、 第４の誘電体層が前記消去ゲートを分割されている第１
    の多結晶シリコン層の浮動ゲートのそれぞれから分離す
    る方法で、前記井戸内に消去ゲートを形成するステップ
    とを含む製造方法。
19. （１９）前記第１、第２、あるいは第４の誘電体層の任
    意の１つを形成するために前記半導体構造体を横切って
    事実上、一様な厚さの不純物を添加していない多結晶シ
    リコン材料の層を形成するステップと、 事実上、不純物の添加されていない多結晶シリコン材料
    層が消費され、成長された酸化物層の一部となるまでの
    時間にわたって、不純物の添加されていない多結晶シリ
    コン材料層上に酸化物層を成長するステップとを含む請
    求項１８記載の製造方法。
20. （２０）第１の多結晶シリコン層を形成するステップは
    ６２０℃より高い温度で低圧ＣＶＤ法により不純物の添
    加された多結晶シリコンをデポジットするステップを含
    み、 第２の多結晶シリコン層を形成するステップは、６００
    ℃より低い温度で低圧ＣＶＤ法により不純物の添加され
    た多結晶シリコンをデポジットするステップを含む請求
    項１８記載の製造方法。
21. （２１）前記第１および第２の不純物の添加された多結
    晶シリコン層のいずれかを形成する前に、半導体基板の
    隣接した複数の部分内で第１の極性の添加物を打ち込む
    ステップから成り、前記イオンの打ち込みは複数の開口
    を内部に有する前記基板を覆って第１のマスク層を形成
    するステップと、前記開口の一側面から前記開口の一部
    分を覆うための方法で前記第１のマスク層を覆って第２
    のマスクを与え、前記開口の反対側に隣接して前記基板
    に第１の制限された開口部を残しておくステップと、 前記第１の制限された開口部を介して第１の極性の不純
    物の第１の打ち込みを行うステップと、前記第１のマス
    ク層を正しい位置に保持しておいて前記第２のマスクを
    除去するステップと、 少なくとも前記開口の反対側面に沿って前記開口内にス
    ペーサを形成し、前記開口を通して第２の制限された開
    口部を形成するステップと、 前記第２の制限された開口部を介して前記第１の極性と
    は反対に第２の極性の第２の打ち込みを行うステップと
    を含み、 前記スペーサは第１の極性の不純物が打ち込まれた前記
    半導体基板の表面を前記反対の第２の極性の第２の打ち
    込みによる過度の補正から保護する請求項１８記載の製
    造方法。
22. （２２）半導体基板上に複数のフラッシュ形ＥＥＰＲＯ
    Ｍセルを形成する方法であって、 前記メモリセルのうちの隣接した２つのメモリセルを横
    切って不純物の添加された多結晶シリコンの導電性材料
    の第１の層を形成し、第１の誘電体層により前記基板か
    ら絶縁するステップと、前記第１の多結晶シリコン層を
    覆って第２の誘電体層を形成するステップと、 前記隣接したメモリセルのそれぞれを覆う制御ゲートの
    導電性材料の層を形成するステップと、前記第２の誘電
    体層の前記制御ゲートおよび露出された複数部分を横切
    って第３の誘電体層を中間に形成するステップと、 隣接したセル間に配置され前記多結晶シリコン層を覆っ
    た内部に開口を有する前記第３の誘電体層を覆ってマス
    クを形成するステップと、 前記ホトレジストマスクの開口の下の第３の誘電体層を
    除去し、前記第１の多結晶シリコン層を露出させるステ
    ップと、 第１の多結晶シリコン層が完全に消費されるような方法
    で第１の多結晶シリコン層上のマスク開口を介して酸化
    物を成長させ、かつ、第１の不純物の添加されている多
    結晶シリコン層を前記少なくとも２つの隣接したセルの
    それぞれに対する分割された浮動ゲートに分割するステ
    ップと、 前記マスク開口を通じて消去ゲートを形成するステップ
    とを含む製造方法。
23. （２３）露出された材料表面を覆って成長させる酸化物
    の成長速度がかなり異なっている性質を有する材料の露
    出された表面を含む半導体構造体上に酸化物層を形成す
    る方法であって、 前記半導体構造体を横切って事実上、一様な厚さを有し
    、かつ、不純物が添加されていない多結晶シリコン材料
    の層を形成するステップと、 不純物の添加されていない多結晶シリコン材料層上に酸
    化物層を成長させ、前記層から不純物の添加されていな
    い多結晶シリコン材料を消費させるステップとを含む製
    造方法。
24. （２４）酸化物層を成長させるステップは事実上、不純
    物の添加されていない多結晶シリコン材料層が完全に消
    費され、成長された酸化物層の一部分となるまでの時間
    にわたり前記酸化物を成長させるステップを含む請求項
    ２３記載の製造方法。
25. （２５）酸化物絶縁物および不純物の添加されていない
    多結晶シリコン導体で露出された隣接表面を覆って同時
    に半導体基板上へ酸化物層を形成する方法であって、 前記酸化物および不純物の添加された多結晶シリコン表
    面を横切って、事実上、一様な厚さを有し、かつ、不純
    物が添加されていない多結晶シリコン材料層を形成する
    ステップと、 事実上、不純物の添加されていない多結晶シリコン材料
    層が完全に消費され、成長された酸化物層の一部分とな
    るまでの時間にわたり、不純物の添加されていない多結
    晶シリコン材料層上へ酸化物層を成長させるステップと
    を含む製造方法。
26. （２６）集積回路の一部分であり、かつ、不純物の添加
    された多結晶シリコン導体上へ酸化物を形成する方法で
    あって、 前記不純物の添加されたシリコン表面上へ、不純物の添
    加されていない多結晶シリコン材料層を形成させるステ
    ップと、 事実上、不純物の添加されていない多結晶シリコン材料
    層が完全に消費され、成長された酸化物層の一部分とな
    るまでの時間にわたり、不純物の添加がされていない多
    結晶シリコン材料層上へ酸化物層を形成するステップと
    を含む製造方法。
27. （２７）前記不純物の添加された多結晶シリコンの表面
    は電気的に隔離された浮動ゲートの表面であって、 かつ、少なくとも前記酸化物層の一部分を覆って導電性
    消去ゲートを形成するステップを含む請求項２６記載の
    製造方法。
28. （２８）半導体基板上にメモリセルアレイを形成する方
    法であって、 前記基板を横切ってゲート酸化物を形成する絶縁材料の
    薄い層を形成するステップと、 第１の長い導電性ストリップの組を中間に形成するため
    前記酸化物を横切って不純物の添加されている多結晶シ
    リコン材料で事実上、並列な第１のストリップの組を形
    成するステップと、 前記ゲート酸化物および前記不純物の添加されている多
    結晶シリコン材料ストリップの頂部表面を覆って延長さ
    れ、かつ、不純物の添加されていない多結晶シリコン材
    料の層を形成するステップと、事実上、不純物の添加さ
    れていない多結晶シリコン材料層が完全に消費され、成
    長された酸化物層の一部分となるまでの時間にわたり、
    不純物の添加されていない多結晶シリコン材料層上の酸
    化物層を形成するステップと、 第２の長い導電性ストリップの組を中間に形成するため
    、前記成長された酸化物層を横切って不純物の添加され
    た多結晶シリコン材料で事実上、並列な第２のストリッ
    プの組を形成し、前記第１のストリップの組とは事実上
    、長さ方向が垂直になるように第２のストリップの組を
    配置するステップと、 前記第２の導電性ストリップの間に前記第１の導電性ス
    トリップの組の複数の部分を除去し、前記第１の導電性
    ストリップの組のそれぞれの長さ方向に沿って複数の電
    気的に隔離されたゲートを形成するステップとを含む製
    造方法。
29. （２９）酸化物絶縁層により半導体基板および不純物の
    添加された多結晶シリコン制御ゲートから分離され、か
    つ、不純物の添加された多結晶シリコンの浮動ゲートと
    、消去用酸化物により前記浮動ゲートの一部分から分離
    された消去ゲートとを備えたＥＥＰＲＯＭセルを形成す
    る方法であって、６２０℃よりも高い温度で前記浮動ゲ
    ートの多結晶シリコンをデポジットするステップと、 前記制御ゲートの多結晶シリコン層の表面の一部分を覆
    って前記消去用ゲート酸化物を成長させるステップと、 ６００℃よりも低い温度で前記制御ゲートの多結晶シリ
    コン層をデポジットするステップと、前記制御ゲートの
    多結晶シリコン層を覆って絶縁性酸化物層を成長させる
    ステップと、 前記ゲート酸化物により前記浮動ゲートから分離され、
    かつ、前記絶縁性酸化物層により前記制御ゲートから分
    離された正しい位置に導電性消去ゲートを形成するステ
    ップとを含む製造方法。
30. （３０）半導体基板の隣接した領域に反対極性の導電形
    の不純物を打ち込む方法であって、 内部に複数の開口を有する前記基板を覆って第１のマス
    ク層を形成するステップと、 前記開口の一方の側面から前記開口の一部分を覆うため
    の方法で前記第１のマスク層を覆って第２のマスクを与
    え、前記開口の反対側面に隣接して前記基板に第１の制
    限された開口部を残すステップと、 前記第１の制限された開口部を介して第１の極性の第１
    の不純物を打ち込むステップと、 前記第１のマスク層を正しい位置に保ちながら前記第１
    のマスクを除去するステップと、 少なくとも前記開口の前記反対側面に沿って前記開口の
    内部にスペーサを形成し、前記開口を通って第２の制限
    された開口部を形成するステップと、前記第２の制限さ
    れた開口を介して前記第１の極性とは逆の第２の極性の
    第２の不純物を打ち込むステップとを備え、 前記スペーサは反対の第２の極性の前記第２の不純物打
    ち込みが過度に補正されないように第１の極性の不純物
    で打ち込まれた前記半導体基板の表面を保護する製造方
    法。
31. （３１）前記第２の制限された開口部を介して前記基板
    内に厚い酸化物の層を成長させるステップを含む請求項
    ３０記載の製造方法。
32. （３２）半導体基板上に複数のメモリセルアレイを形成
    する方法であって、 少なくとも２つの隣接したメモリセルを横切って延長さ
    れていて、かつ、中間の薄い絶縁層により前記基板から
    絶縁され、不純物の添加された多結晶シリコンストリッ
    プを形成するステップと、前記少なくとも２つの露出さ
    せたセルの間で、セルの一部分を残すためのマスクによ
    り多結晶シリコンストリップを保護するステップと、 露出された部分が酸化プロセスによって完全に消費され
    るまで前記露出され、不純物の添加された多結晶シリコ
    ンを酸化し、前記隣接したセルのそれぞれに関連して電
    気的に分離された複数の浮動ゲートを残しておくステッ
    プとから成る製造方法。
33. （３３）中間の絶縁性を有する前記第１の層を覆って配
    置された前記隣接セルのそれぞれの内部で不純物の添加
    された第２の多結晶シリコンの層により、少なくとも部
    分的に、前記マスクを備えた請求項３２記載の製造方法
    。
34. （３４）前記開口はホトレジストマスクの内部の穴によ
    り形成されたものである請求項３２記載の製造方法。