JPH081678B2

JPH081678B2 - ２線式計測回路

Info

Publication number: JPH081678B2
Application number: JP11663490A
Authority: JP
Inventors: 努岡山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-05-02
Filing date: 1990-05-02
Publication date: 1996-01-10
Anticipated expiration: 2011-01-10
Also published as: JPH0415797A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は２線式計測回路に関し、特にセンサとマイク
ロコンピュータを内蔵することによりいわゆるインテリ
ジェント伝送器として構成され、工業的用途に用いられ
る２線式計測回路に関するものである。

〔従来の技術〕

従来のインテリジェント伝送器の例としては特開昭59
−114930号公報に開示されるものがある。この文献に開
示される従来回路によれば、センサから送られてくる複
数のアナログ入力信号をマルチプレクサで選択し、選択
した入力信号を可変利得増幅器で所定のレベルまで増幅
し、その後アナログ信号をディジタル信号に変換するた
めに、自走三角波と前記可変利得増幅器の出力との大小
を比較して得られるパルスの幅を時間計測してディジタ
ル値に変換するように構成される。このディジタル値
を、内蔵されたマイクロコンピュータで補正演算して正
規化する。

〔発明が解決しようとする課題〕

上記の従来の計測回路では、パルス幅の計測を行うに
当り三角波の電圧レベルと入力信号の電圧レベルとを比
較することによって行っているため、計測回路に内蔵し
ているディジタル回路部等から発生する雑音の影響を受
けやすく、A/D変換を精度良く行うことができないとい
う問題があった。また、センサからの信号に雑音が含ま
れると雑音の瞬時波高値に比例してA/D変換値が瞬時的
に変動する。特に２線式計測回路では、各回路ユニット
が微小電力で動作している関係上、雑音を抑制して測定
精度の向上を図ることが、実装上の限界及び入手可能な
デバイスの限界により制限されるという問題があった。

本発明の第１の目的は、雑音に強い計測回路系を有
し、高い計測精度を達成することのできる２線式計測回
路を提供することにある。

本発明の第２の目的は、良く知られた積分形A/D変換
回路を利用し最適なバイアス方法によって構成される２
線式計測回路を提供することにある。

本発明の第３の目的は、本来的に使用できる能動デバ
イスが著しく制限される２線式計測回路であるにも拘ら
ず、デバイスに対する性能要求を軽減することができる
２線式計測回路を提供することにある。

〔課題を解決するための手段〕

本発明に係わる第１の２線式計測回路は、それぞれ種
々の物理量を計測する少なくとも２個以上のセンサと、
これらのセンサを能動状態に保持する励起回路と、制御
信号に基づき複数の前記センサの出力信号のいずれかを
選択的に入力するスイッチ回路と、制御信号により利得
を変化可能に構成され、スイッチ回路からの出力信号を
増幅する作動増幅器と、この作動増幅器の出力電圧と第
１の基準電圧（V1）とを加算し、作動増幅器の出力電圧
を所要のレベルにシフトする加算増幅器（A3）と、この
加算増幅器（A3）の出力電圧（ＶA）を入力し、入力し
た電圧（ＶA）と第２の基準電圧（ＶR）とを減算し所定
時間積分した後、電圧（ＶA）に換えて第３の基準電圧
（V3）を入力し、この入力した電圧（V3）と第２の基準
電圧（ＶR）とを減算し積分する積分器と、この積分器
の後段に配置され、積分器の出力電圧と第２の基準電圧
（ＶR）とを比較する電圧比較器（A5）とを備え、第１
の基準電圧（V1）は第２の基準電圧（ＶR）より大であ
り、第２の基準電圧（ＶR）は第３の基準電圧（V3）よ
り大である。

本発明に係わる第２の２線式計測回路は、それぞれ種
々の物理量を計測する少なくとも２個以上のセンサと、
これらのセンサを能動状態に保持する励起回路と、制御
信号に基づき複数の前記センサの出力信号のいずれかを
選択的に入力するスイッチ回路と、制御信号により利得
を変化可能に構成され、スイッチ回路からの出力信号を
増幅する差動増幅器と、この差動増幅器の出力電圧と第
１の基準電圧（V1）とを加算し、差増増幅器の出力電圧
を所要のレベルにシフトする加算増幅器（A3）と、この
加算増幅器（A3）の出力電圧（ＶA）を入力し、入力し
た電圧（ＶA）と第２の基準電圧（ＶR）とを減算し所定
時間積分した後、電圧（ＶA）に換えて第３の基準電圧
（V3）を入力し、この入力した電圧（V3）と第２の基準
電圧（ＶR）と減算し積分する積分器と、この積分器の
後段に配置され、積分器の出力電圧と第２の基準電圧
（ＶR）とを比較する電圧比較器（A5）とを備え、第１
の基準電圧（V1）は第２の基準電圧（ＶR）より小であ
り、第２の基準電圧（ＶR）は第３の基準電圧（V3）よ
り小である。

本発明に係わる第３の２線式計測回路は、上記第１又
は第２の構成の２線式計測回路において、第２の基準電
圧（ＶR）、第１の基準電圧（V1）、第３の基準電圧（V
3）は、それぞれ、同一の基準電圧に基づいて得られる
電圧である。

本発明に係わる第４の２線式計測回路は、上記第１の
構成において、電圧比較器のパルス幅を時間計測し、得
られた時系列ディジタル値を内蔵マイクロコンピュータ
で補正演算するように構成される。

本発明に係わる第５の２線式計測回路は、上記第１の
構成において、センサは、計測対象の物理量に依存して
インピーダンスが変化するように構成される。

本発明に係わる第６の２線式計測回路は、上記第１又
は第２の構成において、加算増幅器（A3）のプラス電源
端子とこの加算増幅器の回路駆動用の定電圧源（ＶCC）
との間に抵抗（34）を直列に接続し、且つ加算増幅器
（A3）のプラス電源端子とマイナス電源端子との間にバ
イパス用コンデンサ（35）を接続して構成される。

〔作用〕

本発明による２線式計測回路では、信号電圧の一定時
間積分値と一定電圧の積分値とが等しくなるまでの時間
を計測し、これによりディジタル値を求める２重積分形
A/D変換器を利用しており、高精度化と耐雑音性を向上
させると共に、所要のバイアス関係を有する加算増幅器
（前処理増幅回路部）を、可変利得増幅器と積分形A/D
変換器との間に設けることによって２線式計測回路への
積分形A/D変換器の適用を可能にしている。

また本発明による２線式計測回路では、回路各部の参
照電圧や励起電圧等を、単一の基準電圧に基づきこれを
分圧又は増幅することにより発生させ、２線式計測回路
の実現を可能にする。

〔実施例〕

以下に、本発明の実施例を添付図面に基づいて説明す
る。

第１図は本発明に係る２線式計測回路の一実施例を示
すブロック図、第２図は第１図に示した回路の要部を詳
細に示した回路図である。なお第１図中、実線は電力の
流れ、白抜き矢印はアナログ信号の流れ、ハッチングの
矢印はディジタル信号の流れを示す。

先ず第１図を参照して全体構成を説明する。第１図に
おいて１は２線式計測回路、２は受信装置である。２線
式計測回路１と受信装置は２は、２線によって形成され
た伝送路３によって接続される。受信装置２は受信回路
４、受信抵抗（Rs）５、DC電源（Vs）６で構成される。
受信抵抗５とDC電源６と２線式計測回路は直列的に接続
され、受信回路４は受信抵抗５の端子電圧を入力するよ
うに接続されている。伝送路３を流れる伝送信号の電流
値Isとしては一般に４〜20mAの直流定電流であり、また
Vsは通常24Vが使用される。この結果、２線式計測回路
１は、印加電圧が10V前後、電流が4mA以下の小電力で動
作するように設計されている。このように２線式計測回
路では低消費電力化を満たすように作られる。また２線
式計測回路１は内部に設けられた複数のセンサのそれぞ
れの感知動作に応答して動作する２端子定電流源として
構成され、受信回路４は、２線式計測回路１から出力さ
れた伝送電流Isに基づき発生する受信抵抗５の端子間電
圧を取り込み、これを計測することにより前記センサで
検出された被測定量を得る。

なお伝送路３には、外部その他のコミュニケータ７が
接続される。

２線式計測回路１では複数の、例えば３個のセンサ8,
9,10を有し、これらのセンサ8,9,10は励起回路11によっ
て検出可能状態に励起されている。12は定電圧回路であ
り、定電圧回路12は伝送路３によって伝送されてくる電
圧を所定の定電圧に変換する。定電圧回路12の出力電圧
によって２線式計測回路の１の回路各部に安定な電圧が
供給されるが、第１図中では励起回路11への供給線のみ
示している。13はマルチプレクサであり、センサ8,9,10
からの出力信号を制御信号に基づいてスイッチを適宜に
切換え、選択して取り込む。14は可変利得増幅器であ
り、制御信号によってその利得が必要の値に調整され
る。可変利得増幅器14はマルチプレクサ13で選択された
センサ出力信号を増幅し、次段の２重積分型のA/D変換
器15に送給する。A/D変換器15は所定のレベルに増幅さ
れたセンサ検出信号をディジタル値に変換する。可変利
得増幅器14とA/D変換器15の回路構成及び作用について
は第２図を参照して後で詳述する。

16は信号演算・制御処理機能を有したCPU（マイクロ
コンピュータ）であり、17はCPU16に付設されたメモリ
である。18はCPU16で演算・補正された結果を再びアナ
ログ信号に変換するD/A変換器であり、D/A変換器18の出
力は電圧・電流変換器19で対応した電流に変換される。
２線式計測回路１のその他の回路構成としては、前述し
た外部のコミュニケータ７と相互通信を行うためのディ
ジタル送受信回路20が付与されている。また上記CPU16
は、マルチプレクサ13と可変利得増幅器14とA/D変換器1
5に対してそれらの回路条件を設定するための前述した
各制御信号を与える。

上記構成を有する２線式計測回路１において、CPU16
は、メモリ17に格納された作動プログラムと制御データ
によって各センサ８〜10の出力信号、その他の信号、例
えば励起電圧や可変利得増幅器14の入力短絡状態信号を
走査して計測データを取り込む。マルチプレクサ13で選
択されたアナログのセンサ検出信号は、CPU16の制御の
下に適切な利得に設定された可変利得増幅器14で所要の
レベルまで増幅された後、A/D変換器15でディジタル値
に変換される。

上記の如く２線式計測回路１は、アナログ回路部分と
ディジタル回路部分から構成されるが、特にアナログ回
路部分の回路構成が計測限界を決定する。すなわちアナ
ログ回路部分が単電源で動作できると共に、ディジタル
回路部分とうまくインタフェースできることが、２線式
計測回路１を作る上で重要なポイントとなる。

次に、２線式計測回路１におけるアナログ回路部分の
詳細な回路構成を第２図に基づいて説明する。

第２図において８〜10はセンサ、11は励起回路、12は
定電圧回路、13はマルチプレクサ、14は可変利得増幅
器、15はA/D変換器である。センサ８〜10はそれぞれ例
えば２個又は４個の抵抗によって構成され、励起回路11
の出力電圧V_Eが印加される。センサ８〜10の検出出力
は、計測対象である各物理量に依存して変化するインピ
ーダンスに対応して発生する。センサ８〜10の出力はマ
ルチプレクサ13に入力される。定電圧回路12は抵抗31と
ツェナーダイオードZDの直列回路によって構成され、ツ
ェナーダイオードZDの端子電圧として定電圧V_Rが取り出
される。励起回路11は演算増幅器A7を用いて非反転増幅
回路として構成され、定電圧V_Rを所定レベルまで増幅
し、電圧V_Eを発生する。可変利得増幅器14は演算増幅器
A1,A2と梯子形に接続された複数の抵抗からなる抵抗群3
2と複数のスイッチ素子33とによって構成される。第２
図中可変利得増幅器14の出力部においてセンサ出力電圧
の同相分をV_Cとして示している。A/D変換器15は前処理
増幅回路15Aと２重積分形A/D変換器15Bによって構成さ
れる。前処理増幅回路15Aは演算増幅器A3と抵抗R1〜R4
で構成され、２重積分形A/D変換器15Bは増幅器A4〜A6と
抵抗R5〜R7とスイッチSW1〜SW3と積分コンデンサＣによ
って構成される。２重積分形A/D変換器15Aは原理的に既
に公知なものであり、その作動は例えば特開昭42−2509
0号公報に開示される。なお第２図において２重積分形A
/D変換器の制御ロジック部の構成は省略されている。

以上の構成を有するアナログ回路部分は、２線式計測
回路１を動作させるために、後述する如く単電源で動作
するように回路設計されている。更に２線式計測回路１
では、小電力で動作するアナログ回路部分とCPUを含む
ディジタル回路部分とが共存するように構成されている
ので、電源系を介してディジタル回路部分からアナログ
回路部分にパルス状雑音が混入するということは避けら
れない。かかるパルス状雑音の混入の問題を、本実施例
では後述するように積分形A/D変換器を採用して回路設
計することにより解決している。

次に、積分器の動作を説明する。ここで、増幅器A6の
出力電圧（第１の基準電圧）V1は、定電圧（第２の基準
電圧）ＶRより大であり、この電圧ＶRは、スイッチSW2
に供給される電圧（第３の基準電圧）V3より大となるよ
うに設定されている。また、基準電圧V1は、演算増幅器
（加算増幅器）A3において、可変利得増幅器14の出力と
加算されるので、増幅器A3の出力電圧ＶAは、定電圧ＶR
より大となる。これにより、各部の電圧の関係は、ＶA
＞ＶR＞V3を満足する構成となっている。第１のフェー
ズではスイッチSW1及びSW2が共にオフ、スイッチSW3が
オンであり、積分コンデンサＣは完全に放電されてい
る。このとき、積分回路15Bは反転増幅器として働き、
その出力電圧V0の値は、電圧ＶRと同一となる。第２の
フェーズではスイッチSW1がオン、スイッチSW3及びSW2
がオフであり、スイッチSW1がオンになると同時に図示
しないカウンタで基準クロックの計数を開始する。この
場合、積分用演算増幅器A4の出力電圧V₀は次式によって
与えられる。

このとき、電圧V0は、電圧ＶRから下降する動作をす
る。

カウンタがＮSを計数した後の出力は、クロック時間
をτとすると、 V0＝ＶR−（ＶA−ＶR）（（ＮSτ）／（R7・Ｃ））とな
る。

第３のフェーズでは、計数値が一定値N_Sに達した時
に、スイッチSW1をオフ、スイッチSW2をオンにして積分
用演算増幅器A4の入力を基準電圧によって与えられる基
準電圧V3に切換え、更に前記カウンタで新たに計数を開
始する。ｔ′後の積分用演算増幅器A4の出力は、となる。このとき、電圧V0は上昇する。

次に次段の電圧比較器A5で、積分用演算増幅器A4の出
力電圧V₀と基準電圧V_Rとの関係において、V₀＝V_Rとなる
瞬間を検出し、前記のカウンタにおける計数をN₀で停止
させるものとすれば、次の関係式が成立する。

−（ＶA−ＶR）（ＮSτ／（R7・Ｃ））＋ＶR（N0τ／（R7・Ｃ））＝０この式により、が得られ、積分形A/D変換器15Bに入力されたアナログ電
圧V_Aがディジタル量N₀に変換されたことになる。

前記の如く２重積分形A/D変換器15Bの変換プロセスに
従えば、入力電圧V_A又は基準電圧V_Rは積分処理を受ける
ので、当該入力電圧及び基準電圧にパルス性の雑音が混
入しても、雑音の存在時間が積分時間N_Sτに比較して短
い時間であれば、出力の値に大きな影響を与えず、雑音
に起因する誤差はほとんど生じない。また積分形A/D変
換器では、変換時間が長くなるが、その間において入力
信号をアナログ的に平均化していることになるので、１
回のA/D変換で十分なS/N比を確保することができる。

以上の動作を、他の方式のA/D変換器（例えばＲ−2R
抵抗ラダーを用いた逐次比較方式、特開昭59−114930号
公報に開示される方式等）を用いた場合と比較すると、
これらの方式のA/D変換器では、ディジタル値を定める
タイミングを、入力電圧の瞬時値と所要の基準値とを比
較することにより決定している。従ってディジタル回路
部分に由来するパルス状雑音が混入する可能性を考慮す
ると、可変利得増幅器14の応答帯域を制限したり、繰り
換し計測を行ってディジタル的に平均値を求めるという
回路構成が要求される。このため、CPU16では、低電力
動作に起因して処理能力が低減化されているにも拘ら
ず、頻繁にデータ取込み処理が要求され、本来の仕事で
ある補正演算処理等を行う時間が制約を受けるという不
具合が発生する。更に、可変利得増幅器14の帯域を制限
するために、センサ８〜10からの出力信号をマルチプレ
クサ13で切換えるごとに、可変利得増幅器14の動作が安
定するまでの間A/D変換動作を開始できないという不具
合が発生する。従って上記の不具合によって、積分形以
外の他の方式のA/D変換器を使用する場合には、実際
上、２線式計測回路を実現することは不可能である。

２線式計測回路では、回路が正常に動作するためには
回路各部のすべての電圧信号が、基準となる電位（接地
電位）に対して同極性になることが要求される。第２図
の回路において単電源動作を行うための回路条件は、回
路中の各部の電圧V1とV_RとV3との大小関係に関して、 V1＞V_R＞V3又はV1＜V_R＜V3 となることであり、本実施例の回路ではこの条件を満た
すように設計されている。

ただし、V1＜ＶR＜V3の場合は、V1＞ＶR＞V3の場合の
電圧V0の上昇及び下降が反転する。いずれの場合におい
ても、電圧ＶRを基準として、電圧V0は上昇及び下降す
る必要があり、電圧V1とV3とは、互いに異なる電圧値で
あり、かつ、電圧ＶRは、電圧V1とV3との間の電圧値と
ならなければならない。

そのため、上述のように、V1＞ＶR＞V3又はV1＜ＶR＜
V3のいずれかの条件を満足する必要がある。

なお、V1＜ＶR＜V3の条件においては、第３フェーズ
では、ｔ′秒後の積分用演算増幅器A4の出力は、次式の
ようになる。

センサ８〜10の出力信号では接地電位に対する同相電
圧が必ずしも等しくない。第２図の回路では、センサ８
〜10のいずれのセンサを選択しても同相電圧が励起回路
11の出力電圧V_Eの約1/2になるように設定されている。
また可変利得増幅器14における演算増幅器A1,A2は差動
入力及び差動出力の増幅器である。従って、可変利得増
幅器14では各センサの出力電圧中の同相電圧成分は増幅
されず、差動電圧成分のみが増幅される。このようにし
て、センサ出力の同相成分の影響を実用上無視できる値
まで相殺するように回路を構成する。可変利得増幅器14
で増幅されたセンサ出力の差動電圧成分は、次段のレベ
ルシフト加算増幅を行う前処理増幅回路15Aで所定のレ
ベルまで増幅され、２重積分形A/D変換器15Bのステージ
に供給される。単電源動作を必要とする２線式計測回路
では、前処理増幅回路15Aにおいて同相成分相殺条件を
満たすようにR1/R2＝R3/R4の関係が成立している。２重
積分形A/D変換器15Bでは、前述した通り、加算増幅器A3
の出力V_Aを所定時間積分した後、接地電位又は一定電位
で逆方向に積分し、A/D変換器15Bの当該積分器の出力電
圧が、基準電圧V_Rと一致するまでの時間をカウンタで計
測し、センサ出力に対応するディジタル値を得るように
している。また上記積分器において積分時間を抵抗R7に
関して不感状態とするには、積分器すなわち積分用演算
増幅器A4の正入力端子の電位は、電圧比較器A5の基準電
位V_Rと一致させる必要がある。

以上のように２重積分形A/D変換器15Bの積分器でデュ
アルスロープの積分動作を正常に行わせるには、加算増
幅用の演算増幅器A3の出力V_Aが、計測対象のセンサの出
力信号の大小及び極性に依存せず、常にV_A≧V_R又はV_A≦
V_Rであることが必要である。すなわち、計測中におい
て、V_AとV_Rの大小関係が反対になることは禁じられる。

そこで、本発明においては、計測中において、上記Ｖ
A≧ＶRを満足させるために、可変利得増幅器14と２重積
分形A/D変換器15Bとの間に加算増幅器A3を配置し、V1＞
ＶRを満足する電圧V1を加算増幅器A3の入力信号に加算
させる。また、上記ＶA≦ＶRを満足させるために、V1＜
ＶRを満足する電圧V1を加算増幅器A3の入力信号に加算
するように構成する。

２線式計測回路１において前述した条件が満足される
時、センサ回路を含む回路全体を単一電圧と接地電圧と
の間で動作させることができ、単電源動作が可能とな
る。ここで具体的な数値例を述べるとV_CC＝6.2V、V1＝
3.65V、V_R＝2.1V、V3＝0V、R1＝R3＝68KΩ、R2＝R4＝92
KΩ、R7＝420KΩである。

次に２線式計測回路１は、伝送信号Isが最小で4mAで
あるため、全回路が4mA以下の消費電力で動作する必要
がある。このため、回路各部はできるだけ小さい電流で
動作させることになる。動作電流が小さいと、第２図に
示されたアナログ回路部分は電源を経由してディジタル
回路部分からの雑音を受けやすくなる。そこで本実施例
では、加算増幅用演算増幅器A3の電源端子と電源V_CCと
の間に抵抗34を挿入し、これにコンデンサ35によるバイ
パス路を形成することで対策を施している。演算増幅器
A3の消費電流を100μＡとすれば、数ＫΩの抵抗を挿入
することができ、バイパスコンデンサを１μＦとすれ
ば、フィルタ効果は100Hz程度以上で期待することがで
きる。回路は低電力化のため帯域が狭くなっており、こ
のため電源フィルタは抵抗でも効果的な定数にする必要
がある。従来の如くコンデンサのみ或いはLCフィルタで
同じ効果を得るためには、極めて大きな素子定数とな
り、実用性が低い。

また前述した通り、本実施例の回路では定電圧ダイオ
ードZDによって一定の単一基準電圧を発生するように構
成している。そしてこの単一の基準電圧に基づいて、非
反転演算増幅器A6,A7を用いて必要とされる所定電圧を
得るように構成している。

本実施例の２線式計測回路において、センサ８〜10は
計測対象の物理量に依存してインピーダンスが変化する
形式のものである。このような場合、センサの出力ΔVs
はV_E、すなわちV_Rに比例し、ΔVs＝kV_Rとなる。センサ
出力は前述した通り、そのA/D変換値がV_Rに比例するの
でｋはとなり、変換結果はV_Rに依存しない。従って、基準電圧
V_Rを発生する基準電圧源の回路は高性能なものである必
要はなく、低コストの素子を使用することができる。

可変利得増幅器14は第２図に示すように梯子形抵抗回
路を用いて帰還部を設けている。かかる回路構成によれ
ば、狭い抵抗比で大きな利得可変幅を得ることができ
る。第３図において可変利得増幅器14の詳細な回路構成
を示す。この回路によれば、梯子状に接続された抵抗r1
〜r12を備え、これの抵抗r1〜r12をすべて同一の抵抗と
すれば、可変利得増幅器14の利得は3.41〜575倍まで変
化させることができる。定数を適当に選択すれば、任意
の等比級数で各ステップごとに利得を選択することが可
能となる。仮に抵抗r8とr9とr10が存在しない構成で
は、必要な抵抗の最大値と最小値の比は数十倍に達す
る。第３図の構成によれば、極めて小さい抵抗比の抵抗
のみで可変利得増幅器14を構成することができる。モノ
リシックICやハイブリッドICでは、高精度の抵抗比と温
度係数比を得るには数倍以下の抵抗比であることが望ま
れている。従って、第２図の構成が性能向上に寄与する
ことは明らかである。

なおセンサ８〜10の出力信号の代わりに、マルチプレ
クサ13の入力端子の短絡状態、一定電圧源を測定すれ
ば、可変利得増幅器14の感度やオフセットの影響を自動
補正することができる。

〔発明の効果〕

以上の説明で明らかなように本発明によれば、測定精
度及び耐雑音性が高い積分形A/D変換器を用いて２線式
計測回路を構成することができ、複数の各種センサを用
いた外乱の影響を低減することのできるアナログ／ディ
ジタル混合回路を構成することができるので、２線式計
測回路の低コスト化及び高性能化を容易に達成すること
ができる。また本発明によれば、基準電圧源の共通化を
行うようにしたため、一層の高性能化及び低コスト化を
達成できる。更に加算用増幅器と電源との間に所定の抵
抗とバイパスコンデンサを設けるようにしたため、耐雑
音性が一層向上する。

【図面の簡単な説明】

第１図は本発明に係る２線式計測回路の全体構成を示す
ブロック図、第２図は２線式計測回路の要部の詳細な構
成を示した回路図、第３図は可変利得増幅器の詳細回路
図である。〔符号の説明〕１……２線式計測回路２……受信装置３……伝送路 8,9,10……センサ 11……励起回路 12……定電圧回路 13……マルチプレクサ 14……可変利得増幅器 15……A/D変換器 15A……前段増幅回路 15B……２重積分形A/D変換器 16……CPU（マイクロコンピュータ）

Claims

【特許請求の範囲】

【請求項１】それぞれ種々の物理量を計測する少なくと
も２個以上のセンサと、これらのセンサを能動状態に保
持する励起回路と、制御信号に基づき複数の前記センサ
の出力信号のいずれかを選択的に入力するスイッチ回路
と、制御信号により利得を変化可能に構成され、前記ス
イッチ回路からの出力信号を増幅する差動増幅器と、こ
の作動増幅器の出力電圧と第１基準電圧（V1）とを加算
し、前記差動増幅器の出力電圧を所要のレベルにシフト
する加算増幅器（A3）と、この加算増幅器（A3）の出力
電圧（ＶA）を入力し、入力した電圧（ＶA）と第２の基
準電圧（ＶR）とを減算し所定時間積分した後、電圧
（ＶA）に換えて第３の基準電圧（V3）を入力し、この
入力した電圧（V3）と第２の基準電圧（ＶR）とを減算
し積分する積分器と、この積分器の後段に配置され、積
分器の出力電圧と第２の基準電圧（ＶR）とを比較する
電圧比較器（A5）とを備え、第１の基準電圧（V1）は第
２の基準電圧（ＶR）より大であり、第２の基準電圧
（ＶR）は第３の基準電圧（V3）より大であることを特
徴とする２線式計測回路。
【請求項２】それぞれ種々の物理量を計測する少なくと
も２個以上のセンサと、これらのセンサを能動状態に保
持する励起回路と、制御信号に基づき複数の前記センサ
の出力信号のいずれかを選択的に入力するスイッチ回路
と、制御信号により利得を変化可能に構成され、前記ス
イッチ回路からの出力信号を増幅する差動増幅器と、こ
の差動増幅器の出力電圧と第１の基準電圧（V1）とを加
算し、前記差動増幅器の出力電圧を所要のレベルにシフ
トする加算増幅器（A3）と、この加算増幅器（A3）の出
力電圧（ＶA）を入力し、入力した電圧（ＶA）と第２の
基準電圧（ＶR）とを減算し所定時間積分した後、電圧
（ＶA）に換えて第３の基準電圧（V3）を入力し、この
入力した電圧（V3）と第２の基準電圧（ＶR）とを減算
し積分する積分器と、この積分器の後段に配置され、積
分器の出力電圧と第２の基準電圧（ＶR）とを比較する
電圧比較器（A5）とを備え、第１の基準電圧（V1）は第
２の基準電圧（ＶR）より小であり、第２の基準電圧
（ＶR）は第３の基準電圧（V3）より小であることを特
徴とする２線式計測回路。
【請求項３】請求項１又は２記載の２線式計測回路にお
いて、前記第２の基準電圧（ＶR）、第１の基準電圧（V
1）、第３の基準電圧（V3）は、それぞれ、同一の基準
電圧に基づいて得られる電圧であることを特徴とする２
線式計測回路。
【請求項４】請求項１記載の２線式計測回路において、
前記電圧比較器のパルス幅を時間計測し、得られた時系
列ディジタル値を内蔵マイクロコンピュータで補正演算
するように構成されたことを特徴とする２線式計測回
路。
【請求項５】請求項１記載の２線式計測回路において、
前記センサは、計測対象の物理量に依存してインピーダ
ンスが変化するように構成されたことを特徴とする２線
式計測回路。
【請求項６】請求項１記載の２線式計測回路において、
前記加算増幅器（A3）のプラス電源端子とこの加算増幅
器の回路駆動用の定電圧源（ＶCC）との間に抵抗（34）
を直列に接続し、且つ前記加算増幅器（A3）のプラス電
源端子とマイナス電源端子との間にバイパス用コンデン
サ（35）を接続したことを特徴とする２線式計測回路。