JPH08172100A - 半導体装置 - Google Patents
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- JPH08172100A JPH08172100A JP6313524A JP31352494A JPH08172100A JP H08172100 A JPH08172100 A JP H08172100A JP 6313524 A JP6313524 A JP 6313524A JP 31352494 A JP31352494 A JP 31352494A JP H08172100 A JPH08172100 A JP H08172100A
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- transistor
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- output
- inverter
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 コストアップが少なく駆動力の大きい駆動回
路を実現する。 【構成】 イオン注入により各不純物領域が形成された
特殊構造のＮＰＮバイポーラトランジスタｗ６は、ベー
ス領域の幅ＷB が大幅に短縮されるので電流増幅率ｈｆ
ｅが大きくなり性能が著しく向上する。また、ＣＭＯＳ
プロセスを利用してＢｉ−ＣＭＯＳトランジスタを製造
することができる。この特殊構造のバイポーラトランジ
スタｗ６を駆動回路１に使用する。
路を実現する。 【構成】 イオン注入により各不純物領域が形成された
特殊構造のＮＰＮバイポーラトランジスタｗ６は、ベー
ス領域の幅ＷB が大幅に短縮されるので電流増幅率ｈｆ
ｅが大きくなり性能が著しく向上する。また、ＣＭＯＳ
プロセスを利用してＢｉ−ＣＭＯＳトランジスタを製造
することができる。この特殊構造のバイポーラトランジ
スタｗ６を駆動回路１に使用する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
特殊構造を持つバイポーラトランジスタを使用した駆動
回路を構成する半導体装置に関する。
特殊構造を持つバイポーラトランジスタを使用した駆動
回路を構成する半導体装置に関する。
【０００２】
【従来の技術】従来から一般的に知られているバイポー
ラトランジスタの構造が、たとえば、Raul R. GrayとRo
bert G. Meyer のAnalysis and Design of Analog inte
gratedCircuits, Second Edition に開示されている。
ラトランジスタの構造が、たとえば、Raul R. GrayとRo
bert G. Meyer のAnalysis and Design of Analog inte
gratedCircuits, Second Edition に開示されている。
【０００３】図８は、同文献に記載された従来のバイポ
ーラトランジスタの平面図（Ａ）と断面図（Ｂ）とを示
す図である。
ーラトランジスタの平面図（Ａ）と断面図（Ｂ）とを示
す図である。
【０００４】図８を参照して、従来のバイポーラトラン
ジスタにおいては、まずＰ型の半導体基板５１が準備さ
れ、その内部に高濃度のＮ型領域５２が形成される。次
いでエピタキシャル成長により、低濃度のＮ型領域５３
が半導体基板５１の主表面上に形成される。次に、Ｐ型
のベース領域５９および高濃度のＮ型領域６０，６２が
形成され、それぞれがエミッタ、コレクタ領域となる。
そして金属電極６３がエミッタ、ベース、コレクタに接
続され、バイポーラトランジスタが構成されている。
ジスタにおいては、まずＰ型の半導体基板５１が準備さ
れ、その内部に高濃度のＮ型領域５２が形成される。次
いでエピタキシャル成長により、低濃度のＮ型領域５３
が半導体基板５１の主表面上に形成される。次に、Ｐ型
のベース領域５９および高濃度のＮ型領域６０，６２が
形成され、それぞれがエミッタ、コレクタ領域となる。
そして金属電極６３がエミッタ、ベース、コレクタに接
続され、バイポーラトランジスタが構成されている。
【０００５】図９は、図８に示した従来のバイポーラト
ランジスタの断面方向Ａ−Ａ′の不純物濃度プロファイ
ルを示す図である。
ランジスタの断面方向Ａ−Ａ′の不純物濃度プロファイ
ルを示す図である。
【０００６】図９を参照して、（Ａ）はＡ−Ａ′断面お
ける断面位置を表わし、（Ｂ）は各断面位置ごとの不純
物濃度を示す。エピタキシャル成長により形成されたコ
レクタ領域５３の不純物濃度が１×１０15［ｃｍ-3］の
場合を示している。高濃度のＮ型領域５２が図のような
プロファイルを持っている。
ける断面位置を表わし、（Ｂ）は各断面位置ごとの不純
物濃度を示す。エピタキシャル成長により形成されたコ
レクタ領域５３の不純物濃度が１×１０15［ｃｍ-3］の
場合を示している。高濃度のＮ型領域５２が図のような
プロファイルを持っている。
【０００７】図１０は、高濃度の埋込領域を有さない場
合のバイポーラトランジスタの断面構造（Ａ）と、その
場合の断面方向（Ｂ−Ｂ′）の不純物濃度プロファイル
（Ｂ）を示す図である。
合のバイポーラトランジスタの断面構造（Ａ）と、その
場合の断面方向（Ｂ−Ｂ′）の不純物濃度プロファイル
（Ｂ）を示す図である。
【０００８】図１０を参照して、この場合にはエピタキ
シャル成長を使用せず、基板表面から不純物を拡散して
バイポーラトランジスタが作成される。図１０（Ｂ）は
横軸に（Ａ）のバイポーラトランジスタのＢ−Ｂ′断面
を、縦軸に不純物濃度をとった場合の各拡散層について
深さに対応する不純物濃度を示す図である。
シャル成長を使用せず、基板表面から不純物を拡散して
バイポーラトランジスタが作成される。図１０（Ｂ）は
横軸に（Ａ）のバイポーラトランジスタのＢ−Ｂ′断面
を、縦軸に不純物濃度をとった場合の各拡散層について
深さに対応する不純物濃度を示す図である。
【０００９】
【発明が解決しようとする課題】図１０（Ｂ）を参照し
てこのバイポーラトランジスタにおいては、基板の深い
部分でコレクタの濃度は基板表面（バックグラウンド）
より低くなる。したがって、上記文献（第８６頁第１行
−第３行）に示されているように、コレクタ抵抗の上昇
とコレクタ−エミッタ間の耐圧が低下し、動作が遅延す
るという問題点があった。
てこのバイポーラトランジスタにおいては、基板の深い
部分でコレクタの濃度は基板表面（バックグラウンド）
より低くなる。したがって、上記文献（第８６頁第１行
−第３行）に示されているように、コレクタ抵抗の上昇
とコレクタ−エミッタ間の耐圧が低下し、動作が遅延す
るという問題点があった。
【００１０】一方、図１０に示した高濃度のＮ型領域５
２を有するバイポーラトランジスタにおいては、基板の
エピタキシャル成長が必要となり、半導体基板のコスト
は大幅に上昇する。そのため、このバイポーラトランジ
スタを用いて構成された駆動回路は高価なものとなり、
ひいては、駆動回路を含む半導体装置もコストが上昇し
てしまうという問題があった。
２を有するバイポーラトランジスタにおいては、基板の
エピタキシャル成長が必要となり、半導体基板のコスト
は大幅に上昇する。そのため、このバイポーラトランジ
スタを用いて構成された駆動回路は高価なものとなり、
ひいては、駆動回路を含む半導体装置もコストが上昇し
てしまうという問題があった。
【００１１】本発明は以上のような問題点を解決するた
めになされたもので、ＣＭＯＳプロセスからのコストア
ップが少なく、かつ駆動力の大きい駆動回路を構成する
半導体装置を実現することを目的とする。
めになされたもので、ＣＭＯＳプロセスからのコストア
ップが少なく、かつ駆動力の大きい駆動回路を構成する
半導体装置を実現することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置は、主表面を有する第１導電型の半導体基板と、半導
体基板の主表面にイオン注入により形成された第２導電
型のコレクタ層と、コレクタ層の表面にイオン注入によ
り形成された第１導電型のベース層と、ベース層の表面
にイオン注入により形成された第２導電型のエミッタ層
とを設けたバイポーラトランジスタであって、上記コレ
クタ層は第１電位に接続され、上記ベース層は入力端子
に接続され、上記エミッタ層は出力端子に接続され、そ
れによって、上記バイポーラトランジスタが駆動回路を
構成する。
置は、主表面を有する第１導電型の半導体基板と、半導
体基板の主表面にイオン注入により形成された第２導電
型のコレクタ層と、コレクタ層の表面にイオン注入によ
り形成された第１導電型のベース層と、ベース層の表面
にイオン注入により形成された第２導電型のエミッタ層
とを設けたバイポーラトランジスタであって、上記コレ
クタ層は第１電位に接続され、上記ベース層は入力端子
に接続され、上記エミッタ層は出力端子に接続され、そ
れによって、上記バイポーラトランジスタが駆動回路を
構成する。
【００１３】請求項２に係る半導体装置は、請求項１の
半導体装置において、半導体基板の主表面上に上記バイ
ポーラトランジスタに隣接して形成されたＣＭＯＳトラ
ンジスタをさらに含む。
半導体装置において、半導体基板の主表面上に上記バイ
ポーラトランジスタに隣接して形成されたＣＭＯＳトラ
ンジスタをさらに含む。
【００１４】
【作用】請求項１に係る半導体装置においては、バイポ
ーラトランジスタはイオン注入により各不純物領域が形
成されるので、ベース領域の幅を大幅に短縮することが
可能となり、ＣＭＯＳプロセスからのコストアップを少
なく保ちながら、バイポーラトランジスタの性能を著し
く向上できる。また、エピタキシャル成長製造工程に含
む通常のバイポーラトランジスタを使用するよりもコス
トダウンが可能である。
ーラトランジスタはイオン注入により各不純物領域が形
成されるので、ベース領域の幅を大幅に短縮することが
可能となり、ＣＭＯＳプロセスからのコストアップを少
なく保ちながら、バイポーラトランジスタの性能を著し
く向上できる。また、エピタキシャル成長製造工程に含
む通常のバイポーラトランジスタを使用するよりもコス
トダウンが可能である。
【００１５】請求項２に係る半導体装置においては、請
求項１の半導体装置において、半導体基板の主表面上に
上記バイポーラトランジスタに隣接して形成されたＣＭ
ＯＳトランジスタをさらに含み、Ｂｉ−ＣＭＯＳを形成
することでＣＭＯＳプロセスに全面ベース注入を加えた
だけの工程増でＢｉ−ＣＭＯＳを製造可能となり、ＣＭ
ＯＳプロセスに比べてコストアップが小さいＢｉ−ＣＭ
ＯＳプロセスが実現可能となる。
求項１の半導体装置において、半導体基板の主表面上に
上記バイポーラトランジスタに隣接して形成されたＣＭ
ＯＳトランジスタをさらに含み、Ｂｉ−ＣＭＯＳを形成
することでＣＭＯＳプロセスに全面ベース注入を加えた
だけの工程増でＢｉ−ＣＭＯＳを製造可能となり、ＣＭ
ＯＳプロセスに比べてコストアップが小さいＢｉ−ＣＭ
ＯＳプロセスが実現可能となる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１７】図１および図２は、本発明の実施例に係る
半導体装置の基本となるＢｉ−ＣＭＯＳトランジスタの
構成を製造プロセスごとに示す図である。
半導体装置の基本となるＢｉ−ＣＭＯＳトランジスタの
構成を製造プロセスごとに示す図である。
【００１８】図１を参照して、まずＰ型半導体基板１１
を準備する（Ａ）。そして分離酸化膜１２とゲート酸化
膜２２とをＰ型半導体基板１１の主表面上に形成する。
次に図１（Ｂ）を参照して、ＰＭＯＳトランジスタ２７
とＮＰＮバイポーラトランジスタ２５が形成される領域
に高エネルギでイオン注入を行ない、Ｎ型ウェル領域１
３ａ，１３ｂを形成する。このときＮ型ウェル領域の下
部１３ａは上部１３ｂより高濃度となるように形成す
る。次に図１（Ｄ）を参照して、ＮＭＯＳトランジスタ
２６が形成される領域に同様に高エネルギでイオン注入
を行ない、Ｐ型ウェル領域１４ａ，１４ｂを形成する。
そして図１（Ｅ）を参照して、ＭＯＳトランジスタの導
電チャネル部に不純物を注入し、ＭＯＳトランジスタの
しきい値電圧を調整後、ＭＯＳトランジスタのゲート電
極１５を生成する。そしてＮ型ソース／ドレイン領域１
７とバイポーラトランジスタのコレクタ電極接合部のＮ
層２０とエミッタ電極接合部のＮ層２２とを同時に形成
する。
を準備する（Ａ）。そして分離酸化膜１２とゲート酸化
膜２２とをＰ型半導体基板１１の主表面上に形成する。
次に図１（Ｂ）を参照して、ＰＭＯＳトランジスタ２７
とＮＰＮバイポーラトランジスタ２５が形成される領域
に高エネルギでイオン注入を行ない、Ｎ型ウェル領域１
３ａ，１３ｂを形成する。このときＮ型ウェル領域の下
部１３ａは上部１３ｂより高濃度となるように形成す
る。次に図１（Ｄ）を参照して、ＮＭＯＳトランジスタ
２６が形成される領域に同様に高エネルギでイオン注入
を行ない、Ｐ型ウェル領域１４ａ，１４ｂを形成する。
そして図１（Ｅ）を参照して、ＭＯＳトランジスタの導
電チャネル部に不純物を注入し、ＭＯＳトランジスタの
しきい値電圧を調整後、ＭＯＳトランジスタのゲート電
極１５を生成する。そしてＮ型ソース／ドレイン領域１
７とバイポーラトランジスタのコレクタ電極接合部のＮ
層２０とエミッタ電極接合部のＮ層２２とを同時に形成
する。
【００１９】図２は、図１の（Ｅ）の製造プロセスを詳
細に説明する図である。図２（Ａ）を参照して、ＮＭＯ
Ｓトランジスタ２６の形成される領域とバイポーラトラ
ンジスタ２５の形成される領域のうちベース電極接合部
のＰ層１８以外の部分をレジスト層２１でマスクする。
そしてボロンのようなＰ型不純物をイオン注入すること
によってＰＭＯＳトランジスタ２７のソース／ドレイン
領域１６とバイポーラトランジスタ２１のベース電極接
合部のＰ層１８を同時に形成する。そしてその後、全面
にイオン注入し、バイポーラトランジスタ２５のベース
の低濃度のＰ- 層を形成する。
細に説明する図である。図２（Ａ）を参照して、ＮＭＯ
Ｓトランジスタ２６の形成される領域とバイポーラトラ
ンジスタ２５の形成される領域のうちベース電極接合部
のＰ層１８以外の部分をレジスト層２１でマスクする。
そしてボロンのようなＰ型不純物をイオン注入すること
によってＰＭＯＳトランジスタ２７のソース／ドレイン
領域１６とバイポーラトランジスタ２１のベース電極接
合部のＰ層１８を同時に形成する。そしてその後、全面
にイオン注入し、バイポーラトランジスタ２５のベース
の低濃度のＰ- 層を形成する。
【００２０】以上のような工程を用いてＢｉ−ＣＭＯＳ
（Bipolar Complementary Metal Oxide Semiconductor
）を形成することで、ＣＭＯＳプロセスに全面ベース
注入を加えただけの工程増でＢｉ−ＣＭＯＳの形成が可
能となり、ＣＭＯＳトランジスタに比べてコストアップ
が小さいＢｉ−ＣＭＯＳトランジスタが実現可能とな
る。またこの製造プロセスによれば、コレクタを形成す
るときに高エネルギ注入法を使用しているため、図１０
で示した従来のバイポーラトランジスタよりはコレクタ
抵抗の上昇とコレクタ−エミッタ間の耐圧低下を改善す
ることができる。また、図９で示した従来のバイポーラ
トランジスタのようにエピタキシャル成長工程が不要な
ので、ウェハの製造コストを下げることが可能となる。
（Bipolar Complementary Metal Oxide Semiconductor
）を形成することで、ＣＭＯＳプロセスに全面ベース
注入を加えただけの工程増でＢｉ−ＣＭＯＳの形成が可
能となり、ＣＭＯＳトランジスタに比べてコストアップ
が小さいＢｉ−ＣＭＯＳトランジスタが実現可能とな
る。またこの製造プロセスによれば、コレクタを形成す
るときに高エネルギ注入法を使用しているため、図１０
で示した従来のバイポーラトランジスタよりはコレクタ
抵抗の上昇とコレクタ−エミッタ間の耐圧低下を改善す
ることができる。また、図９で示した従来のバイポーラ
トランジスタのようにエピタキシャル成長工程が不要な
ので、ウェハの製造コストを下げることが可能となる。
【００２１】図３は、従来のバイポーラトランジスタの
プロセス断面図（Ａ）と図１（Ｅ）から特殊構造のＮＰ
Ｎバイポーラトランジスタ領域のみを取出し、ベース、
コレクタ、エミッタ各電極として金属配線３３を接続し
たプロセス断面図（Ｂ）とを示す図である。
プロセス断面図（Ａ）と図１（Ｅ）から特殊構造のＮＰ
Ｎバイポーラトランジスタ領域のみを取出し、ベース、
コレクタ、エミッタ各電極として金属配線３３を接続し
たプロセス断面図（Ｂ）とを示す図である。
【００２２】図３（Ａ）を参照して、従来のバイポーラ
トランジスタは、コレクタ領域であるＮ型基板（Nsub）
の表面にベース領域であるＰウェルが形成され、そのＰ
ウェルの表面に分離酸化膜１２により選択的にエミッタ
領域であるＮ+ 層およびＰ+層が形成され、金属電極３
３が接続されている。
トランジスタは、コレクタ領域であるＮ型基板（Nsub）
の表面にベース領域であるＰウェルが形成され、そのＰ
ウェルの表面に分離酸化膜１２により選択的にエミッタ
領域であるＮ+ 層およびＰ+層が形成され、金属電極３
３が接続されている。
【００２３】図３（Ｂ）を参照して、図１，２に示した
イオン注入を用いる製造プロセスにより、（Ａ）の従来
のバイポーラトランジスタのベース領域の幅ＷB （およ
そＰウェルの深さ＞１μｍ）を大幅に短縮し、０．３μ
ｍ以下にすることが可能となる。
イオン注入を用いる製造プロセスにより、（Ａ）の従来
のバイポーラトランジスタのベース領域の幅ＷB （およ
そＰウェルの深さ＞１μｍ）を大幅に短縮し、０．３μ
ｍ以下にすることが可能となる。
【００２４】通常、バイポーラトランジスタの性能を表
わす指標の１つに電流増幅率ｈｆｅが挙げられる。これ
はベース電流ＩB に対するコレクタ電流ＩC の割合で表
わされ通常は１００程度である。電流増幅率ｈｆｅを不
純物濃度、拡散定数などのデバイスパラメータで示せば
式（１）のようになる。
わす指標の１つに電流増幅率ｈｆｅが挙げられる。これ
はベース電流ＩB に対するコレクタ電流ＩC の割合で表
わされ通常は１００程度である。電流増幅率ｈｆｅを不
純物濃度、拡散定数などのデバイスパラメータで示せば
式（１）のようになる。
【００２５】 ｈｆｅ＝１／（（ＷB 2 ／２τｂ）＋（ＤP ／ＤN ）＊（ＷB ／ＬP ）＊（Ｎ A ／ＮD ）） …（１） ここで、ＷB ：ベース幅，τｂ：ベース中の少数キャリ
アのライフタイム，Ｄ P ：エミッタ中の正孔の拡散係
数，ＤN ：ベース中の電子の拡散係数，ＬP ：正孔の拡
散長，ＮA ：ベース中の不純物濃度，ＮD ：エミッタ中
の不純物濃度である。式（１）より、ベース幅ＷB を小
さくすることで電流増幅率ｈｆｅを大きくできることが
わかる。したがってバイポーラトランジスタの性能を著
しく向上できる。
アのライフタイム，Ｄ P ：エミッタ中の正孔の拡散係
数，ＤN ：ベース中の電子の拡散係数，ＬP ：正孔の拡
散長，ＮA ：ベース中の不純物濃度，ＮD ：エミッタ中
の不純物濃度である。式（１）より、ベース幅ＷB を小
さくすることで電流増幅率ｈｆｅを大きくできることが
わかる。したがってバイポーラトランジスタの性能を著
しく向上できる。
【００２６】図４は、本発明の実施例であるイオン注入
により各不純物領域が形成された特殊構造のバイポーラ
トランジスタを用いた駆動回路１の回路図である。
により各不純物領域が形成された特殊構造のバイポーラ
トランジスタを用いた駆動回路１の回路図である。
【００２７】図４を参照して、駆動回路１は、ＮＭＯＳ
トランジスタｗ１と、インバータｗ３，ｗ５，ｗ９と、
ＮＡＮＤ回路ｗ７，ｗ８と、特殊構造のＮＰＮバイポー
ラトランジスタｗ６とを含む。
トランジスタｗ１と、インバータｗ３，ｗ５，ｗ９と、
ＮＡＮＤ回路ｗ７，ｗ８と、特殊構造のＮＰＮバイポー
ラトランジスタｗ６とを含む。
【００２８】ＮＡＮＤ回路ｗ８の２つの入力のうち一方
の入力は、入力端子ＩＮｂ、他方の入力はＩＮｃに接続
されている。インバータｗ３の入力はＮＡＮＤ回路ｗ８
の出力に接続され、インバータｗ３の出力はバイポーラ
トランジスタｗ６のベース電極に接続されている。バイ
ポーラトランジスタｗ６のコレクタ電極は電源電位Ｖｃ
ｃに接続され、エミッタ電極はＮＭＯＳトランジスタｗ
１のソース電極と出力端子ＯＵＴとに接続されている。
の入力は、入力端子ＩＮｂ、他方の入力はＩＮｃに接続
されている。インバータｗ３の入力はＮＡＮＤ回路ｗ８
の出力に接続され、インバータｗ３の出力はバイポーラ
トランジスタｗ６のベース電極に接続されている。バイ
ポーラトランジスタｗ６のコレクタ電極は電源電位Ｖｃ
ｃに接続され、エミッタ電極はＮＭＯＳトランジスタｗ
１のソース電極と出力端子ＯＵＴとに接続されている。
【００２９】インバータＷ９の入力は入力端子ＩＮｂに
接続されている。ＮＡＮＤ回路ｗ７の２つの入力のうち
一方の入力はインバータＷ９の出力に接続され、他方の
入力は入力端子ＩＮｃに接続されている。インバータＷ
５の入力はＮＡＮＤ回路ｗ７の出力に接続され、インバ
ータｗ５の出力はＮＭＯＳトランジスタｗ１のゲートに
接続されている。ＮＭＯＳトランジスタＷ１のドレイン
電極は接地（ＧＮＤ）されている。
接続されている。ＮＡＮＤ回路ｗ７の２つの入力のうち
一方の入力はインバータＷ９の出力に接続され、他方の
入力は入力端子ＩＮｃに接続されている。インバータＷ
５の入力はＮＡＮＤ回路ｗ７の出力に接続され、インバ
ータｗ５の出力はＮＭＯＳトランジスタｗ１のゲートに
接続されている。ＮＭＯＳトランジスタＷ１のドレイン
電極は接地（ＧＮＤ）されている。
【００３０】図５は、駆動回路１の論理値を表わす図で
ある。駆動回路１はトライステートをサポートしてい
る。
ある。駆動回路１はトライステートをサポートしてい
る。
【００３１】図５を参照して、入力端子ＩＮｂ，ＩＮｃ
からの入力がともにハイレベルであるとき、まずＮＡＮ
Ｄ回路ｗ８の２つの入力にはともにハイレベルが入力さ
れる。そして、ＮＡＮＤ回路ｗ８からローレベルが出力
され、インバータｗ３に入力される。インバータｗ３の
入力がローレベルのため、インバータＷ３のＰＭＯＳト
ランジスタがＯＮし、インバータＷ３の出力レベルはハ
イレベルとなり、バイポーラトランジスタｗ６のベース
電極に電流を流すのでバイポーラトランジスタｗ６はＯ
Ｎする。
からの入力がともにハイレベルであるとき、まずＮＡＮ
Ｄ回路ｗ８の２つの入力にはともにハイレベルが入力さ
れる。そして、ＮＡＮＤ回路ｗ８からローレベルが出力
され、インバータｗ３に入力される。インバータｗ３の
入力がローレベルのため、インバータＷ３のＰＭＯＳト
ランジスタがＯＮし、インバータＷ３の出力レベルはハ
イレベルとなり、バイポーラトランジスタｗ６のベース
電極に電流を流すのでバイポーラトランジスタｗ６はＯ
Ｎする。
【００３２】一方、インバータＷ９には入力端子ＩＮｂ
からハイレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたローレベルと
入力端子ＩＮｃからのハイレベルとが入力される。イン
バータＷ５にＮＡＮＤ回路ｗ７から出力されたハイレベ
ルが入力されＮＭＯＳトランジスタｗ１のゲート電極に
ローレベルが出力されるのでＮＭＯＳトランジスタｗ１
はＯＦＦである。したがってバイポーラトランジスタｗ
６はＯＮしてＮＭＯＳトランジスタｗ１はＯＦＦでこの
駆動回路１においては出力信号のプルアップがバイポー
ラトランジスタｗ６だけであるから、バイポーラトラン
ジスタｗ６を介して電源電位Ｖｃｃからベース−エミッ
タ間ジャンクション電圧分降下したハイレベルが出力端
子ＯＵＴに出力される。
からハイレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたローレベルと
入力端子ＩＮｃからのハイレベルとが入力される。イン
バータＷ５にＮＡＮＤ回路ｗ７から出力されたハイレベ
ルが入力されＮＭＯＳトランジスタｗ１のゲート電極に
ローレベルが出力されるのでＮＭＯＳトランジスタｗ１
はＯＦＦである。したがってバイポーラトランジスタｗ
６はＯＮしてＮＭＯＳトランジスタｗ１はＯＦＦでこの
駆動回路１においては出力信号のプルアップがバイポー
ラトランジスタｗ６だけであるから、バイポーラトラン
ジスタｗ６を介して電源電位Ｖｃｃからベース−エミッ
タ間ジャンクション電圧分降下したハイレベルが出力端
子ＯＵＴに出力される。
【００３３】入力端子ＩＮｂからの入力がハイレベル、
入力端子ＩＮｃからの入力がローレベルであるとき、ま
ず、ＮＡＮＤ回路ｗ８の２つの入力には入力端子ＩＮｂ
からのハイレベルと入力端子ＩＮｃからのローレベルと
が入力される。ＮＡＮＤ回路ｗ８からハイレベルが出力
されインバータＷ３に入力される。インバータＷ３の入
力レベルがハイレベルのため、インバータＷ３のＮＭＯ
ＳトランジスタがＯＮし、インバータＷ３の出力レベル
は、ローレベルとなり、バイポーラトランジスタｗ６の
ゲート電極に入力されるのでバイポーラトランジスタｗ
６はＯＦＦである。
入力端子ＩＮｃからの入力がローレベルであるとき、ま
ず、ＮＡＮＤ回路ｗ８の２つの入力には入力端子ＩＮｂ
からのハイレベルと入力端子ＩＮｃからのローレベルと
が入力される。ＮＡＮＤ回路ｗ８からハイレベルが出力
されインバータＷ３に入力される。インバータＷ３の入
力レベルがハイレベルのため、インバータＷ３のＮＭＯ
ＳトランジスタがＯＮし、インバータＷ３の出力レベル
は、ローレベルとなり、バイポーラトランジスタｗ６の
ゲート電極に入力されるのでバイポーラトランジスタｗ
６はＯＦＦである。
【００３４】一方、インバータｗ９には入力端子ＩＮｂ
からハイレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたローレベルと
入力端子ＩＮｃからのローレベルとが入力される。イン
バータｗ５にＮＡＮＤ回路ｗ７から出力されたハイレベ
ルが入力されＮＭＯＳトランジスタｗ１のゲートにロー
レベルが出力されるのでＮＭＯＳトランジスタｗ１はＯ
ＦＦである。
からハイレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたローレベルと
入力端子ＩＮｃからのローレベルとが入力される。イン
バータｗ５にＮＡＮＤ回路ｗ７から出力されたハイレベ
ルが入力されＮＭＯＳトランジスタｗ１のゲートにロー
レベルが出力されるのでＮＭＯＳトランジスタｗ１はＯ
ＦＦである。
【００３５】したがってバイポーラトランジスタｗ６と
ＮＭＯＳトランジスタｗ１とがともにＯＦＦとなり高イ
ンピーダンス状態（Ｈｉ−Ｚ）となる。
ＮＭＯＳトランジスタｗ１とがともにＯＦＦとなり高イ
ンピーダンス状態（Ｈｉ−Ｚ）となる。
【００３６】入力端子ＩＮｂからの入力がローレベル、
入力端子ＩＮｃからの入力がハイレベルであるとき、ま
ずＮＡＮＤ回路ｗ８の２つの入力には入力端子ＩＮｂか
らのローレベルと入力端子ＩＮｃからのハイレベルとが
入力される。ＮＡＮＤ回路ｗ８からハイレベルが出力さ
れインバータｗ３に入力される。インバータＷ３からロ
ーレベルが出力されバイポーラトランジスタｗ６のベー
ス電極に入力されるのでバイポーラトランジスタｗ６は
ＯＦＦである。
入力端子ＩＮｃからの入力がハイレベルであるとき、ま
ずＮＡＮＤ回路ｗ８の２つの入力には入力端子ＩＮｂか
らのローレベルと入力端子ＩＮｃからのハイレベルとが
入力される。ＮＡＮＤ回路ｗ８からハイレベルが出力さ
れインバータｗ３に入力される。インバータＷ３からロ
ーレベルが出力されバイポーラトランジスタｗ６のベー
ス電極に入力されるのでバイポーラトランジスタｗ６は
ＯＦＦである。
【００３７】一方、インバータｗ９には入力端子ＩＮｂ
からローレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたハイレベルと
入力端子ＩＮｃからのハイレベルとが入力される。イン
バータｗ５にＮＡＮＤ回路ｗ７から出力されたハイレベ
ルが入力されＮＭＯＳトランジスタトランジスタｗ１の
ゲート電極にローレベルが出力されるのでＮＭＯＳトラ
ンジスタｗ１はＯＦＦである。
からローレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたハイレベルと
入力端子ＩＮｃからのハイレベルとが入力される。イン
バータｗ５にＮＡＮＤ回路ｗ７から出力されたハイレベ
ルが入力されＮＭＯＳトランジスタトランジスタｗ１の
ゲート電極にローレベルが出力されるのでＮＭＯＳトラ
ンジスタｗ１はＯＦＦである。
【００３８】したがって、バイポーラトランジスタｗ
６，ＮＭＯＳトランジスタｗ１がともにＯＦＦとなり、
高インピーダンス状態（Ｈｉ−Ｚ）となる。
６，ＮＭＯＳトランジスタｗ１がともにＯＦＦとなり、
高インピーダンス状態（Ｈｉ−Ｚ）となる。
【００３９】最後に入力端子ＩＮｂ，ＩＮｃからの入力
がともにローレベルであるとき、まず、ＮＡＮＤ回路ｗ
８の２つの入力にはともにローレベルが入力される。そ
してＮＡＮＤ回路ｗ８からハイレベルが出力されインバ
ータｗ３に入力される。インバータｗ３からローレベル
が出力されバイポーラトランジスタｗ６のベース電極に
出力されるのでバイポーラトランジスタｗ６はＯＦＦで
ある。
がともにローレベルであるとき、まず、ＮＡＮＤ回路ｗ
８の２つの入力にはともにローレベルが入力される。そ
してＮＡＮＤ回路ｗ８からハイレベルが出力されインバ
ータｗ３に入力される。インバータｗ３からローレベル
が出力されバイポーラトランジスタｗ６のベース電極に
出力されるのでバイポーラトランジスタｗ６はＯＦＦで
ある。
【００４０】一方、インバータｗ９には入力端子ＩＮｂ
からハイレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたローレベルと
入力端子ＩＮｃからのローレベルが入力される。インバ
ータｗ６にＮＡＮＤ回路ｗ７から出力されたハイレベル
が入力されＮＭＯＳトランジスタｗ１のゲート電極にロ
ーレベルが出力されるのでＮＭＯＳトランジスタｗ１は
ＯＦＦである。
からハイレベルが入力される。ＮＡＮＤ回路ｗ７の２つ
の入力にはインバータｗ９から出力されたローレベルと
入力端子ＩＮｃからのローレベルが入力される。インバ
ータｗ６にＮＡＮＤ回路ｗ７から出力されたハイレベル
が入力されＮＭＯＳトランジスタｗ１のゲート電極にロ
ーレベルが出力されるのでＮＭＯＳトランジスタｗ１は
ＯＦＦである。
【００４１】したがって、バイポーラトランジスタｗ６
とＮＭＯＳトランジスタｗ１とがともにＯＦＦとなり、
高インピーダンス状態（Ｈｉ−Ｚ）となる。
とＮＭＯＳトランジスタｗ１とがともにＯＦＦとなり、
高インピーダンス状態（Ｈｉ−Ｚ）となる。
【００４２】図６は、本発明の実施例であるイオン注入
により各不純物領域が形成された特殊構造のバイポーラ
トランジスタを用いた駆動回路２の回路図である。図６
を参照して、駆動回路２は、ＮＭＯＳトランジスタｗ１
０と、ＰＭＯＳトランジスタｗ１１と、インバータｗ１
２と、特殊構造のＮＰＮバイポーラトランジスタｗ１３
とを含む。
により各不純物領域が形成された特殊構造のバイポーラ
トランジスタを用いた駆動回路２の回路図である。図６
を参照して、駆動回路２は、ＮＭＯＳトランジスタｗ１
０と、ＰＭＯＳトランジスタｗ１１と、インバータｗ１
２と、特殊構造のＮＰＮバイポーラトランジスタｗ１３
とを含む。
【００４３】ＰＭＯＳトランジスタｗ１１のゲート電極
は入力端子ＩＮａに接続され、ソース電極は電源電位Ｖ
ｃｃに接続され、ドレイン電極はＮＭＯＳトランジスタ
ｗ１０のソース電極と出力端子ＯＵＴとに接続されてい
る。インバータｗ１２の入力は入力端子ＩＮａに接続さ
れ、出力はバイポーラトランジスタｗ１３のベース電極
に接続されている。バイポーラトランジスタｗ１３のコ
レクタ電極は電源電位Ｖｃｃに接続され、エミッタ電極
はＮＭＯＳトランジスタｗ１０のソース電極と出力端子
ＯＵＴとに接続されている。ＮＭＯＳトランジスタｗ１
０のゲート電極は入力端子ＩＮａに接続され、ドレイン
電極は接地（ＧＮＤ）されている。
は入力端子ＩＮａに接続され、ソース電極は電源電位Ｖ
ｃｃに接続され、ドレイン電極はＮＭＯＳトランジスタ
ｗ１０のソース電極と出力端子ＯＵＴとに接続されてい
る。インバータｗ１２の入力は入力端子ＩＮａに接続さ
れ、出力はバイポーラトランジスタｗ１３のベース電極
に接続されている。バイポーラトランジスタｗ１３のコ
レクタ電極は電源電位Ｖｃｃに接続され、エミッタ電極
はＮＭＯＳトランジスタｗ１０のソース電極と出力端子
ＯＵＴとに接続されている。ＮＭＯＳトランジスタｗ１
０のゲート電極は入力端子ＩＮａに接続され、ドレイン
電極は接地（ＧＮＤ）されている。
【００４４】図７は、駆動回路２の論理値を表わす図で
ある。駆動回路にはトライステートをサポートしていな
い。
ある。駆動回路にはトライステートをサポートしていな
い。
【００４５】図６と図７とを参照して、入力端子ＩＮａ
からの入力がハイレベルであるときインバータｗ１２の
出力はローレベルとなり、バイポーラトランジスタｗ１
３はＯＦＦである。しかしＮＭＯＳトランジスタｗ１０
がＯＮするので出力端子ＯＵＴからの出力はローレベル
となる。入力端子ＯＮａからの入力がローレベルである
とき、ＮＭＯＳトランジスタｗ１０はＯＦＦであり、Ｐ
ＭＯＳトランジスタｗ１１がＯＮであるので電源電位Ｖ
ｃｃが出力端子ＯＵＴに出力される。また、インバータ
ｗ１２により、バイポーラトランジスタｗ１３のベース
電極に電流が流れ込むのでバイポーラトランジスタｗ１
３がＯＮしバイポーラトランジスタｗ１３を介して電源
電位Ｖｃｃからベース−エミッタ間ジャンクション電圧
分降下したレベルも出力される。
からの入力がハイレベルであるときインバータｗ１２の
出力はローレベルとなり、バイポーラトランジスタｗ１
３はＯＦＦである。しかしＮＭＯＳトランジスタｗ１０
がＯＮするので出力端子ＯＵＴからの出力はローレベル
となる。入力端子ＯＮａからの入力がローレベルである
とき、ＮＭＯＳトランジスタｗ１０はＯＦＦであり、Ｐ
ＭＯＳトランジスタｗ１１がＯＮであるので電源電位Ｖ
ｃｃが出力端子ＯＵＴに出力される。また、インバータ
ｗ１２により、バイポーラトランジスタｗ１３のベース
電極に電流が流れ込むのでバイポーラトランジスタｗ１
３がＯＮしバイポーラトランジスタｗ１３を介して電源
電位Ｖｃｃからベース−エミッタ間ジャンクション電圧
分降下したレベルも出力される。
【００４６】すなわち、この駆動回路２においては入力
端子ＩＮａがローレベルで出力端子ＯＵＴがハイレベル
を出力する場合、出力端子ＯＵＴが電源電位Ｖｃｃより
ベース−エミッタ間ジャンクション電圧分降下したレベ
ル（Ｖｃｃ−ＶＢＥ）まではＰＭＯＳトランジスタｗ１
１とバイポーラトランジスタｗ１３の両方がＯＮするの
で大きな駆動力を発揮するが、出力端子ＯＵＴがそれ以
上のレベルではＰＭＯＳトランジスタｗ１１のみがＯＮ
するので駆動力が低下する。
端子ＩＮａがローレベルで出力端子ＯＵＴがハイレベル
を出力する場合、出力端子ＯＵＴが電源電位Ｖｃｃより
ベース−エミッタ間ジャンクション電圧分降下したレベ
ル（Ｖｃｃ−ＶＢＥ）まではＰＭＯＳトランジスタｗ１
１とバイポーラトランジスタｗ１３の両方がＯＮするの
で大きな駆動力を発揮するが、出力端子ＯＵＴがそれ以
上のレベルではＰＭＯＳトランジスタｗ１１のみがＯＮ
するので駆動力が低下する。
【００４７】以上のようにイオン注入により各不純物領
域が形成された特殊構造のバイポーラトランジスタを使
用することによりＣＭＯＳプロセスからのコストアップ
を少なく保ちながらその性能の向上により駆動力の大き
い駆動回路を構成する半導体装置を実現することができ
る。
域が形成された特殊構造のバイポーラトランジスタを使
用することによりＣＭＯＳプロセスからのコストアップ
を少なく保ちながらその性能の向上により駆動力の大き
い駆動回路を構成する半導体装置を実現することができ
る。
【００４８】
【発明の効果】請求項１に係る半導体装置においては、
バイポーラトランジスタはイオン注入により各不純物領
域が形成されるので、ベース領域の幅を大幅に短縮する
ことが可能となり、ＣＭＯＳプロセスからのコストアッ
プを少なく保ちながら、バイポーラトランジスタの性能
を著しく向上できる。また、エピタキシャル成長製造工
程に含む通常のバイポーラトランジスタを使用するより
もコストダウンが可能である。
バイポーラトランジスタはイオン注入により各不純物領
域が形成されるので、ベース領域の幅を大幅に短縮する
ことが可能となり、ＣＭＯＳプロセスからのコストアッ
プを少なく保ちながら、バイポーラトランジスタの性能
を著しく向上できる。また、エピタキシャル成長製造工
程に含む通常のバイポーラトランジスタを使用するより
もコストダウンが可能である。
【００４９】請求項２に係る半導体装置においては、請
求項１の半導体装置において、半導体基板の主表面上に
上記バイポーラトランジスタに隣接して形成されたＣＭ
ＯＳトランジスタをさらに含み、Ｂｉ−ＣＭＯＳを形成
することでＣＭＯＳプロセスに全面ベース注入を加えた
だけの工程増でＢｉ−ＣＭＯＳを製造可能となり、ＣＭ
ＯＳプロセスに比べてコストアップが小さいＢｉ−ＣＭ
ＯＳプロセスが実現可能となる。
求項１の半導体装置において、半導体基板の主表面上に
上記バイポーラトランジスタに隣接して形成されたＣＭ
ＯＳトランジスタをさらに含み、Ｂｉ−ＣＭＯＳを形成
することでＣＭＯＳプロセスに全面ベース注入を加えた
だけの工程増でＢｉ−ＣＭＯＳを製造可能となり、ＣＭ
ＯＳプロセスに比べてコストアップが小さいＢｉ−ＣＭ
ＯＳプロセスが実現可能となる。
【００５０】その結果、ＣＭＯＳプロセスからのコスト
アップが少なく、かつ駆動力の大きい駆動回路を構成す
る半導体装置を実現することができる。
アップが少なく、かつ駆動力の大きい駆動回路を構成す
る半導体装置を実現することができる。
【図１】 本発明の実施例に係る半導体装置の基本とな
るＢｉ−ＣＭＯＳトランジスタの構成を製造プロセスご
とに示す図である。
るＢｉ−ＣＭＯＳトランジスタの構成を製造プロセスご
とに示す図である。
【図２】 本発明の実施例に係る半導体装置の基本とな
るＢｉ−ＣＭＯＳトランジスタの構成を製造プロセスご
とに示す図である。
るＢｉ−ＣＭＯＳトランジスタの構成を製造プロセスご
とに示す図である。
【図３】 従来のバイポーラトランジスタのプロセス断
面図（Ａ）と本発明の駆動回路に使用される特殊構造の
バイポーラトランジスタのプロセス断面図（Ｂ）とを示
す図である。
面図（Ａ）と本発明の駆動回路に使用される特殊構造の
バイポーラトランジスタのプロセス断面図（Ｂ）とを示
す図である。
【図４】 本発明の実施例であるイオン注入により各不
純物領域が形成された特殊構造のバイポーラトランジス
タを用いた駆動回路１の回路図である。
純物領域が形成された特殊構造のバイポーラトランジス
タを用いた駆動回路１の回路図である。
【図５】 本発明の実施例である駆動回路１の論理値を
表わす図である。
表わす図である。
【図６】 本発明の実施例であるイオン注入により各不
純物領域が形成された特殊構造のバイポーラトランジス
タを用いた駆動回路２の回路図である。
純物領域が形成された特殊構造のバイポーラトランジス
タを用いた駆動回路２の回路図である。
【図７】 本発明の実施例である駆動回路２の論理値を
表わす図である。
表わす図である。
【図８】 従来のバイポーラトランジスタの平面図
（Ａ）、断面図（Ｂ）とを示す図である。
（Ａ）、断面図（Ｂ）とを示す図である。
【図９】 図８に示した従来のバイポーラトランジスタ
の断面方向Ａ−Ａ′の不純物濃度プロファイルを示す図
である。（Ａ）は断面位置を表わす図である。（Ｂ）は
各断面位置ごとの不純物濃度を示す図である。
の断面方向Ａ−Ａ′の不純物濃度プロファイルを示す図
である。（Ａ）は断面位置を表わす図である。（Ｂ）は
各断面位置ごとの不純物濃度を示す図である。
【図１０】 高濃度の埋込領域を有さない場合の従来の
バイポーラトランジスタの断面構造（Ａ）とその場合の
断面方向Ｂ−Ｂ′の不純物濃度プロファイル（Ｂ）とを
示す図である。
バイポーラトランジスタの断面構造（Ａ）とその場合の
断面方向Ｂ−Ｂ′の不純物濃度プロファイル（Ｂ）とを
示す図である。
１，２ 駆動回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (2)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面にイオン注入により形成された
第２導電型のコレクタ層と、 前記コレクタ層の表面にイオン注入により形成された第
１導電型のベース層と、 前記ベース層の表面にイオン注入により形成された第２
導電型のエミッタ層とを含むバイポーラトランジスタで
あって、前記コレクタ層は第１電位に接続され、前記ベ
ース層は入力端子に接続され、前記エミッタ層は出力端
子に接続され、それによって、前記バイポーラトランジ
スタが駆動回路を構成する半導体装置。 - 【請求項２】 前記半導体基板の主表面上に前記バイポ
ーラトランジスタに隣接して形成されたＣＭＯＳトラン
ジスタをさらに含む請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6313524A JPH08172100A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置 |
| US08/851,537 US5856218A (en) | 1994-12-16 | 1997-05-05 | Bipolar transistor formed by a high energy ion implantation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6313524A JPH08172100A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172100A true JPH08172100A (ja) | 1996-07-02 |
Family
ID=18042354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6313524A Pending JPH08172100A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5856218A (ja) |
| JP (1) | JPH08172100A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69738012T2 (de) | 1996-11-26 | 2007-12-13 | Matsushita Electric Industrial Co., Ltd., Kadoma | Halbleitervorrichtung und deren Herstellungsverfahren |
| JPH11307544A (ja) * | 1998-02-20 | 1999-11-05 | Seiko Instruments Inc | バイポーラトランジスタ及び半導体集積回路装置 |
| JP6285831B2 (ja) * | 2014-09-12 | 2018-02-28 | 株式会社東芝 | 半導体素子 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
| JPH0628296B2 (ja) * | 1985-10-17 | 1994-04-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5030860A (en) * | 1988-02-16 | 1991-07-09 | Texas Instruments Incorporated | Darlington BiCMOS driver circuit |
| US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
| US4987089A (en) * | 1990-07-23 | 1991-01-22 | Micron Technology, Inc. | BiCMOS process and process for forming bipolar transistors on wafers also containing FETs |
| JP2842682B2 (ja) * | 1990-11-08 | 1999-01-06 | シャープ株式会社 | 半導体装置の製造方法 |
| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| JP3175973B2 (ja) * | 1992-04-28 | 2001-06-11 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3244370B2 (ja) * | 1993-12-20 | 2002-01-07 | 三菱電機株式会社 | バイポーラトランジスタを有する半導体装置およびその製造方法 |
-
1994
- 1994-12-16 JP JP6313524A patent/JPH08172100A/ja active Pending
-
1997
- 1997-05-05 US US08/851,537 patent/US5856218A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5856218A (en) | 1999-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |