JPH0797553B2 - Ｎｐｎトランジスタ−の固有降伏電圧より大きい降伏電圧を有するｎｐｎ等価構造 - Google Patents
Ｎｐｎトランジスタ−の固有降伏電圧より大きい降伏電圧を有するｎｐｎ等価構造Info
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- JPH0797553B2 JPH0797553B2 JP62067742A JP6774287A JPH0797553B2 JP H0797553 B2 JPH0797553 B2 JP H0797553B2 JP 62067742 A JP62067742 A JP 62067742A JP 6774287 A JP6774287 A JP 6774287A JP H0797553 B2 JPH0797553 B2 JP H0797553B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体デバイスに、より詳細には相補バイポ
ーラー型トランジスターを含む集積回路に、そしてより
正確には高い降伏電圧が要求されるNPNトランジスター
に関する。
ーラー型トランジスターを含む集積回路に、そしてより
正確には高い降伏電圧が要求されるNPNトランジスター
に関する。
（従来技術とその問題点） 小型化と経済性という明白な理由のため電子機器の集積
度及び集積化の密度を増加させる傾向が大きくなってい
ることは、半導体物質の同一チップ上に今までより頻繁
に形成される別個の回路セクションの両立でき、しばし
ば対比でき又はとにかく異なった要件を作り出すことを
試みる際に見出される種々の設計上の問題に対する新し
い解決法を見つけ出す必要性を作り出す。
度及び集積化の密度を増加させる傾向が大きくなってい
ることは、半導体物質の同一チップ上に今までより頻繁
に形成される別個の回路セクションの両立でき、しばし
ば対比でき又はとにかく異なった要件を作り出すことを
試みる際に見出される種々の設計上の問題に対する新し
い解決法を見つけ出す必要性を作り出す。
例えば解読及びシグナル取扱段から成る集積回路の残り
の部分が例えば丁度12Vの供給電圧のために設計された
製造方法により都合良くそしてより良好な性能で実現化
される場合には、集積回路の設計の間にしばしば遭遇す
る問題の一つは、例えば100Vのオーダーにある過電圧に
耐える例えば出力バッファーである特定の回路セクショ
ンの必要性から生ずる。実際的には、このようなしばし
ば生ずる状態は、高い降伏電圧を必要とし全集積回路の
占有されている全区画に対して最小のパーセンテージを
示すこのような回路セクションが、全デバイスのための
このような高い電圧に適した製造方法への依存を示すこ
とをしばしば意味する。
の部分が例えば丁度12Vの供給電圧のために設計された
製造方法により都合良くそしてより良好な性能で実現化
される場合には、集積回路の設計の間にしばしば遭遇す
る問題の一つは、例えば100Vのオーダーにある過電圧に
耐える例えば出力バッファーである特定の回路セクショ
ンの必要性から生ずる。実際的には、このようなしばし
ば生ずる状態は、高い降伏電圧を必要とし全集積回路の
占有されている全区画に対して最小のパーセンテージを
示すこのような回路セクションが、全デバイスのための
このような高い電圧に適した製造方法への依存を示すこ
とをしばしば意味する。
これは更に、より低電圧のためのプロセスの集積密度よ
り一般的に小さい、高電圧のためのプロセスの集積密度
である増加したディメンションのデバイスを意味するこ
とがある。更に、高電圧プロセスにより生産されたデバ
イス中の電流密度は比較的低くそしてこれはデバイスの
区画的要求のより以上の増加を意味する。
り一般的に小さい、高電圧のためのプロセスの集積密度
である増加したディメンションのデバイスを意味するこ
とがある。更に、高電圧プロセスにより生産されたデバ
イス中の電流密度は比較的低くそしてこれはデバイスの
区画的要求のより以上の増加を意味する。
降伏電圧に関して決定力のある集積回路中のこのような
出力回路セクションの典型的な要素はNPNトランジスタ
ーである。
出力回路セクションの典型的な要素はNPNトランジスタ
ーである。
NPN構造により課されるこのような限界を除去する目的
で、固有の降伏電圧に比較して比較的高い電圧を駆動す
るよう設計されたNPN構造の降伏電圧を特に増加させ
て、一般により低い電圧のために設計された製造方法と
集積構造を全集積回路のために使用できるようにした多
数の手法が提案されてきている。
で、固有の降伏電圧に比較して比較的高い電圧を駆動す
るよう設計されたNPN構造の降伏電圧を特に増加させ
て、一般により低い電圧のために設計された製造方法と
集積構造を全集積回路のために使用できるようにした多
数の手法が提案されてきている。
従来技術によると第１図に概略的に示されるように、接
地されたゲートを有するJFET（接合型電界効果トランジ
スター）を、対象とするNPNトランジスターのコレクタ
ーに直列に接続することによりこのような結果が得られ
る。
地されたゲートを有するJFET（接合型電界効果トランジ
スター）を、対象とするNPNトランジスターのコレクタ
ーに直列に接続することによりこのような結果が得られ
る。
このような方法において、NPN等価トランジスターのコ
レクター−エミッター電圧（VCE）はそれ自身、直列の
ドレーン及びソース接合（JFET）及びコレクター及びエ
ミッター接合（NPN）上に“広がり”、これにより該NPN
等価構造が耐えることのできる最大電圧が増加する。
レクター−エミッター電圧（VCE）はそれ自身、直列の
ドレーン及びソース接合（JFET）及びコレクター及びエ
ミッター接合（NPN）上に“広がり”、これにより該NPN
等価構造が耐えることのできる最大電圧が増加する。
しかしこの既知の解決法は、NPN等価トランジスターに
より伝達される最大電流が前記JEFTトランジスターを通
る最大許容電流により制限される限り、いくつかの欠点
を有している。
より伝達される最大電流が前記JEFTトランジスターを通
る最大許容電流により制限される限り、いくつかの欠点
を有している。
多くの用途、特にある種のパワーレイティングの出力段
において、伝達可能な電流の制限は問題を引き起こす。
において、伝達可能な電流の制限は問題を引き起こす。
（発明の目的） 従って本発明の主目的は、NPNトランジスター固有の降
伏電圧と比較してNPN等価トランジスターの降伏電圧を
増加させ前述した欠点を有しない改良されたシステムを
提供することである。
伏電圧と比較してNPN等価トランジスターの降伏電圧を
増加させ前述した欠点を有しない改良されたシステムを
提供することである。
本発明の他の目的は、高い降伏電圧と高い出力電流容量
を有する集積されたNPN等価トランジスターを作るため
の改良された集積構造を提供することである。
を有する集積されたNPN等価トランジスターを作るため
の改良された集積構造を提供することである。
本発明の更に他の目的は、アーリー（Early）効果を実
質的に有しないNPN等価トランジスターを提供すること
である。
質的に有しないNPN等価トランジスターを提供すること
である。
（発明の構成） 本発明に従って、NPNトランジスター、PNPトランジスタ
ー及び接合型の電界効果トランジスター（JEFT）を含む
ことから成る回路配置により前記目的及び利点が得ら
れ、この回路配置中ではPNPトランジスターのコレクタ
ーがNPNトランジスターのコレクターに接続され、そし
てJEFTトランジスターは、前記２個のバイポーラートラ
ンジスターのコレクターに接続されたソースと、PNPト
ランジスターのベースに接続されたドレーンと、接地さ
れたゲートを有している。
ー及び接合型の電界効果トランジスター（JEFT）を含む
ことから成る回路配置により前記目的及び利点が得ら
れ、この回路配置中ではPNPトランジスターのコレクタ
ーがNPNトランジスターのコレクターに接続され、そし
てJEFTトランジスターは、前記２個のバイポーラートラ
ンジスターのコレクターに接続されたソースと、PNPト
ランジスターのベースに接続されたドレーンと、接地さ
れたゲートを有している。
後に詳述するように、本発明のNPN等価トランジスター
は容易に集積できるだけでなく、特別に効果的でコンパ
クトな集積形態で実現化する役割を果たす。
は容易に集積できるだけでなく、特別に効果的でコンパ
クトな集積形態で実現化する役割を果たす。
純粋に例示的であって限定する目的でなく、添付図面を
参照しながら説明を続ける。
参照しながら説明を続ける。
図面中、第１図は、既に説明した通りNPNトランジスタ
ーにより耐久動作電圧を増加させるための従来技術の回
路配置を示すものである。
ーにより耐久動作電圧を増加させるための従来技術の回
路配置を示すものである。
第２図は、本発明の回路配置あるいはデバイスを示すも
のである。
のである。
第３図は、第２図の回路配置に相当する等価トランジス
ターを示すものである。
ターを示すものである。
第４図は、第３図中に例示されたNPN等価トランジスタ
ーのIc−Vc特性曲線を示すものである。
ーのIc−Vc特性曲線を示すものである。
そして第５図は、集積された形態の本発明の回路デバイ
スの特別に好ましい態様の断面を概略的に示すものであ
る。
スの特別に好ましい態様の断面を概略的に示すものであ
る。
第１図には、固有の降伏電圧と比較してNPN等価体の降
伏電圧を増加させるための従来技術に従って一般的に使
用されている回路が示されている。端子B,E及びＣはNPN
等価トランジスターのベース、エミッター及びコレクタ
ー端子をそれぞれ示している。
伏電圧を増加させるための従来技術に従って一般的に使
用されている回路が示されている。端子B,E及びＣはNPN
等価トランジスターのベース、エミッター及びコレクタ
ー端子をそれぞれ示している。
前述した通り、このような回路の主たる欠点は、 ICMAX＝IDSSJFET で決定される等価トランジスターの最大コレクター電流
に課される限界により示される。
に課される限界により示される。
第２図には、B,E及びＣがそれぞれ第３図に示されるNPN
等価トランジスターのベース、エミッター及びコレクタ
ー端子を示している本発明のデバイスの回路ダイアグラ
ムが示されている。
等価トランジスターのベース、エミッター及びコレクタ
ー端子を示している本発明のデバイスの回路ダイアグラ
ムが示されている。
このようなデバイスの利点は数多い。第１に等価トラン
ジスターの電流ゲイン（hFEeq）はNPNトランジスターの
ゲイン（hFEn）に実質的に等しい。等価トランジスター
LVCEOeqの降伏電圧は、NPNトランジスターの固有の降伏
電圧及びPNPトランジスターの固有の降伏電圧との合計
に大体等しい。つまり LVCEOeq＝LVCEOn＋LVCEOp （添字ｎ又はｒは本明細書全体を通じて異なる意味が別
に示されていないときは、それぞれNPN又はPNPトランジ
スターに関するものを示す）である。
ジスターの電流ゲイン（hFEeq）はNPNトランジスターの
ゲイン（hFEn）に実質的に等しい。等価トランジスター
LVCEOeqの降伏電圧は、NPNトランジスターの固有の降伏
電圧及びPNPトランジスターの固有の降伏電圧との合計
に大体等しい。つまり LVCEOeq＝LVCEOn＋LVCEOp （添字ｎ又はｒは本明細書全体を通じて異なる意味が別
に示されていないときは、それぞれNPN又はPNPトランジ
スターに関するものを示す）である。
驚くべきことに、NPN等価構造のアーリー効果も極度に
小さく実質的に無視することができる。
小さく実質的に無視することができる。
本発明のデバイスの効率性のより良い理解のために、例
えば接地されたエミッターとの回路の動作につき検討す
る。
えば接地されたエミッターとの回路の動作につき検討す
る。
既知のように、基本的な関係式は、 hFEn IB＝（hFEp＋１）IDS （１） VC＝VS＋VDS＋KT/q×ln（IC／ApJSP） （２） であり、ここで符号は関連文献中で慣習上使用されるも
のであり、特にAPはPNPトランジスターのエミッター区
域で、JSPはPNPトランジスターのエミッター−ベース接
合の逆飽和電流密度である。
のであり、特にAPはPNPトランジスターのエミッター区
域で、JSPはPNPトランジスターのエミッター−ベース接
合の逆飽和電流密度である。
IB＝一定であるIC−VC平面での随意の特性曲線が第４図
に示されている。
に示されている。
説明を容易にするため、第４図のダイアグラム中に示さ
れるように、このような平面を、式VC＝一定＝V
BECUTINp，VC2，VC3，VC4及びLVCEOeqで与えられる直線
で区画される５個の分離されたゾーンへ分割することが
可能である。
れるように、このような平面を、式VC＝一定＝V
BECUTINp，VC2，VC3，VC4及びLVCEOeqで与えられる直線
で区画される５個の分離されたゾーンへ分割することが
可能である。
ベース電流IBの値をIB＜IDSSに固定しVCをVC≧０の半分
の面で連続的に増加させると、原点と電圧VBECUTINpの
間の第１のゾーン１ではIC＝０となる。つまり、電圧VC
がPNPトランジスターの電圧VBECUTINp（シリコンの場合
は約0.7Vである）に達しそしてそれより大きくなるまで
は全コレクター電流は零である。
の面で連続的に増加させると、原点と電圧VBECUTINpの
間の第１のゾーン１ではIC＝０となる。つまり、電圧VC
がPNPトランジスターの電圧VBECUTINp（シリコンの場合
は約0.7Vである）に達しそしてそれより大きくなるまで
は全コレクター電流は零である。
電圧VCをVBECUTINpを越えて増加させることにより、コ
レクター電流が大きくなり始め、電圧VC−VBECUTINpが
式（１）及び（２）を満足する電圧VS及びVDSの両者を
増加させるよう分布する。この飽和ゾーンIIは、コレク
ター電圧とともに大きくなるコレクター電流により特徴
付けられ、電圧VSがNPNトランジスターをその飽和ゾー
ンから取り出すような値に達したとき、つまり電圧VSが
それを越えるとNPNトランジスターの電流ゲイン
（hFEn）がVSが依存しなくなる最小値に達したときに直
ちに終了する。つまり、ゾーンIIは、 VC2＝KT/q×1n（hFEn IB／Ap Jsp）＋VDS *＋VCESATn
（３） で終了し、VDS *はJEFT特性上の点で、ここで、 IDS＝IDS *＝hFEn／（hFEp＋１）・IB （４） VGS＝−VCESATn （５） であって、この点を越えるとつまりVC＞VC2となると、
ゾーンIIIであり、ここでは電圧VCの増加が電圧VDS及び
VS上に分布して、これによりIDS、VDS平面中の直線上を
IDS＝IDS *＝一定となるように電流IDSが移動する。
レクター電流が大きくなり始め、電圧VC−VBECUTINpが
式（１）及び（２）を満足する電圧VS及びVDSの両者を
増加させるよう分布する。この飽和ゾーンIIは、コレク
ター電圧とともに大きくなるコレクター電流により特徴
付けられ、電圧VSがNPNトランジスターをその飽和ゾー
ンから取り出すような値に達したとき、つまり電圧VSが
それを越えるとNPNトランジスターの電流ゲイン
（hFEn）がVSが依存しなくなる最小値に達したときに直
ちに終了する。つまり、ゾーンIIは、 VC2＝KT/q×1n（hFEn IB／Ap Jsp）＋VDS *＋VCESATn
（３） で終了し、VDS *はJEFT特性上の点で、ここで、 IDS＝IDS *＝hFEn／（hFEp＋１）・IB （４） VGS＝−VCESATn （５） であって、この点を越えるとつまりVC＞VC2となると、
ゾーンIIIであり、ここでは電圧VCの増加が電圧VDS及び
VS上に分布して、これによりIDS、VDS平面中の直線上を
IDS＝IDS *＝一定となるように電流IDSが移動する。
この特性ゾーンIIIは、ICが一定でIC＝hFEn・IBに等し
いままである一方、VS及びVDSの両者がVCとともに増加
するという事実により特徴付けられる。
いままである一方、VS及びVDSの両者がVCとともに増加
するという事実により特徴付けられる。
ゾーンIIIは、 VC3＝KT/q×ln（hFEn IB／JspAp）＋｜VP｜ （６） であるときに12終了し、ここでVPは電圧VGS＝０（つま
りゲートが接地されている）のJEFTのソースとドレーン
間のピンチオフ電圧である。
りゲートが接地されている）のJEFTのソースとドレーン
間のピンチオフ電圧である。
VC＝VC3であるとき、JEFTはその飽和ゾーンに達する。
この点を越えると、つまりVC＞VC3となると、該JEFTは
飽和ゾーンで動作し従ってその電流−電圧特性曲線は接
地されたJEFTのゲートである次の式で与えられる。
飽和ゾーンで動作し従ってその電流−電圧特性曲線は接
地されたJEFTのゲートである次の式で与えられる。
IDS＝IDSS (1-VS/|VP|)2 （７） 式（７）を式（１）と組み合わせると、次の式が得られ
る。
る。
従ってこのゾーンIVは、電圧VCの任意の増加が電圧VDS
を増加させる一方、電圧VSは式（８）で設定される一定
値に維持されるという事実により特徴付けられる。その
結果、電圧VSが一定のままであるため、NPNトランジス
ターがベース変調を受けず、従って出力電流ICにアーリ
ー効果が観察されない。
を増加させる一方、電圧VSは式（８）で設定される一定
値に維持されるという事実により特徴付けられる。その
結果、電圧VSが一定のままであるため、NPNトランジス
ターがベース変調を受けず、従って出力電流ICにアーリ
ー効果が観察されない。
このゾーンIVはVC＝VC4で終了し、ここでVC4＝VS＊＋LV
CEOpである。
CEOpである。
電圧VCがVC4より大きくなると、PNPトランジスターが降
伏機構を通してそのコレクター電流を増加させ始める
が、電流IC＝hFEn・IBはそれがNPNトランジスターによ
り課される限りは無差別に大きくなることはできない。
伏機構を通してそのコレクター電流を増加させ始める
が、電流IC＝hFEn・IBはそれがNPNトランジスターによ
り課される限りは無差別に大きくなることはできない。
従ってこのゾーンＶでは、VC4を越える全てのVCが、PNP
トランジスターのベース電流を減少させる電圧VSを増大
させ、これによりJEFTチャンネルを詰まらせる。
トランジスターのベース電流を減少させる電圧VSを増大
させ、これによりJEFTチャンネルを詰まらせる。
このゾーンでは、電圧VSがNPNトランジスターの電圧LVC
EOnに達するまでは、コレクター電流ICは一定のままで
ある。
EOnに達するまでは、コレクター電流ICは一定のままで
ある。
従ってNPN等価トランジスターの効果的な降伏が次の式
で与えられる。
で与えられる。
LVCEOeq≒LVCEOp＋LVCEOn （９） 第５図にその特別に好ましい集積の形態である本発明の
対象とするNPN等価構造の構成が概略的な断面として示
されている。
対象とするNPN等価構造の構成が概略的な断面として示
されている。
本発明の集積構造は、接地されたｐ型単結晶シリコン基
板１上に形成されている。低いドーピングレベルのエピ
タキシャル層２はｎ型シリコンである。
板１上に形成されている。低いドーピングレベルのエピ
タキシャル層２はｎ型シリコンである。
本発明の回路デバイスの集積された形の態様の場合に
は、縦型構造と分離されたコレクターを有するPNPトラ
ンジスターを利用することが必須である。これは、横型
構造のPNPトランジスターはベース領域と基板との間に
単一の接合しか与えないのに対し、縦型PNP構造は都合
の良いことにベースと基板間に直列に２個の接合を与え
るため必要となるのである。
は、縦型構造と分離されたコレクターを有するPNPトラ
ンジスターを利用することが必須である。これは、横型
構造のPNPトランジスターはベース領域と基板との間に
単一の接合しか与えないのに対し、縦型PNP構造は都合
の良いことにベースと基板間に直列に２個の接合を与え
るため必要となるのである。
分離されたコレクターを有する縦型PNPトランジスター
（ICV PNP）の構造が第５図に右側の部分に示され、こ
れは接地された基板１からコレクターを分離するための
n+埋設層３（底部ウェル）と、前記分離層３の上面上に
位置するp+埋設層４から成り、これは埋設層４の周囲に
沿った深いp+拡散部５により表面へ運ばれる接点である
トランジスターのコレクター領域を示している。
（ICV PNP）の構造が第５図に右側の部分に示され、こ
れは接地された基板１からコレクターを分離するための
n+埋設層３（底部ウェル）と、前記分離層３の上面上に
位置するp+埋設層４から成り、これは埋設層４の周囲に
沿った深いp+拡散部５により表面へ運ばれる接点である
トランジスターのコレクター領域を示している。
トーパントが豊富な領域６（上部ｎウェル）はICV PNP
トランジスターのエミッター領域を示すp+拡散部７を囲
み、トランジスターのベース抵抗を減少させている。
トランジスターのエミッター領域を示すp+拡散部７を囲
み、トランジスターのベース抵抗を減少させている。
底部分離８及び上部分離９のp+拡散部は集積構造を囲ん
でICV PNPトランジスターのタブを限定している。
でICV PNPトランジスターのタブを限定している。
断面の左側部分において、NPNトランジスターの構造を
見ることができ、これはn+埋設層10により示されるコレ
クター接点と、接点を表面へ運ぶためのn+拡散部11及び
12から成っている。
見ることができ、これはn+埋設層10により示されるコレ
クター接点と、接点を表面へ運ぶためのn+拡散部11及び
12から成っている。
NPNトランジスターのコレクター領域はｎエピタキシャ
ル層で、ベース領域はｐ拡散部13でそしてエミッター領
域はｎ拡散部14で示されている。NPNトランジスターを
含むタブの内部にはp+拡散部15とn+拡散部16も形成され
ている（p+拡散部15はp+上部分離拡散部９及びp+拡散部
５の形成の間に都合良く形成される）。
ル層で、ベース領域はｐ拡散部13でそしてエミッター領
域はｎ拡散部14で示されている。NPNトランジスターを
含むタブの内部にはp+拡散部15とn+拡散部16も形成され
ている（p+拡散部15はp+上部分離拡散部９及びp+拡散部
５の形成の間に都合良く形成される）。
デバイスの上部接地金属化層を通してp+拡散部15を接地
することにより、接合型電界効果トランジスター（JEF
T）の構造がNPNトランジスターの同じタブ内に実現化さ
れる。
することにより、接合型電界効果トランジスター（JEF
T）の構造がNPNトランジスターの同じタブ内に実現化さ
れる。
JEFTゲートは共に接地されているp+拡散部15と基板１に
より示され、一方ソースとドレーンはそれぞれn+領域12
及び11、及びn+領域16により示されている。従ってFET
のチャンネルは、基板とp+拡散部15の低い方の頂点の間
のｎシリコンエピタキシャル層の領域である。
より示され、一方ソースとドレーンはそれぞれn+領域12
及び11、及びn+領域16により示されている。従ってFET
のチャンネルは、基板とp+拡散部15の低い方の頂点の間
のｎシリコンエピタキシャル層の領域である。
該構造はデバイスの金属化により完了する。JEFTのソー
スも示すNPNトランジスターのコレクターとICV PNPトラ
ンジスターのコレクターの間の結線17、及びJEFTのドレ
ーンとICV PNPトランジスターのベース間の結線18が第
５図中に示されている。n+接触拡散部19はICV PNPトラ
ンジスターのベース領域中の金属とシリコンの間にオー
ム接点を形成することを許容する。
スも示すNPNトランジスターのコレクターとICV PNPトラ
ンジスターのコレクターの間の結線17、及びJEFTのドレ
ーンとICV PNPトランジスターのベース間の結線18が第
５図中に示されている。n+接触拡散部19はICV PNPトラ
ンジスターのベース領域中の金属とシリコンの間にオー
ム接点を形成することを許容する。
第５図中には、符号Ｅ、Ｂ及びＣによりそれぞれ本発明
の対象である集積されたNPN等価構造のエミッター、ベ
ース及びコレクター端子も示されている。
の対象である集積されたNPN等価構造のエミッター、ベ
ース及びコレクター端子も示されている。
本発明が最も大きな利点を提供する適用分野である集積
回路の場合に関する本発明の好ましい態様について詳細
に述べてきたが、前記回路デバイスつまり本発明の対象
であるNPN等価トランジスターは、例えば全部又は部分
的に離散型要素で形成された回路におけるような他の状
況においても有用であることを意図するものである。
回路の場合に関する本発明の好ましい態様について詳細
に述べてきたが、前記回路デバイスつまり本発明の対象
であるNPN等価トランジスターは、例えば全部又は部分
的に離散型要素で形成された回路におけるような他の状
況においても有用であることを意図するものである。
第１図は、NPNトランジスターにより耐久動作電圧を増
加させるための従来技術の回路配置を示し、第２図は、
本発明の回路配置あるいはデバイスを示し、第３図は、
第２図の回路配置に相当する等価トランジスターを示
し、第４図は、第３図中に例示されたNPN等価トランジ
スターのIc−Vc特性曲線を示し、そして第５図は、集積
された形態の本発明の回路デバイスの特別に好ましい態
様の断面を概略的に示すものである。 １……基板、２……エピタキシャル層 ３……n+埋設層、４……p+埋設層 ５……p+拡散部、６……上部ｎウェル ７……p+拡散部、８……p+拡散部 ９……p+拡散部、10……n+埋設層 11……n+拡散部、12……n+拡散部 13……ｐ拡散部、14……ｎ拡散部 15……p+拡散部、16……n+拡散部 17……結線、18……結線 19……n+接触拡散部
加させるための従来技術の回路配置を示し、第２図は、
本発明の回路配置あるいはデバイスを示し、第３図は、
第２図の回路配置に相当する等価トランジスターを示
し、第４図は、第３図中に例示されたNPN等価トランジ
スターのIc−Vc特性曲線を示し、そして第５図は、集積
された形態の本発明の回路デバイスの特別に好ましい態
様の断面を概略的に示すものである。 １……基板、２……エピタキシャル層 ３……n+埋設層、４……p+埋設層 ５……p+拡散部、６……上部ｎウェル ７……p+拡散部、８……p+拡散部 ９……p+拡散部、10……n+埋設層 11……n+拡散部、12……n+拡散部 13……ｐ拡散部、14……ｎ拡散部 15……p+拡散部、16……n+拡散部 17……結線、18……結線 19……n+接触拡散部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (3)
- 【請求項１】それぞれのコレクターと、該コレクターに
接続されたソースとPNPトランジスターのベースに接続
されたドレーンを有しゲートが接地された接合型電界効
果トランジスターを通して接続されたNPNトランジスタ
ーと前記PNPトランジスターと、 前記NPNトランジスターのベースに相当する前記NPN等価
トランジスターのベース端子と、 前記NPNトランジスターのエミッター端子及び、 前記PNPトランジスターのエミッターに相当する前記NPN
等価トランジスターのコレクター端子を含むことから成
るNPN等価トランジスター。 - 【請求項２】単一の単結晶半導体基板上に形成された複
数の回路素子を含むことから成る半導体デバイスにおい
て、 それぞれのコレクターと、該コレクターに接続されたソ
ースとPNPトランジスターのベースに接続されたドレー
ンを有しゲートが接地された接合型電界効果トランジス
ターを通して接続された分離されたコレクターを有する
NPNトランジスターと前記PNPトランジスターと、 前記NPNトランジスターのベースに相当する前記NPN等価
構造のベース端子と、 前記NPNトランジスターのエミッターに相当する前記NPN
等価構造のエミッター端子及び、 前記PNPトランジスターのエミッターに相当する前記NPN
等価構造のコレクター端子を含むことから成ることを特
徴とする半導体デバイス。 - 【請求項３】接地された単一の単結晶半導体ｐシリコン
基板上に形成された複数の回路素子を含むことから成る
半導体デバイスにおいて、 それぞれのコレクターと、該コレクターに接続されたソ
ースとPNPトランジスターのベースに接続されたドレー
ンを有しゲートが接地された接合型電界効果トランジス
ターを通して接続された分離されたコレクターを有し、
かつエピタキシャル層の全厚に亘って広がる強くドープ
されたp+シリコンの分離領域により区画されたそれぞれ
のタブの中に形成されているｎシリコンエピタキシャル
層を含むNPNトランジスターと前記PNPトランジスター
と、 前記NPNトランジスターのベースに相当する前記NPN等価
構造のベース端子と、 前記NPNトランジスターのエミッターに相当する前記NPN
等価構造のエミッター端子及び、 前記PNPトランジスターのエミッターに相当する前記NPN
等価構造のコレクター端子を含み、 前記NPNトランジスターの構造を含むタブの内側で前記
接合型電界効果トランジスターのソースを示す前記NPN
トランジスターのコレクターのn+シリコン接触領域の外
側に、深い拡散により得られかつ接地され、前記エピタ
キシャル層の表面から基板に向かって該エピタキシャル
層の厚さの少なくとも半分に相当する厚さだけ広がるp+
シリコン領域が形成され、かつ前記接合型電界効果トラ
ンジスターのドレーンを構成するn+拡散部が、前記n+接
触領域の位置の反対側の位置にあり、そのゲートが共に
接地された前記深いp+拡散部及び基板自身により構成さ
れる前記接合型電界効果トランジスターのソースを構成
する前記深いp+拡散部に隣接する位置に形成され、 電気的経路が前記NPNトランジスターのコレクターと前
記電界効果トランジスターのソースとの前記n+接触領域
を前記PNPトランジスターのコレクターと接続し、そし
て、 他の電気的経路が前記電界効果トランジスターの前記ド
レーンを前記PNPトランジスターのベースと接続してい
る半導体デバイス。
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