JPH08172196A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH08172196A JPH08172196A JP3084655A JP8465591A JPH08172196A JP H08172196 A JPH08172196 A JP H08172196A JP 3084655 A JP3084655 A JP 3084655A JP 8465591 A JP8465591 A JP 8465591A JP H08172196 A JPH08172196 A JP H08172196A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- silicon thin
- insulating substrate
- ppm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2922—Materials being non-crystalline insulating materials, e.g. glass or polymers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
- H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 本発明は高キャリア移動度、低しきい値、高
オフ抵抗の特性を安定して得られる、結晶性を有するア
モルファスシリコン薄膜トランジスタを絶縁基板上に製
造することを目的としている。 【構成】 本発明は、絶縁基板上に形成されたシリコン
薄膜を５５０〜８００℃の熱工程により結晶性を有する
シリコン薄膜に変化させ、前記結晶性を有するシリコン
薄膜を使用して薄膜トランジスタを製造する方法であっ
て、シリコン薄膜に結晶化処理を施す時の前記絶縁基板
の熱収縮率を３０〜５００ｐｐｍ、好ましくは３０〜２
００ｐｐｍにすることにより、前記シリコン薄膜の膜質
を良好にし、高移動度、低しきい値電圧、高オフ抵抗の
薄膜トランジスタを安定に製造するものである。
オフ抵抗の特性を安定して得られる、結晶性を有するア
モルファスシリコン薄膜トランジスタを絶縁基板上に製
造することを目的としている。 【構成】 本発明は、絶縁基板上に形成されたシリコン
薄膜を５５０〜８００℃の熱工程により結晶性を有する
シリコン薄膜に変化させ、前記結晶性を有するシリコン
薄膜を使用して薄膜トランジスタを製造する方法であっ
て、シリコン薄膜に結晶化処理を施す時の前記絶縁基板
の熱収縮率を３０〜５００ｐｐｍ、好ましくは３０〜２
００ｐｐｍにすることにより、前記シリコン薄膜の膜質
を良好にし、高移動度、低しきい値電圧、高オフ抵抗の
薄膜トランジスタを安定に製造するものである。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス駆
動方式液晶ディスプレイ、イメージセンサー、サーマル
ヘッドなどに使用されるシリコン薄膜トランジスタの製
造方法及び、この製造方法によって製造されたシリコン
薄膜トランジスタに関する。
動方式液晶ディスプレイ、イメージセンサー、サーマル
ヘッドなどに使用されるシリコン薄膜トランジスタの製
造方法及び、この製造方法によって製造されたシリコン
薄膜トランジスタに関する。
【０００２】
【従来の技術】従来より、シリコン薄膜トランジスタは
小型テレビやコンピューターに用いられる液晶ディスプ
レイ、ファクシミリ等に用いられるイメージセンサー、
サーマルヘッドのアクティブ素子または駆動回路の一部
に用いられてきた。アモルファスシリコン薄膜トランジ
スタはその製造方法が比較的容易で、大面積化しやすい
という特徴があるため、現在最も開発が盛んである。
小型テレビやコンピューターに用いられる液晶ディスプ
レイ、ファクシミリ等に用いられるイメージセンサー、
サーマルヘッドのアクティブ素子または駆動回路の一部
に用いられてきた。アモルファスシリコン薄膜トランジ
スタはその製造方法が比較的容易で、大面積化しやすい
という特徴があるため、現在最も開発が盛んである。
【０００３】しかしながら、アモルファスシリコン薄膜
トランジスタは電子、正孔の移動度がそれぞれ１cm2/Vs
ec、０．１cm2/Vsec程度と非常に小さいという欠点を持
ち、例えば液晶ディスプレイの一つ一つの画素やイメー
ジセンサーの各ビットをスイッチングする分には大きな
問題にはならないが、同じ基板上に駆動回路を構築する
ためには特にスイッチング速度の面で特性不足である。
トランジスタは電子、正孔の移動度がそれぞれ１cm2/Vs
ec、０．１cm2/Vsec程度と非常に小さいという欠点を持
ち、例えば液晶ディスプレイの一つ一つの画素やイメー
ジセンサーの各ビットをスイッチングする分には大きな
問題にはならないが、同じ基板上に駆動回路を構築する
ためには特にスイッチング速度の面で特性不足である。
【０００４】一方で、小型液晶テレビやイメージセンサ
ーに用いられている多結晶シリコン薄膜トランジスタは
電子、正孔移動度ともおよそ１０cm2/Vsec程度であり、
実際に、駆動回路を構築し、製品化されて市場に出回っ
ているものもある。しかしこれも、大型化、さらなる高
速化に対応するためには不十分と言わざるを得ない。
ーに用いられている多結晶シリコン薄膜トランジスタは
電子、正孔移動度ともおよそ１０cm2/Vsec程度であり、
実際に、駆動回路を構築し、製品化されて市場に出回っ
ているものもある。しかしこれも、大型化、さらなる高
速化に対応するためには不十分と言わざるを得ない。
【０００５】多結晶シリコン薄膜トランジスタは例えば
ＬＰＣＶＤ法により、活性層に多結晶シリコンを成膜し
ている。こういった多結晶シリコンは結晶粒界のポテン
シャル障壁が高くキャリアの伝導が阻害されるために電
子、正孔移動度ともおよそ１０cm2/Vsec程度にしかなら
ない。また、ほとんどの場合、基板に石英を用いてお
り、コスト的にも高いものとなる。
ＬＰＣＶＤ法により、活性層に多結晶シリコンを成膜し
ている。こういった多結晶シリコンは結晶粒界のポテン
シャル障壁が高くキャリアの伝導が阻害されるために電
子、正孔移動度ともおよそ１０cm2/Vsec程度にしかなら
ない。また、ほとんどの場合、基板に石英を用いてお
り、コスト的にも高いものとなる。
【０００６】こうしたアモルファスシリコン薄膜トラン
ジスタや多結晶シリコン薄膜トランジスタとは別に、近
年、石英やガラス基板上にアモルファスシリコンを成膜
した後、それを長時間加熱することにより固相成長させ
て結晶化させる方法が研究されている。この方法で出来
た薄膜トランジスタは作製方法にもよるが前述の多結晶
シリコン薄膜トランジスタの移動度の数倍から１桁以上
の高移動度を持つうえに生産性が高いため、例えば駆動
回路も同一大型基板上に構成する次世代のアクティブマ
トリクス駆動液晶ディスプレイに非常に有望である。
ジスタや多結晶シリコン薄膜トランジスタとは別に、近
年、石英やガラス基板上にアモルファスシリコンを成膜
した後、それを長時間加熱することにより固相成長させ
て結晶化させる方法が研究されている。この方法で出来
た薄膜トランジスタは作製方法にもよるが前述の多結晶
シリコン薄膜トランジスタの移動度の数倍から１桁以上
の高移動度を持つうえに生産性が高いため、例えば駆動
回路も同一大型基板上に構成する次世代のアクティブマ
トリクス駆動液晶ディスプレイに非常に有望である。
【０００７】
【発明が解決しようとする課題】石英基板は１０００℃
以上の高温に耐えられるためシリコンウェハープロセス
で通常用いられているシリコン活性層の熱酸化によるゲ
ート絶縁膜を採用でき、良好なシリコン／酸化シリコン
界面が得られるという利点を有する。しかしながら、石
英基板上に前記の方法で固相成長させて構築された薄膜
トランジスタは、石英の熱収縮の不均一性のため安定し
て均一な特性が得られないばかりでなく、オフ抵抗の減
少や電流曲線が時間と共に変化するなどの不安定性とい
った不良が発生するなどの大面積化に際し困難な問題を
抱えている。また、石英基板は特に大型の基板になると
現状ではガラスに比べて価格が数倍以上にもなり、この
点からみても基板に石英を採用するのは不適当と言わざ
るを得ない。
以上の高温に耐えられるためシリコンウェハープロセス
で通常用いられているシリコン活性層の熱酸化によるゲ
ート絶縁膜を採用でき、良好なシリコン／酸化シリコン
界面が得られるという利点を有する。しかしながら、石
英基板上に前記の方法で固相成長させて構築された薄膜
トランジスタは、石英の熱収縮の不均一性のため安定し
て均一な特性が得られないばかりでなく、オフ抵抗の減
少や電流曲線が時間と共に変化するなどの不安定性とい
った不良が発生するなどの大面積化に際し困難な問題を
抱えている。また、石英基板は特に大型の基板になると
現状ではガラスに比べて価格が数倍以上にもなり、この
点からみても基板に石英を採用するのは不適当と言わざ
るを得ない。
【０００８】一方、最近、６００℃程度までの熱工程に
耐えられる比較的安価なガラスが開発されてきている。
これらの中にはアルカリ分が少なく６００℃以下での熱
固相成長プロセスに使用可能であるものもある。これら
のガラスは例えば６００℃で４８時間加熱することによ
り収縮率が非常に大きく、この様なガラス基板上に薄膜
トランジスタを形成した場合、半導体層の結晶化処理工
程での熱処理で基板が収縮し、薄膜トランジスタの活性
層に圧縮応力が掛かることや活性層シリコン／ゲート絶
縁膜界面の状態が悪化することが要因となってしきい値
電圧が正電圧側に２〜５Ｖシフトする現象が観測され
る。
耐えられる比較的安価なガラスが開発されてきている。
これらの中にはアルカリ分が少なく６００℃以下での熱
固相成長プロセスに使用可能であるものもある。これら
のガラスは例えば６００℃で４８時間加熱することによ
り収縮率が非常に大きく、この様なガラス基板上に薄膜
トランジスタを形成した場合、半導体層の結晶化処理工
程での熱処理で基板が収縮し、薄膜トランジスタの活性
層に圧縮応力が掛かることや活性層シリコン／ゲート絶
縁膜界面の状態が悪化することが要因となってしきい値
電圧が正電圧側に２〜５Ｖシフトする現象が観測され
る。
【０００９】さらに、薄膜トランジスタに注入させた不
純物を活性化するために行う熱工程の際の基板の熱収縮
が２００ｐｐｍ以上になり、特に基板の対角の長さが１
０インチ以上の場合に、パターンアラインメントが基板
伸縮補正機構を持つ縮小投影露光装置を用いてもパター
ンアライメントが困難であった。
純物を活性化するために行う熱工程の際の基板の熱収縮
が２００ｐｐｍ以上になり、特に基板の対角の長さが１
０インチ以上の場合に、パターンアラインメントが基板
伸縮補正機構を持つ縮小投影露光装置を用いてもパター
ンアライメントが困難であった。
【００１０】
【課題を解決するための手段】本発明は前記の問題点を
解決することにより、高キャリア移動度、低しきい値、
高オフ抵抗の特性を安定して得られる、結晶性を有する
アモルファスシリコン薄膜トランジスタを絶縁基板上に
製造することを目的としている。
解決することにより、高キャリア移動度、低しきい値、
高オフ抵抗の特性を安定して得られる、結晶性を有する
アモルファスシリコン薄膜トランジスタを絶縁基板上に
製造することを目的としている。
【００１１】すなわち、本発明は、絶縁基板上に形成さ
れたシリコン薄膜を５５０〜８００℃の熱工程により結
晶性を有するシリコン薄膜に変化させ、前記結晶性を有
するシリコン薄膜を使用して薄膜トランジスタを製造す
る方法であって、シリコン薄膜に結晶化処理を施す時の
前記絶縁基板の熱収縮率を３０〜５００ｐｐｍ、好まし
くは３０〜２００ｐｐｍにすることにより、前記シリコ
ン薄膜の膜質を良好にし、高移動度、低しきい値電圧、
高オフ抵抗の薄膜トランジスタを安定に製造するもので
ある。
れたシリコン薄膜を５５０〜８００℃の熱工程により結
晶性を有するシリコン薄膜に変化させ、前記結晶性を有
するシリコン薄膜を使用して薄膜トランジスタを製造す
る方法であって、シリコン薄膜に結晶化処理を施す時の
前記絶縁基板の熱収縮率を３０〜５００ｐｐｍ、好まし
くは３０〜２００ｐｐｍにすることにより、前記シリコ
ン薄膜の膜質を良好にし、高移動度、低しきい値電圧、
高オフ抵抗の薄膜トランジスタを安定に製造するもので
ある。
【００１２】さらにまた、薄膜トランジスタの製造プロ
セスの途中において、パターニング処理を行った後に行
う熱工程の際の絶縁基板の熱収縮率を１００ｐｐｍ以下
としたことを特徴とするものであります。
セスの途中において、パターニング処理を行った後に行
う熱工程の際の絶縁基板の熱収縮率を１００ｐｐｍ以下
としたことを特徴とするものであります。
【００１３】この範囲に基板の熱収縮率を納めるため
に、基板上にシリコン薄膜を形成する前に５５０〜８０
０℃で絶縁基板を処理することを特徴とするものであり
ます。
に、基板上にシリコン薄膜を形成する前に５５０〜８０
０℃で絶縁基板を処理することを特徴とするものであり
ます。
【００１４】前記のような薄膜トランジスタの製造方法
を採用することにより、電子移動度が８０cm2/Vsec以
上、正孔移動度が５０cm2/Vsec以上であり、ＮＭＯＳ、
ＰＭＯＳ各々のしきい値電圧の絶対値を６Ｖ以下の値に
安定させることができる。
を採用することにより、電子移動度が８０cm2/Vsec以
上、正孔移動度が５０cm2/Vsec以上であり、ＮＭＯＳ、
ＰＭＯＳ各々のしきい値電圧の絶対値を６Ｖ以下の値に
安定させることができる。
【００１５】また、オフ抵抗が特殊な構造を取ることな
しに｜ＶDS｜＝５Ｖ、ＶG＝０Ｖ、印加時に１Ｇ以上得
られる薄膜トランジスタを製造することが出来た。
しに｜ＶDS｜＝５Ｖ、ＶG＝０Ｖ、印加時に１Ｇ以上得
られる薄膜トランジスタを製造することが出来た。
【００１６】また、前記のように絶縁基板に熱処理を加
えることにより、収縮が１００ｐｐｍ以内に抑えられ、
安価な密着露光装置やプロキシミティ露光装置を用いて
パターニングできるようになった。
えることにより、収縮が１００ｐｐｍ以内に抑えられ、
安価な密着露光装置やプロキシミティ露光装置を用いて
パターニングできるようになった。
【００１７】従来の技術思想として、熱収縮を極力押さ
える、もしくは、半導体層自身の熱収縮の程度と基板の
熱収縮の程度を一致させるという考えは存在したが、本
発明はこのような従来の思想とは異なり、半導体層の特
性を悪化させない程度に半導体膜に圧縮応力を加えるこ
とにより、良好な半導体特性、高移動度、低しきい値電
圧、高オフ抵抗の薄膜トランジスタを得るものでありま
す。
える、もしくは、半導体層自身の熱収縮の程度と基板の
熱収縮の程度を一致させるという考えは存在したが、本
発明はこのような従来の思想とは異なり、半導体層の特
性を悪化させない程度に半導体膜に圧縮応力を加えるこ
とにより、良好な半導体特性、高移動度、低しきい値電
圧、高オフ抵抗の薄膜トランジスタを得るものでありま
す。
【００１８】すなわち、半導体膜に若干の圧縮応力を加
える為に、結晶化処理の際の熱収縮率を３０ｐｐｍ以上
とし、圧縮応力の加わり過ぎによる半導体膜の特性悪化
を防ぐために、収縮の上限を５００ｐｐｍ以下好ましく
は、２００ｐｐｍ以下とすることで、さらに良好な膜特
性を実現するものであります。
える為に、結晶化処理の際の熱収縮率を３０ｐｐｍ以上
とし、圧縮応力の加わり過ぎによる半導体膜の特性悪化
を防ぐために、収縮の上限を５００ｐｐｍ以下好ましく
は、２００ｐｐｍ以下とすることで、さらに良好な膜特
性を実現するものであります。
【００１９】さらにまた、薄膜トランジスタ作製プロセ
ス上の問題として、パターニング処理を施した後の工程
にて、基板が収縮すれば、次工程でのアライメントがで
きなくなる、そのため、パターニング処理後の基板の熱
収縮は２００ｐｐｍ以下、さらに好ましくは１００ｐｐ
ｍ以下にすることにより、アライメントを行うことがで
きる。特に、１００ｐｐｍ以下の場合、密着露光型、プ
ロキシミティ露光型のアライメント装置を使用でき、安
価な装置で薄膜トランジスタを作製することが可能であ
る。
ス上の問題として、パターニング処理を施した後の工程
にて、基板が収縮すれば、次工程でのアライメントがで
きなくなる、そのため、パターニング処理後の基板の熱
収縮は２００ｐｐｍ以下、さらに好ましくは１００ｐｐ
ｍ以下にすることにより、アライメントを行うことがで
きる。特に、１００ｐｐｍ以下の場合、密着露光型、プ
ロキシミティ露光型のアライメント装置を使用でき、安
価な装置で薄膜トランジスタを作製することが可能であ
る。
【００２０】
『実施例１』 本実施例の薄膜トランジスタの作製工程
の概略を図１に示す。ガラス基板１００をまず６００℃
で長時間焼成炉中でアニールした。この時間は例えば使
用する基板が結晶化ガラスであれば４８時間で良かっ
た。この時点で基板は約３００ｐｐｍ収縮していた。こ
の基板にガラス中の不純物の拡散を防ぐためにスパッタ
法で１０００Åから３０００Åの酸化シリコン１０１を
成膜した。
の概略を図１に示す。ガラス基板１００をまず６００℃
で長時間焼成炉中でアニールした。この時間は例えば使
用する基板が結晶化ガラスであれば４８時間で良かっ
た。この時点で基板は約３００ｐｐｍ収縮していた。こ
の基板にガラス中の不純物の拡散を防ぐためにスパッタ
法で１０００Åから３０００Åの酸化シリコン１０１を
成膜した。
【００２１】次に減圧ＣＶＤ法もしくはプラズマＣＶＤ
法によりアモルファスシリコン１０２を１５００Å成膜
し、引続き６００℃で４８時間のアニールを行い、さら
に８００℃で１時間アニールし、アモルファスシリコン
の結晶化処理を施した。この後通常の薄膜トランジスタ
の作製工程を行った。
法によりアモルファスシリコン１０２を１５００Å成膜
し、引続き６００℃で４８時間のアニールを行い、さら
に８００℃で１時間アニールし、アモルファスシリコン
の結晶化処理を施した。この後通常の薄膜トランジスタ
の作製工程を行った。
【００２２】まず、再結晶化シリコン膜を島状にパター
ニングした（図１（ａ））。次にスパッタ法により、酸
化シリコン１０３を１０００ 成膜した。この際に用い
たスパッタターゲットは合成石英であり、酸素１００％
でスパッタを行った。或は常圧ＣＶＤ法、減圧ＣＶＤ
法、光ＣＶＤ法で作製した酸化シリコン膜でも薄膜トラ
ンジスタは作製可能であったが、特性的にはスパッタ法
によって成膜した酸化シリコン膜が最も特性が良かっ
た。引続き減圧ＣＶＤ法や、プラズマＣＶＤ法で燐或は
砒素を１×１０21程度以上含むｎ+シリコン層１０４を
成膜した。次にゲート電極をパターニングした（図１
（ｂ））。
ニングした（図１（ａ））。次にスパッタ法により、酸
化シリコン１０３を１０００ 成膜した。この際に用い
たスパッタターゲットは合成石英であり、酸素１００％
でスパッタを行った。或は常圧ＣＶＤ法、減圧ＣＶＤ
法、光ＣＶＤ法で作製した酸化シリコン膜でも薄膜トラ
ンジスタは作製可能であったが、特性的にはスパッタ法
によって成膜した酸化シリコン膜が最も特性が良かっ
た。引続き減圧ＣＶＤ法や、プラズマＣＶＤ法で燐或は
砒素を１×１０21程度以上含むｎ+シリコン層１０４を
成膜した。次にゲート電極をパターニングした（図１
（ｂ））。
【００２３】ここで全面に硼素を１×１０15atoms/cm2
イオン注入した（図１（ｃ））。さらにＰＭＯＳにする
部分をレジスト１０５などで覆い、ＮＭＯＳにしたい部
分に燐を５×１０15atoms/cm2 イオン注入した（図１
（ｄ））。６００℃で２４時間の活性化を行った後の基
板の収縮を見てみたところ１０ｐｐｍ以下であり、フォ
トマスクの位置合わせに全く問題はなかった。
イオン注入した（図１（ｃ））。さらにＰＭＯＳにする
部分をレジスト１０５などで覆い、ＮＭＯＳにしたい部
分に燐を５×１０15atoms/cm2 イオン注入した（図１
（ｄ））。６００℃で２４時間の活性化を行った後の基
板の収縮を見てみたところ１０ｐｐｍ以下であり、フォ
トマスクの位置合わせに全く問題はなかった。
【００２４】この後、層間絶縁膜１０６として常圧ＣＶ
Ｄ法、或はスパッタ法で酸化シリコンを約１μｍ成膜し
た（図１（ｅ））。層間絶縁膜にコンタクトホールを開
孔し、Ａｌ電極１０７を成膜し、パターニングした後に
（図１（ｆ））、３７５℃でシンターし、薄膜トランジ
スタを完成した。
Ｄ法、或はスパッタ法で酸化シリコンを約１μｍ成膜し
た（図１（ｅ））。層間絶縁膜にコンタクトホールを開
孔し、Ａｌ電極１０７を成膜し、パターニングした後に
（図１（ｆ））、３７５℃でシンターし、薄膜トランジ
スタを完成した。
【００２５】このシリコン薄膜トランジスタの静特性を
測定した結果をＮＭＯＳは図２（ａ）にＰＭＯＳは図２
（ｂ）に示す。ＮＭＯＳ、ＰＭＯＳのチャネル長／チャ
ネル幅はそれぞれ５μｍ／２１μｍ、６μｍ／３５μｍ
であり、測定条件は図に示すとおりである。とも非常に
良好な特性を示している。電界効果移動度μFEはそれぞ
れ８１．５cm2/Vsec、５５．２cm2/Vsec、しきい値電圧
Ｖthはそれぞれ３．２Ｖ、−４．８Ｖであった。
測定した結果をＮＭＯＳは図２（ａ）にＰＭＯＳは図２
（ｂ）に示す。ＮＭＯＳ、ＰＭＯＳのチャネル長／チャ
ネル幅はそれぞれ５μｍ／２１μｍ、６μｍ／３５μｍ
であり、測定条件は図に示すとおりである。とも非常に
良好な特性を示している。電界効果移動度μFEはそれぞ
れ８１．５cm2/Vsec、５５．２cm2/Vsec、しきい値電圧
Ｖthはそれぞれ３．２Ｖ、−４．８Ｖであった。
【００２６】『実施例２』 固相成長を６００℃で４８
時間のアニールで行った後の、８００℃で１時間のアニ
ールを行うプロセスを実施しないこと以外は実施例１と
同様のプロセスを経て薄膜トランジスタを作製した。こ
の薄膜トランジスタの静特性を図３（ａ）、（ｂ）に示
す。不純物領域の活性化処理を経た後の基板の収縮は〜
３０ｐｐｍ程度であり、この後の工程でパターニングす
るに当たり問題は発生しなかった。ＮＭＯＳ、ＰＭＯＳ
の電界効果移動度は各々５７．７cm2/Vsec、３６．３cm
2/Vsec、しきい値電圧は各々、５．２Ｖ、−５．７Ｖと
なった。
時間のアニールで行った後の、８００℃で１時間のアニ
ールを行うプロセスを実施しないこと以外は実施例１と
同様のプロセスを経て薄膜トランジスタを作製した。こ
の薄膜トランジスタの静特性を図３（ａ）、（ｂ）に示
す。不純物領域の活性化処理を経た後の基板の収縮は〜
３０ｐｐｍ程度であり、この後の工程でパターニングす
るに当たり問題は発生しなかった。ＮＭＯＳ、ＰＭＯＳ
の電界効果移動度は各々５７．７cm2/Vsec、３６．３cm
2/Vsec、しきい値電圧は各々、５．２Ｖ、−５．７Ｖと
なった。
【００２７】『比較例』 一方、比較例として、実施例
１とは別の低アルカリガラスを用いた例を示す。プレア
ニールを６００℃で４８時間行った。固相成長を６００
℃で４８時間のアニールで行った。このあとのプロセス
は実施例１と同じでプロセスである。このプロセスでは
固相成長時に９００〜１０００ｐｐｍ、活性化時に３０
０ｐｐｍ収縮していた。
１とは別の低アルカリガラスを用いた例を示す。プレア
ニールを６００℃で４８時間行った。固相成長を６００
℃で４８時間のアニールで行った。このあとのプロセス
は実施例１と同じでプロセスである。このプロセスでは
固相成長時に９００〜１０００ｐｐｍ、活性化時に３０
０ｐｐｍ収縮していた。
【００２８】この場合の薄膜トランジスタの静特性を調
べると図４図（ａ）、同（ｂ）の様にしきい値電圧がＮ
ＭＯＳで３〜４Ｖ、ＰＭＯＳで２〜３Ｖ、正のゲート電
圧側にシフトしていることが分かる。さらに、ＰＭＯＳ
の電流値の立ち上がりが悪くなるという現象がみられ
た。
べると図４図（ａ）、同（ｂ）の様にしきい値電圧がＮ
ＭＯＳで３〜４Ｖ、ＰＭＯＳで２〜３Ｖ、正のゲート電
圧側にシフトしていることが分かる。さらに、ＰＭＯＳ
の電流値の立ち上がりが悪くなるという現象がみられ
た。
【００２９】また、プロセスにおいて、パターニング処
理後の活性化時の基板の収縮が大きすぎるためマスクア
ライメントが非常に困難であり、薄膜トランジスタが作
製できたのは基板の一部分のみであった。
理後の活性化時の基板の収縮が大きすぎるためマスクア
ライメントが非常に困難であり、薄膜トランジスタが作
製できたのは基板の一部分のみであった。
【００３０】
【発明の効果】前記のような薄膜トランジスタの製造方
法を採用することにより、電子移動度が８０cm2/Vsec以
上、正孔移動度が５０cm2/Vsec以上であり、ＮＭＯＳ、
ＰＭＯＳ各々のしきい値電圧の絶対値を６Ｖ以下の値に
安定させることができ、また、オフ抵抗が特殊な構造を
取ることなしに｜ＶDS｜＝５Ｖ、ＶG ＝０Ｖ、印加時に
１Ｇ以上得られる薄膜トランジスタを製造することが出
来た。
法を採用することにより、電子移動度が８０cm2/Vsec以
上、正孔移動度が５０cm2/Vsec以上であり、ＮＭＯＳ、
ＰＭＯＳ各々のしきい値電圧の絶対値を６Ｖ以下の値に
安定させることができ、また、オフ抵抗が特殊な構造を
取ることなしに｜ＶDS｜＝５Ｖ、ＶG ＝０Ｖ、印加時に
１Ｇ以上得られる薄膜トランジスタを製造することが出
来た。
【００３１】また、パターニング工程の後の熱処理工程
での基板の収縮率が１００ｐｐｍ以内に抑えられ、安価
な密着露光装置やプロキシミティ露光装置を用いてパタ
ーニングできるようになった。
での基板の収縮率が１００ｐｐｍ以内に抑えられ、安価
な密着露光装置やプロキシミティ露光装置を用いてパタ
ーニングできるようになった。
【図１】図１は本発明により作製された薄膜トランジス
タの工程を示す縦断面図である。
タの工程を示す縦断面図である。
【図２】図２は本発明により作製された薄膜トランジス
タのゲート電圧−ソース・ドレイン電流の静特性であ
る。
タのゲート電圧−ソース・ドレイン電流の静特性であ
る。
【図３】図３は本発明により作製された薄膜トランジス
タのゲート電圧−ソース・ドレイン電流の静特性であ
る。
タのゲート電圧−ソース・ドレイン電流の静特性であ
る。
【図４】図４は比較例により作製された薄膜トランジス
タのゲート電圧−ソース・ドレイン電流の静特性であ
る。
タのゲート電圧−ソース・ドレイン電流の静特性であ
る。
１００・・・・・・ガラス基板 １０１・・・・・・酸化シリコン １０２・・・・・・活性層シリコン薄膜 １０３・・・・・・ゲート酸化シリコン膜 １０４・・・・・・ゲートｎ+シリコン膜 １０５・・・・・・レジスト １０６・・・・・・層間絶縁膜 １０７・・・・・・Ａｌ配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２２日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深田 武 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (4)
- 【請求項１】絶縁基板上に形成されたシリコン薄膜を５
５０〜８００℃の熱工程により結晶性を有するシリコン
薄膜に変化させ、前記結晶性を有するシリコン薄膜を使
用して薄膜トランジスタを製造する方法であって、前記
シリコン薄膜に結晶性を持たせる処理を行う時の前記絶
縁基板の熱収縮率を３０〜５００ｐｐｍの範囲にして形
成された高移動度、低しきい値電圧、高オフ抵抗の薄膜
トランジスタ。 - 【請求項２】絶縁基板上に形成されたシリコン薄膜を５
５０〜８００℃の熱工程により結晶性を有するシリコン
薄膜に変化させ、前記結晶性を有するシリコン薄膜を使
用して薄膜トランジスタを製造する方法であって、前記
シリコン薄膜に結晶性を持たせる処理を行う時の前記絶
縁基板の熱収縮率を３０〜５００ｐｐｍの範囲としたこ
とを特徴とする薄膜トランジスタ製造方法。 - 【請求項３】絶縁基板上に形成されたシリコン薄膜を５
５０〜８００℃の熱工程により結晶性を有するシリコン
薄膜に変化させ、前記結晶性を有するシリコン薄膜を使
用して薄膜トランジスタを製造する方法であって、前記
シリコン薄膜に結晶性を持たせる処理を行う時の前記絶
縁基板の熱収縮率を３０〜５００ｐｐｍの範囲とし、薄
膜トランジスタの製造プロセスのパターニング処理の後
に行う熱工程の際の絶縁基板の熱収縮を１００ｐｐｍ以
下としたことを特徴とする薄膜トランジスタ製造方法。 - 【請求項４】請求項３の薄膜トランジスタを形成する前
に５５０〜８００℃で絶縁基板を処理することを特徴と
する薄膜トランジスタ製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084655A JP3056813B2 (ja) | 1991-03-25 | 1991-03-25 | 薄膜トランジスタ及びその製造方法 |
| KR1019920004768A KR950005482B1 (ko) | 1991-03-25 | 1992-03-23 | 박막트랜지스터 및 반도체장치와 그 제조방법 |
| US08/744,660 US6008076A (en) | 1991-03-25 | 1996-11-06 | Thin film transistor and semiconductor device and method for forming the same |
| US09/444,405 US6479334B1 (en) | 1991-03-25 | 1999-11-22 | Thin film transistor and semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084655A JP3056813B2 (ja) | 1991-03-25 | 1991-03-25 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172196A true JPH08172196A (ja) | 1996-07-02 |
| JP3056813B2 JP3056813B2 (ja) | 2000-06-26 |
Family
ID=13836737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084655A Expired - Lifetime JP3056813B2 (ja) | 1991-03-25 | 1991-03-25 | 薄膜トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6008076A (ja) |
| JP (1) | JP3056813B2 (ja) |
| KR (1) | KR950005482B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014013948A (ja) * | 2013-10-25 | 2014-01-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056813B2 (ja) * | 1991-03-25 | 2000-06-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその製造方法 |
| US7524767B2 (en) * | 2005-09-29 | 2009-04-28 | Delphi Technologies, Inc. | Method for manufacturing a micro-electro-mechanical structure |
| JP4565350B2 (ja) * | 2007-03-22 | 2010-10-20 | ソニー株式会社 | 半導体レーザ装置 |
| US7875881B2 (en) * | 2007-04-03 | 2011-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US7635617B2 (en) * | 2007-04-27 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device |
| JP5700617B2 (ja) | 2008-07-08 | 2015-04-15 | 株式会社半導体エネルギー研究所 | Ｓｏｉ基板の作製方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1239706A (en) * | 1984-11-26 | 1988-07-26 | Hisao Hayashi | Method of forming a thin semiconductor film |
| US4597160A (en) * | 1985-08-09 | 1986-07-01 | Rca Corporation | Method of fabricating a polysilicon transistor with a high carrier mobility |
| US4851363A (en) * | 1986-07-11 | 1989-07-25 | General Motors Corporation | Fabrication of polysilicon fets on alkaline earth alumino-silicate glasses |
| US5108843A (en) * | 1988-11-30 | 1992-04-28 | Ricoh Company, Ltd. | Thin film semiconductor and process for producing the same |
| JP2775458B2 (ja) | 1989-02-20 | 1998-07-16 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP2775457B2 (ja) | 1989-02-20 | 1998-07-16 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| US6008078A (en) | 1990-07-24 | 1999-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US5254208A (en) | 1990-07-24 | 1993-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| JP3056813B2 (ja) * | 1991-03-25 | 2000-06-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその製造方法 |
| US5294238A (en) * | 1991-03-27 | 1994-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Glass substrate for a semiconductor device and method for making same |
-
1991
- 1991-03-25 JP JP3084655A patent/JP3056813B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-23 KR KR1019920004768A patent/KR950005482B1/ko not_active Expired - Lifetime
-
1996
- 1996-11-06 US US08/744,660 patent/US6008076A/en not_active Expired - Lifetime
-
1999
- 1999-11-22 US US09/444,405 patent/US6479334B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014013948A (ja) * | 2013-10-25 | 2014-01-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950005482B1 (ko) | 1995-05-24 |
| JP3056813B2 (ja) | 2000-06-26 |
| US6479334B1 (en) | 2002-11-12 |
| US6008076A (en) | 1999-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2564725B2 (ja) | Ｍｏｓ型トランジスタの作製方法 | |
| JP3556679B2 (ja) | 電気光学装置 | |
| KR0128724B1 (ko) | 절연게이트형 반도체장치 및 그 제작방법 | |
| US6288412B1 (en) | Thin film transistors for display devices having two polysilicon active layers of different thicknesses | |
| US7148542B2 (en) | Semiconductor device and method of forming the same | |
| US6596572B1 (en) | Method of fabricating a thin-film transistor having a plurality of island-like regions | |
| JP3056813B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0322540A (ja) | 半導体装置の製造方法 | |
| JP3359691B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3071129B2 (ja) | 半導体装置の製造方法 | |
| JPH11283922A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3109650B2 (ja) | 薄膜トランジスタの製造方法 | |
| EP0073603A2 (en) | Polycrystalline thin-film transistor,integrated circuit including such transistors and a display device including such a circuit | |
| JPH06291316A (ja) | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 | |
| JP2761496B2 (ja) | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 | |
| JP3468781B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH01276617A (ja) | 半導体装置の製造方法 | |
| JPH01276616A (ja) | 半導体装置の製造方法 | |
| JP3278237B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2876598B2 (ja) | 半導体装置の製造方法 | |
| JPH07288228A (ja) | 多結晶シリコン薄膜の形成方法 | |
| JPH05235357A (ja) | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 | |
| JP3153515B2 (ja) | 絶縁ゲイト型半導体装置の作製方法 | |
| JPH04152639A (ja) | 半導体装置の製造方法 | |
| JPH0513439A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080414 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |