JPH08172275A - 共焼成モジュールを集積化するための層状構造 - Google Patents
共焼成モジュールを集積化するための層状構造Info
- Publication number
- JPH08172275A JPH08172275A JP7219284A JP21928495A JPH08172275A JP H08172275 A JPH08172275 A JP H08172275A JP 7219284 A JP7219284 A JP 7219284A JP 21928495 A JP21928495 A JP 21928495A JP H08172275 A JPH08172275 A JP H08172275A
- Authority
- JP
- Japan
- Prior art keywords
- circuit structure
- substrate
- layer
- dielectric insulator
- insulator layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
- H05K1/183—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC] associated with components mounted in and supported by recessed areas of the PCBs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10681—Tape Carrier Package [TCP]; Flexible sheet connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/681—Shapes or dispositions thereof comprising holes not having chips therein, e.g. for outgassing, underfilling or bond wire passage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 使用される多層構造の取付けを容易にするよ
うに集積化して形成される結合多層回路構造。 【構成】 誘電性絶縁体層の縁部により形成される側部
(12)を有する基体を形成するために貼合わせ方式で
積層される複数の平坦な誘電性絶縁体層(11)と、よ
り上位の組立体への取付けに使用するために、または結
合多層回路構造に電気接触回路を取付けるために前記基
体の1つまたはもう1つの側部に形成された凹部領域
(15、13)とを有する結合多層回路構造。
うに集積化して形成される結合多層回路構造。 【構成】 誘電性絶縁体層の縁部により形成される側部
(12)を有する基体を形成するために貼合わせ方式で
積層される複数の平坦な誘電性絶縁体層(11)と、よ
り上位の組立体への取付けに使用するために、または結
合多層回路構造に電気接触回路を取付けるために前記基
体の1つまたはもう1つの側部に形成された凹部領域
(15、13)とを有する結合多層回路構造。
Description
【0001】
【産業上の利用分野】この発明は、結合多層回路構造で
あって、特に、使用される多層構造の取付けを容易にす
るために集積化して形成される機械的特徴を有する結合
多層回路構造を概ねその目的とする。
あって、特に、使用される多層構造の取付けを容易にす
るために集積化して形成される機械的特徴を有する結合
多層回路構造を概ねその目的とする。
【0002】
【従来の技術】従来、ハイブリッド集積回路としても知
られているハイブリッド多層回路構造は、個々の回路装
置の相互接続および組込みを行い、一般に、それらの間
に形成された導電線を有する複数の完全に融合した絶縁
層(例えばセラミック層)により形成された結合多層回
路構造を有する。個々の回路装置(例えば集積回路)
は、通常他の絶縁層によって覆れることがないように、
最上部の絶縁層の上か、又は個々の装置のための空所を
提供するためにその上に形成された方形の打抜き部を有
する絶縁体層上に取付けられる。キャパシタや抵抗など
の受動部品も、例えば厚膜工程により、個々の装置を支
持するのと同一の層上に形成されるが、同様に厚膜工程
により絶縁層間に形成することもできる。異なる層上の
導体と部品の電気的相互接続は、絶縁層中に適切に配置
され形成されそして導電性材料を充填された経路または
穴により行われる。なお、この導電性材料は、経路の上
方または下方に延在する各層間の予め定められた導電線
と接触している。
られているハイブリッド多層回路構造は、個々の回路装
置の相互接続および組込みを行い、一般に、それらの間
に形成された導電線を有する複数の完全に融合した絶縁
層(例えばセラミック層)により形成された結合多層回
路構造を有する。個々の回路装置(例えば集積回路)
は、通常他の絶縁層によって覆れることがないように、
最上部の絶縁層の上か、又は個々の装置のための空所を
提供するためにその上に形成された方形の打抜き部を有
する絶縁体層上に取付けられる。キャパシタや抵抗など
の受動部品も、例えば厚膜工程により、個々の装置を支
持するのと同一の層上に形成されるが、同様に厚膜工程
により絶縁層間に形成することもできる。異なる層上の
導体と部品の電気的相互接続は、絶縁層中に適切に配置
され形成されそして導電性材料を充填された経路または
穴により行われる。なお、この導電性材料は、経路の上
方または下方に延在する各層間の予め定められた導電線
と接触している。
【0003】結合多層回路構造は通常共焼成技術により
製造される。ここで、ある結合多層回路組立体は当業者
間で「グリーンテープ」として知られている熱分解可能
な誘電体テープの層(例えばセラミック材料を含む)か
ら製造される。一般に、特定の組立体の各グリーンテー
プは打抜かれ、そして予め定められた導電線、相互接続
導電経路、および抵抗およびキャパシタまたはキャパシ
タの一部ような電気部品のパターンを形成するためスク
リーン印刷される。それから、組立体のための個々のス
クリーン印刷されたグリーンテープ層は必要とされる順
序で積層され、選択された温度と圧力を用いて互いにに
貼合される。貼合せ構造はそれから高温にて焼成され
る。かかる共焼成技術は高温共焼成セラミック(high t
emperatureco-fired ceramic HTCC)と同様に低温
共焼成セラミック(low temperature co-fired ceramic
LTCC)を用いて実行されている。
製造される。ここで、ある結合多層回路組立体は当業者
間で「グリーンテープ」として知られている熱分解可能
な誘電体テープの層(例えばセラミック材料を含む)か
ら製造される。一般に、特定の組立体の各グリーンテー
プは打抜かれ、そして予め定められた導電線、相互接続
導電経路、および抵抗およびキャパシタまたはキャパシ
タの一部ような電気部品のパターンを形成するためスク
リーン印刷される。それから、組立体のための個々のス
クリーン印刷されたグリーンテープ層は必要とされる順
序で積層され、選択された温度と圧力を用いて互いにに
貼合される。貼合せ構造はそれから高温にて焼成され
る。かかる共焼成技術は高温共焼成セラミック(high t
emperatureco-fired ceramic HTCC)と同様に低温
共焼成セラミック(low temperature co-fired ceramic
LTCC)を用いて実行されている。
【0004】低温共焼成セラミック工程の例は、Wil
liam A.Vitriolその他による“低温共焼
成多層セラミック技術の開発”1983 ISHM P
roceedings,pages 593−598,
Ramona G.Pondその他による“低温共焼成
セラミック構造に組込まれた抵抗の工程および信頼性”
1986 ISHM Proceedings,pag
es 461−472、およびH.T.Sawhill
その他による“低温共焼成抵抗を有する低温共焼成セラ
ミック”1986 ISHM Proceeding
s,pages268−271、の中に見ることができ
る。
liam A.Vitriolその他による“低温共焼
成多層セラミック技術の開発”1983 ISHM P
roceedings,pages 593−598,
Ramona G.Pondその他による“低温共焼成
セラミック構造に組込まれた抵抗の工程および信頼性”
1986 ISHM Proceedings,pag
es 461−472、およびH.T.Sawhill
その他による“低温共焼成抵抗を有する低温共焼成セラ
ミック”1986 ISHM Proceeding
s,pages268−271、の中に見ることができ
る。
【0005】
【発明が解決しようとする課題および作用】結合多層回
路構造は、結合される回路構造を適切に半田付けまたは
ボルト締めすることにより、通常、より上位の組立体に
集積化する。そして、これへの接続は半田付け、接着
剤、または溶接により行われる。かかる技術を考慮する
と複雑なロボットおよび熱処理が必要とされる。さら
に、かかる、取付けおよび接続技術は一般に取付けおよ
び接続機構とは別の整列機構を必要とする。
路構造は、結合される回路構造を適切に半田付けまたは
ボルト締めすることにより、通常、より上位の組立体に
集積化する。そして、これへの接続は半田付け、接着
剤、または溶接により行われる。かかる技術を考慮する
と複雑なロボットおよび熱処理が必要とされる。さら
に、かかる、取付けおよび接続技術は一般に取付けおよ
び接続機構とは別の整列機構を必要とする。
【0006】それ故に、より上位の組立体に効率的に集
積化される結合多層回路構造を提供することは効果のあ
ることである。
積化される結合多層回路構造を提供することは効果のあ
ることである。
【0007】他の効果は、集積化機構により、より上位
の組立体に取付けおよび整列される結合多層回路構造を
提供することである。
の組立体に取付けおよび整列される結合多層回路構造を
提供することである。
【0008】
【課題を解決するための手段】結合多層回路構造をより
上位の組立体に接続するため、または、電気的接触用回
路部品を結合多層回路構造に接続するために使用するた
め、誘電性絶縁体層の縁部により形成された側部を有
し、基体の一方またはもう一方の側部に形成された凹部
領域を有する基体を形成するための貼合わせ方式で積層
された複数の平坦な誘電性絶縁体層を含む結合多層回路
構造に係る本願発明により、前述のそして他の効果がも
たらされる。
上位の組立体に接続するため、または、電気的接触用回
路部品を結合多層回路構造に接続するために使用するた
め、誘電性絶縁体層の縁部により形成された側部を有
し、基体の一方またはもう一方の側部に形成された凹部
領域を有する基体を形成するための貼合わせ方式で積層
された複数の平坦な誘電性絶縁体層を含む結合多層回路
構造に係る本願発明により、前述のそして他の効果がも
たらされる。
【0009】
【実施例】以下の詳細な説明および図面の記載におい
て、同様の要素は同様の参照番号によって表される。
て、同様の要素は同様の参照番号によって表される。
【0010】本願発明は、結合構造の外側に取付けられ
る多数の個々の回路の相互接続のために使用される結合
多層回路構造に関して実施されるものである。結合多層
回路構造は、複数の誘電体層(例えば、セラミックを含
む)と、各層の間に配置された導電線と、および何らか
の埋込み素子(例えば、誘電体層の上部に形成され、そ
の上に位置する誘電体層によって覆われている素子)と
共に各層の中に形成された導電経路により形成されてお
り、完全に融合した結合多層回路構造形成するために処
理される。結合処理の後、結合構造の外側に適切な金属
被膜処理、例えば接地面金属被膜処理を含む、が実施さ
れ、個々の回路が取付けられ電気的に接続される。
る多数の個々の回路の相互接続のために使用される結合
多層回路構造に関して実施されるものである。結合多層
回路構造は、複数の誘電体層(例えば、セラミックを含
む)と、各層の間に配置された導電線と、および何らか
の埋込み素子(例えば、誘電体層の上部に形成され、そ
の上に位置する誘電体層によって覆われている素子)と
共に各層の中に形成された導電経路により形成されてお
り、完全に融合した結合多層回路構造形成するために処
理される。結合処理の後、結合構造の外側に適切な金属
被膜処理、例えば接地面金属被膜処理を含む、が実施さ
れ、個々の回路が取付けられ電気的に接続される。
【0011】ここで図1Aおよび1Bを参照すると、こ
こに記載された図は、結合多層回路構造をより上位の組
立体に接続するのに利用価値のある本願発明に関する互
いに鏡像関係にあり層状構造を含む第1および第2の結
合多層回路構造10の簡単化した概略の立面図および平
面図である。特に、各結合多層回路構造10は誘電性絶
縁体層の縁部により形成された側部12を有する基体を
形成するために貼合わせ方式で積層された複数の平坦な
誘電体層11を含む。図示された基体は端部と端部をつ
ないでいるような状態で示されており、各結合多層回路
構造10の各端部には段部13が形成されている。この
ように、1つの基体からの1つの段部が他の基体からの
対応する段部に向き合っている。各段部は前面の縁部1
3aと側面の縁部13bを含む。
こに記載された図は、結合多層回路構造をより上位の組
立体に接続するのに利用価値のある本願発明に関する互
いに鏡像関係にあり層状構造を含む第1および第2の結
合多層回路構造10の簡単化した概略の立面図および平
面図である。特に、各結合多層回路構造10は誘電性絶
縁体層の縁部により形成された側部12を有する基体を
形成するために貼合わせ方式で積層された複数の平坦な
誘電体層11を含む。図示された基体は端部と端部をつ
ないでいるような状態で示されており、各結合多層回路
構造10の各端部には段部13が形成されている。この
ように、1つの基体からの1つの段部が他の基体からの
対応する段部に向き合っている。各段部は前面の縁部1
3aと側面の縁部13bを含む。
【0012】凹部15が段部13の下部の各基体の対向
する側部に形成され、同様に、互いに向き合っているそ
れぞれの段部13より上部の基体の側部のそれぞれに凹
部15が形成される。互いに向き合っているそれぞれの
段部上に接触部分が配置されボンディングワイヤ17に
よって相互接続される。
する側部に形成され、同様に、互いに向き合っているそ
れぞれの段部13より上部の基体の側部のそれぞれに凹
部15が形成される。互いに向き合っているそれぞれの
段部上に接触部分が配置されボンディングワイヤ17に
よって相互接続される。
【0013】図示された実施例の方法によれば、段部の
下部にあり互いに向き合っている凹部15は、上位組立
体の基部21に固定されている固定した柱19の突起物
と結合される。基体の他の端部における段部の下部の凹
部は、基部21に固定されているそれぞれ弾性を有する
バネ仕掛けの留め具23の先細り型の突起物によって結
合される。各基体は、例えば、基体の1つの端部を固定
された柱19の突起物に結合し、それから、バネ仕掛け
の留め具23の1つの先細り型の突起物を同じ端部に位
置する凹部15の中に結合するために、基体の他の端部
を基部21の方へ押付けることにより基部21に取付け
られる。
下部にあり互いに向き合っている凹部15は、上位組立
体の基部21に固定されている固定した柱19の突起物
と結合される。基体の他の端部における段部の下部の凹
部は、基部21に固定されているそれぞれ弾性を有する
バネ仕掛けの留め具23の先細り型の突起物によって結
合される。各基体は、例えば、基体の1つの端部を固定
された柱19の突起物に結合し、それから、バネ仕掛け
の留め具23の1つの先細り型の突起物を同じ端部に位
置する凹部15の中に結合するために、基体の他の端部
を基部21の方へ押付けることにより基部21に取付け
られる。
【0014】図示された実施例の方法によれば、段部の
上部にあり、互いに向き合っている凹部は、ボンディン
グワイヤおよび互いに向き合っている基体段部に配置さ
れた接触部分の上方の位置にバネ式で挿入されるバネ式
挿入キャップ25の先細り型突起物を受け入れる。
上部にあり、互いに向き合っている凹部は、ボンディン
グワイヤおよび互いに向き合っている基体段部に配置さ
れた接触部分の上方の位置にバネ式で挿入されるバネ式
挿入キャップ25の先細り型突起物を受け入れる。
【0015】本願発明に従って、段部は段部の上部にあ
る層としてより短いセラミックテープ層を使用すること
によって形成され、そして、凹部15は凹部が形成され
るべきセラミックテープ層の対応する縁部に沿った切断
または打抜きによる空所部によって形成される。
る層としてより短いセラミックテープ層を使用すること
によって形成され、そして、凹部15は凹部が形成され
るべきセラミックテープ層の対応する縁部に沿った切断
または打抜きによる空所部によって形成される。
【0016】ここで図2Aおよび2Bを参照して、ここ
に記載された図は、結合多層回路構造をより上位の組立
体に接続するのに利用価値のある本願発明に関する互い
に鏡像関係にあり層状構造を含む第1および第2の結合
多層回路構造20の簡単化した概略の立面図および平面
図である。特に、各結合多層回路構造20は、図1の結
合多層回路構造10と同様のものであり、誘電性絶縁体
層の縁部により形成された側部を有する基体を形成する
ために貼合わせ方式で積層された複数の平坦な誘電体層
11を含む。図示された基体は、端部と端部をつないで
いるような状態で示されており、互いにすぐ隣合う基体
の端部に段部13が形成されている。このようにして1
つの基体からの1つの段部が他の基体からの対応する段
部に向き合っている。各段部は前面の縁部(図1の13
aに対応)と側面の縁部(図1の13bに対応)、およ
び結合回路構造20の内部の方に向き合ってる段部の側
面の縁部のそれぞれに形成された溝31を含む。示され
てはいないが、多層回路構造20は、先に図1Aおよび
1Bの構造10について記載したように、より上位の組
立体の基体へそれ自身を取付けるために、図1Aおよび
1Bに示される凹部15と同様の凹部を有することがで
きる。
に記載された図は、結合多層回路構造をより上位の組立
体に接続するのに利用価値のある本願発明に関する互い
に鏡像関係にあり層状構造を含む第1および第2の結合
多層回路構造20の簡単化した概略の立面図および平面
図である。特に、各結合多層回路構造20は、図1の結
合多層回路構造10と同様のものであり、誘電性絶縁体
層の縁部により形成された側部を有する基体を形成する
ために貼合わせ方式で積層された複数の平坦な誘電体層
11を含む。図示された基体は、端部と端部をつないで
いるような状態で示されており、互いにすぐ隣合う基体
の端部に段部13が形成されている。このようにして1
つの基体からの1つの段部が他の基体からの対応する段
部に向き合っている。各段部は前面の縁部(図1の13
aに対応)と側面の縁部(図1の13bに対応)、およ
び結合回路構造20の内部の方に向き合ってる段部の側
面の縁部のそれぞれに形成された溝31を含む。示され
てはいないが、多層回路構造20は、先に図1Aおよび
1Bの構造10について記載したように、より上位の組
立体の基体へそれ自身を取付けるために、図1Aおよび
1Bに示される凹部15と同様の凹部を有することがで
きる。
【0017】金属線33は内部に向き合う段部13上に
配置され、そして、その上に形成された金属線39を有
するテープ37が内部に向き合う段部13間をつなぐ。
担体素子35がテープ37に取付けられており、内部に
向き合う段部上の金属線33にそれぞれ対応するテープ
37上の横方向に配列された金属線39に作用する。な
お、テープ37上の金属線39は内部に向き合う段部1
3上で、例えば半田付けにより、適切に電気的に金属線
33に接続されている。特に、担体35およびこれと接
続されているテープ37が、下向きに延びる担体の縁部
が溝31と結合するように、内部に向き合う段部13上
に置かれた場合、金属線39は金属線33に対応して向
き合う段部13上で横方向に配列される。
配置され、そして、その上に形成された金属線39を有
するテープ37が内部に向き合う段部13間をつなぐ。
担体素子35がテープ37に取付けられており、内部に
向き合う段部上の金属線33にそれぞれ対応するテープ
37上の横方向に配列された金属線39に作用する。な
お、テープ37上の金属線39は内部に向き合う段部1
3上で、例えば半田付けにより、適切に電気的に金属線
33に接続されている。特に、担体35およびこれと接
続されているテープ37が、下向きに延びる担体の縁部
が溝31と結合するように、内部に向き合う段部13上
に置かれた場合、金属線39は金属線33に対応して向
き合う段部13上で横方向に配列される。
【0018】本願発明によると、段部13はより短いセ
ラミックテープ層を使用することにより形成され、そし
て段部の上にある層の溝は、溝が形成されるべきセラミ
ックテープ層の対応する縁部に沿った切断または打抜き
による空所部によって形成される。
ラミックテープ層を使用することにより形成され、そし
て段部の上にある層の溝は、溝が形成されるべきセラミ
ックテープ層の対応する縁部に沿った切断または打抜き
による空所部によって形成される。
【0019】上の記載は、窪みまたは凹部構造を有する
共焼成結合多層回路基体を包含することを意図する本願
発明の実施例に関する開示であり、この窪みまたは凹部
構造は、構成要素であるセラミックテープ層の貼合せお
よび焼成の前に、窪みまたは凹部構造を含む結合回路の
一部を最終的に形成するために選択された隣合うように
近接するセラミックテープ層のそれぞれを切断しまたは
打抜いた縁部によって形成される。
共焼成結合多層回路基体を包含することを意図する本願
発明の実施例に関する開示であり、この窪みまたは凹部
構造は、構成要素であるセラミックテープ層の貼合せお
よび焼成の前に、窪みまたは凹部構造を含む結合回路の
一部を最終的に形成するために選択された隣合うように
近接するセラミックテープ層のそれぞれを切断しまたは
打抜いた縁部によって形成される。
【0020】
【発明の効果】本願発明は、結合多層回路構造の製造に
おいて、単にわずかな工程追加をするだけで、結合多層
回路構造の上位組立体への取付けを効果的に容易にする
ものである。
おいて、単にわずかな工程追加をするだけで、結合多層
回路構造の上位組立体への取付けを効果的に容易にする
ものである。
【0021】先の記載は本願発明に関する特定の実施例
に係る記述および図示であるが、前記特許請求の範囲に
よって定められる本願発明の範囲および意図から離れる
ことなく、当業者によって多くの修正および変更がなさ
れ得る。
に係る記述および図示であるが、前記特許請求の範囲に
よって定められる本願発明の範囲および意図から離れる
ことなく、当業者によって多くの修正および変更がなさ
れ得る。
【0022】上記発明の詳細な記載を図面と共に読むこ
とにより、開示された発明の効果および特徴は容易に当
業者により高く評価されるであろう。
とにより、開示された発明の効果および特徴は容易に当
業者により高く評価されるであろう。
【図1】はこの発明の1実施例に係る立面図および平面
図である。図1Aは、本願発明の積層された構造を含む
共焼成多層回路構造を示す側部立面図である。図1B
は、図1Aの共焼成多層回路構造の頂部平面図である。
図1Cは、図1Aの共焼成多層回路構造の1つの端部の
立面図である。
図である。図1Aは、本願発明の積層された構造を含む
共焼成多層回路構造を示す側部立面図である。図1B
は、図1Aの共焼成多層回路構造の頂部平面図である。
図1Cは、図1Aの共焼成多層回路構造の1つの端部の
立面図である。
【図2】はこの発明の他の実施例に係る立面図および平
面図である。図2Aは、本願発明の他の積層された構造
を含む共焼成多層回路構造を示す側部立面図である。図
2Bは、図2Aの共焼成多層回路構造の頂部平面図であ
る。図2Cは、図2Aの共焼成多層回路構造の1つの端
部の立面図である。
面図である。図2Aは、本願発明の他の積層された構造
を含む共焼成多層回路構造を示す側部立面図である。図
2Bは、図2Aの共焼成多層回路構造の頂部平面図であ
る。図2Cは、図2Aの共焼成多層回路構造の1つの端
部の立面図である。
11 ……… 誘電体層、12 ……… 側部、13
……… 段部、15 ……… 凹部、17 ……… ボ
ンディングワイヤ、19 ……… 柱、21、 ………
基部、23 ……… 留め具、25 ……… キャッ
プ、31 ……… 溝、33 ……… 金属線、35
……… 担体素子、37 ……… テープ
……… 段部、15 ……… 凹部、17 ……… ボ
ンディングワイヤ、19 ……… 柱、21、 ………
基部、23 ……… 留め具、25 ……… キャッ
プ、31 ……… 溝、33 ……… 金属線、35
……… 担体素子、37 ……… テープ
Claims (5)
- 【請求項1】 結合多層回路構造において、 誘電性絶縁体層の縁部により形成される側部を有する基
体を形成するために貼合わせ方式で積層される複数の平
坦な誘電性絶縁体層と、 前記基体の1つの側部に形成された凹部とを有し、 留め具による前記凹部の結合によって、より上位の組立
体に取付けられることを特徴とする結合多層回路構造。 - 【請求項2】 前記凹部は前記複数の誘電性絶縁体層の
複数の隣接する層の縁部に沿ったそれぞれの空所部を含
むことを特徴とする請求項1記載の結合多層回路構造。 - 【請求項3】 結合多層回路構造において、 誘電性絶縁体層の縁部により形成される側部を有する基
体を形成するために貼合わせ方式で積層される複数の平
坦な誘電性絶縁体層と、ここで前記基体は頂部を有し、 前記基体の1つの側部に隣接する前記基体の頂部に形成
された段部とを有することを特徴とする結合多層回路構
造。 - 【請求項4】 前記段部は複数の平坦な誘電性絶縁体層
の他の層より短い前記複数の誘電性絶縁体層の連続する
層を含むことを特徴とする請求項3記載の結合多層回路
構造。 - 【請求項5】 前記段部の対向する縁部に沿って形成さ
れた溝をさらに含むことを特徴とする請求項3記載の結
合多層回路構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US296392 | 1994-08-26 | ||
| US08/296,392 US5498905A (en) | 1994-08-26 | 1994-08-26 | Layered features for co-fired module integration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172275A true JPH08172275A (ja) | 1996-07-02 |
| JP2703522B2 JP2703522B2 (ja) | 1998-01-26 |
Family
ID=23141825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219284A Expired - Lifetime JP2703522B2 (ja) | 1994-08-26 | 1995-08-28 | 共焼成モジュールを集積化するための層状構造 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5498905A (ja) |
| EP (1) | EP0698921B1 (ja) |
| JP (1) | JP2703522B2 (ja) |
| DE (1) | DE69520624T2 (ja) |
| ES (1) | ES2155490T3 (ja) |
| IL (1) | IL115050A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994166A (en) | 1997-03-10 | 1999-11-30 | Micron Technology, Inc. | Method of constructing stacked packages |
| US6738600B1 (en) * | 2000-08-04 | 2004-05-18 | Harris Corporation | Ceramic microelectromechanical structure |
| US6437981B1 (en) | 2000-11-30 | 2002-08-20 | Harris Corporation | Thermally enhanced microcircuit package and method of forming same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170382A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | パッケージ実装構造 |
| JPH0322497A (ja) * | 1989-06-19 | 1991-01-30 | Toshiba Corp | セラミック多層配線基板 |
| JPH04271145A (ja) * | 1991-02-27 | 1992-09-28 | Toshiba Corp | 混成集積回路用配線板の製造方法 |
| JPH0513959A (ja) * | 1991-07-02 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 多層配線回路基板 |
| JPH05335761A (ja) * | 1992-06-03 | 1993-12-17 | Fujitsu Ltd | プリント板ユニット挿抜構造 |
| JPH06120624A (ja) * | 1992-10-08 | 1994-04-28 | Fujitsu Ltd | 微細多層配線板構造 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2449739A1 (de) * | 1974-10-19 | 1976-04-29 | Junghans Gmbh Geb | Kontaktanordnung fuer eine auswechselbare elektronische baueinheit |
| JPS63155648A (ja) * | 1986-12-18 | 1988-06-28 | Toshiba Corp | 固体撮像素子用セラミツクパツケ−ジ |
| JPH088321B2 (ja) * | 1987-01-19 | 1996-01-29 | 住友電気工業株式会社 | 集積回路パツケ−ジ |
| US5136471A (en) * | 1987-02-26 | 1992-08-04 | Nec Corporation | Laminate wiring board |
| JPH01217950A (ja) * | 1988-02-26 | 1989-08-31 | Toshiba Corp | 固体撮像装置 |
| US4882657A (en) * | 1988-04-06 | 1989-11-21 | Ici Array Technology, Inc. | Pin grid array assembly |
| US5399898A (en) * | 1992-07-17 | 1995-03-21 | Lsi Logic Corporation | Multi-chip semiconductor arrangements using flip chip dies |
| US5051869A (en) * | 1990-05-10 | 1991-09-24 | Rockwell International Corporation | Advanced co-fired multichip/hybrid package |
| WO1992002040A1 (en) * | 1990-07-25 | 1992-02-06 | Dsm N.V. | Package for incorporating an integrated circuit and a process for the production of the package |
| US5245216A (en) * | 1990-09-11 | 1993-09-14 | Kabushiki Kaisha Toshiba | Plastic-molded type semiconductor device |
| EP0526992B1 (en) * | 1991-07-25 | 1996-05-01 | Ncr International Inc. | Multilayer carrier for mounting an integrated circuit and method of making the same |
| US5397916A (en) * | 1991-12-10 | 1995-03-14 | Normington; Peter J. C. | Semiconductor device including stacked die |
-
1994
- 1994-08-26 US US08/296,392 patent/US5498905A/en not_active Expired - Fee Related
-
1995
- 1995-08-23 IL IL115050A patent/IL115050A/xx not_active IP Right Cessation
- 1995-08-25 ES ES95113349T patent/ES2155490T3/es not_active Expired - Lifetime
- 1995-08-25 EP EP95113349A patent/EP0698921B1/en not_active Expired - Lifetime
- 1995-08-25 DE DE69520624T patent/DE69520624T2/de not_active Expired - Fee Related
- 1995-08-28 JP JP7219284A patent/JP2703522B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170382A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | パッケージ実装構造 |
| JPH0322497A (ja) * | 1989-06-19 | 1991-01-30 | Toshiba Corp | セラミック多層配線基板 |
| JPH04271145A (ja) * | 1991-02-27 | 1992-09-28 | Toshiba Corp | 混成集積回路用配線板の製造方法 |
| JPH0513959A (ja) * | 1991-07-02 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 多層配線回路基板 |
| JPH05335761A (ja) * | 1992-06-03 | 1993-12-17 | Fujitsu Ltd | プリント板ユニット挿抜構造 |
| JPH06120624A (ja) * | 1992-10-08 | 1994-04-28 | Fujitsu Ltd | 微細多層配線板構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0698921A2 (en) | 1996-02-28 |
| JP2703522B2 (ja) | 1998-01-26 |
| IL115050A (en) | 1997-09-30 |
| US5498905A (en) | 1996-03-12 |
| ES2155490T3 (es) | 2001-05-16 |
| DE69520624D1 (de) | 2001-05-17 |
| EP0698921A3 (en) | 1996-10-23 |
| DE69520624T2 (de) | 2001-08-23 |
| EP0698921B1 (en) | 2001-04-11 |
| IL115050A0 (en) | 1995-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518502B2 (en) | Ceramic multilayer circuit boards mounted on a patterned metal support substrate | |
| US5519176A (en) | Substrate and ceramic package | |
| KR940006221B1 (ko) | 가요성 배선기판 | |
| EP1186033B1 (en) | Carrier for electronic components and a method for manufacturing a carrier | |
| CA2024784C (en) | Stackable multilayer substrate for mounting integrated circuits | |
| US20070081312A1 (en) | Composite electronic component and method of manufacturing the same | |
| JP4111222B2 (ja) | 表面実装型部品 | |
| JP3793547B2 (ja) | 積層セラミック回路基板の製造方法 | |
| EP0200232A2 (en) | Decoupling capacitor and method of formation thereof | |
| US6011684A (en) | Monolithic integrated multiple electronic components internally interconnected and externally connected by conductive side castellations to the monolith that are of varying width particularly monolithic multiple capacitors | |
| US5094969A (en) | Method for making a stackable multilayer substrate for mounting integrated circuits | |
| JP2703522B2 (ja) | 共焼成モジュールを集積化するための層状構造 | |
| US20100009498A1 (en) | Planar interconnect structure for hybrid circuits | |
| US7820490B2 (en) | Method for LTCC circuitry | |
| JPH05327222A (ja) | セラミック多層配線基板 | |
| JP2529987B2 (ja) | 多層印刷配線板装置の製造方法 | |
| JPH08191186A (ja) | 多層配線基板 | |
| JP2000068149A (ja) | 積層電子部品及びその製造方法 | |
| JP2000188475A (ja) | セラミック多層基板の製造方法 | |
| JPH02164096A (ja) | 多層電子回路基板とその製造方法 | |
| JPH1126906A (ja) | プリント配線板の接続構造 | |
| US20020027011A1 (en) | Multi-chip module made of a low temperature co-fired ceramic and mounting method thereof | |
| JPH01183195A (ja) | 多層印刷配線板装置の製造方法 | |
| JPS61150381A (ja) | 触覚センサと基板との接続方法 | |
| JP2006140513A (ja) | セラミック多層基板の製造方法 |