JPH08172360A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH08172360A JPH08172360A JP33373894A JP33373894A JPH08172360A JP H08172360 A JPH08172360 A JP H08172360A JP 33373894 A JP33373894 A JP 33373894A JP 33373894 A JP33373894 A JP 33373894A JP H08172360 A JPH08172360 A JP H08172360A
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- Japan
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
- 238000005314 correlation function Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000013139 quantization Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、ダイナミックレンジや直線
性、高調波歪等の特性が改善された、ΔΣ変調器を用い
たＡ／Ｄ変換器を提供することにある。 【構成】 ΔΣ変調器を用いたＡ／Ｄ変換器において、
アナログ信号が入力される複数のΔΣ変調器と、該複数
のΔΣ変調器の各出力を加算する加算回路と、該加算回
路の出力が入力されるデジタルフィルタとからなり、デ
ジタルフィルタから変換後のデジタル出力を得るように
したものである。
性、高調波歪等の特性が改善された、ΔΣ変調器を用い
たＡ／Ｄ変換器を提供することにある。 【構成】 ΔΣ変調器を用いたＡ／Ｄ変換器において、
アナログ信号が入力される複数のΔΣ変調器と、該複数
のΔΣ変調器の各出力を加算する加算回路と、該加算回
路の出力が入力されるデジタルフィルタとからなり、デ
ジタルフィルタから変換後のデジタル出力を得るように
したものである。
Description
【０００１】
【産業上の利用分野】ΔΣ変調器を用いたＡ／Ｄ変換器
に関する。
に関する。
【０００２】
【従来の技術】図４は従来のΔΣ変調型Ａ／Ｄ変換器の
ブロック図を示す。ΔΣ変調型Ａ／Ｄ変換器は、入力端
子１よりアナログ信号が入力されるΔΣ変調器２で変調
されたデジタル信号を得、このΔΣ変調器２で高周波域
に追い出した量子化雑音を、デシメーション・フィルタ
（デジタル・フィルタ）３で除去して、変換後のデジタ
ル信号を出力端子４に出力するものであり、理論的に大
きなダイナミック・レンジと分解能が得られる特徴があ
る。
ブロック図を示す。ΔΣ変調型Ａ／Ｄ変換器は、入力端
子１よりアナログ信号が入力されるΔΣ変調器２で変調
されたデジタル信号を得、このΔΣ変調器２で高周波域
に追い出した量子化雑音を、デシメーション・フィルタ
（デジタル・フィルタ）３で除去して、変換後のデジタ
ル信号を出力端子４に出力するものであり、理論的に大
きなダイナミック・レンジと分解能が得られる特徴があ
る。
【０００３】
【発明が解決しようとする課題】しかし、実際の回路で
は、ΔΣ変調器内部に用いるＡ／Ｄ変換器の変換精度や
積分器の固有雑音などが原因となって、理論的に算出し
た精度が得られないのが現状である。本発明の目的は、
上記従来の欠点を解消したΔΣ変調器を用いたＡ／Ｄ変
換器を提供することにある。
は、ΔΣ変調器内部に用いるＡ／Ｄ変換器の変換精度や
積分器の固有雑音などが原因となって、理論的に算出し
た精度が得られないのが現状である。本発明の目的は、
上記従来の欠点を解消したΔΣ変調器を用いたＡ／Ｄ変
換器を提供することにある。
【０００４】
【課題を解決するための手段】また、本発明に係るＡ／
Ｄ変換器は、ΔΣ変調器を用いたＡ／Ｄ変換器におい
て、アナログ信号が入力される複数のΔΣ変調器と、該
複数のΔΣ変調器の各出力を加算する加算回路と、該加
算回路の出力が入力されるデジタルフィルタとからな
り、デジタルフィルタから変換後のデジタル出力を得る
ようにしたものである。
Ｄ変換器は、ΔΣ変調器を用いたＡ／Ｄ変換器におい
て、アナログ信号が入力される複数のΔΣ変調器と、該
複数のΔΣ変調器の各出力を加算する加算回路と、該加
算回路の出力が入力されるデジタルフィルタとからな
り、デジタルフィルタから変換後のデジタル出力を得る
ようにしたものである。
【０００５】本発明に係るＡ／Ｄ変換器は、ΔΣ変調器
を用いたＡ／Ｄ変換器において、アナログ信号が入力さ
れる複数のΔΣ変調器と、前記複数のΔΣ変調器の各出
力が入力される複数のデジタルフィルタと、前記複数の
デジタルフィルタの出力が入力される加算回路とからな
り、前記加算回路から変換後のデジタル出力を得るよう
にしたものである。また、デジタルフィルタはデシメー
ション・フィルタである。
を用いたＡ／Ｄ変換器において、アナログ信号が入力さ
れる複数のΔΣ変調器と、前記複数のΔΣ変調器の各出
力が入力される複数のデジタルフィルタと、前記複数の
デジタルフィルタの出力が入力される加算回路とからな
り、前記加算回路から変換後のデジタル出力を得るよう
にしたものである。また、デジタルフィルタはデシメー
ション・フィルタである。
【０００６】
【作用】入力アナログ信号はＮ個のΔΣ変調器でＡ／Ｄ
変換された後、各変換出力は加算回路で加算される。ま
た、各ΔΣ変調器の出力はデシメーション・フィルタ
（デジタルフィルタ）を通す。したがって、最終的に出
力されるデジタル信号の変換誤差は１／Ｎ1/2 になり、
Ａ／Ｄ変換器全体としてのダイナミックレンジや直線
性、高調波歪等の特性が改善される。
変換された後、各変換出力は加算回路で加算される。ま
た、各ΔΣ変調器の出力はデシメーション・フィルタ
（デジタルフィルタ）を通す。したがって、最終的に出
力されるデジタル信号の変換誤差は１／Ｎ1/2 になり、
Ａ／Ｄ変換器全体としてのダイナミックレンジや直線
性、高調波歪等の特性が改善される。
【０００７】
【実施例】図１は本発明のＡ／Ｄ変換器の一実施例のブ
ロック図である。図において、入力端子１よりアナログ
信号がＮ個（Ｎは２以上の整数）のΔΣ変調器２1 ，２
2 ，．．．，２Nに入力される。各ΔΣ変調器 ２1，２
2 ，．．． ，２Nの出力はＡ／Ｄ変換された通常１〜数
ｂｉｔのデジタルデータとなり、デジタル加算器５で加
算され、デシメーション・フィルタ３を通して加算器５
のデジタル出力に含まれる量子化雑音が除去された後、
出力端子４に最終的なデジタル出力が得られる。
ロック図である。図において、入力端子１よりアナログ
信号がＮ個（Ｎは２以上の整数）のΔΣ変調器２1 ，２
2 ，．．．，２Nに入力される。各ΔΣ変調器 ２1，２
2 ，．．． ，２Nの出力はＡ／Ｄ変換された通常１〜数
ｂｉｔのデジタルデータとなり、デジタル加算器５で加
算され、デシメーション・フィルタ３を通して加算器５
のデジタル出力に含まれる量子化雑音が除去された後、
出力端子４に最終的なデジタル出力が得られる。
【０００８】ところで、Ｎ個のΔΣ変調器 ２1，２
2 ，．．．，２N を並列接続した場合、デジタル加算器
５の信号レベルは、各ΔΣ変調器からまったく同じ信号
が入力されるのでＮ倍になる。一方、Ａ／Ｄ変換におけ
る変換誤差（この場合、雑音も変換誤差の一部として考
える）については、Ｎ個のΔΣ変調器の変換誤差が正規
分布すると仮定すると、その相関関数をとってＮ1/2 倍
になる。
2 ，．．．，２N を並列接続した場合、デジタル加算器
５の信号レベルは、各ΔΣ変調器からまったく同じ信号
が入力されるのでＮ倍になる。一方、Ａ／Ｄ変換におけ
る変換誤差（この場合、雑音も変換誤差の一部として考
える）については、Ｎ個のΔΣ変調器の変換誤差が正規
分布すると仮定すると、その相関関数をとってＮ1/2 倍
になる。
【０００９】したがって、加算器５の出力における信号
レベルと変換誤差の比をとると、Ｎ1/2／Ｎ＝１／Ｎ1/2
となる。つまり、加算器５の出力における変換誤差が
１／Ｎ1/2 になるので、Ａ／Ｄ変換器全体としてのダイ
ナミック・レンジや直線性、高調波ひずみなどの特性が
改善される。
レベルと変換誤差の比をとると、Ｎ1/2／Ｎ＝１／Ｎ1/2
となる。つまり、加算器５の出力における変換誤差が
１／Ｎ1/2 になるので、Ａ／Ｄ変換器全体としてのダイ
ナミック・レンジや直線性、高調波ひずみなどの特性が
改善される。
【００１０】図３は、図１に示した本発明のＡ／Ｄ変換
器の実際回路で測定した全高調波歪＋雑音対入力信号周
波数特性を示すグラフである。測定条件は次の通りであ
る。ΔΣ変調器はサンプリング周波数３．０７２ＭＨ
ｚ，５次ΔΣのものであり、デジタル加算器は１ビット
２入力，２ビット１出力のものであり、デシメーション
・フィルタは１／６４デシメーション，３．０７２ＭＨ
ｚ／２ビット入力，４８ｋＨｚ／２０ビット出力のもの
である。
器の実際回路で測定した全高調波歪＋雑音対入力信号周
波数特性を示すグラフである。測定条件は次の通りであ
る。ΔΣ変調器はサンプリング周波数３．０７２ＭＨ
ｚ，５次ΔΣのものであり、デジタル加算器は１ビット
２入力，２ビット１出力のものであり、デシメーション
・フィルタは１／６４デシメーション，３．０７２ＭＨ
ｚ／２ビット入力，４８ｋＨｚ／２０ビット出力のもの
である。
【００１１】図３に示すように、Ｎ＝１（図１において
ΔΣ変調器を１回路だけ使用した場合）とＮ＝２（図１
においてΔΣ変調器を２回路使用した場合）の特性カー
ブをみると、Ｎ＝２の場合はＮ＝１の場合と比較して、
理論上１／２1/2 つまり３ｄＢ改善されることになるの
が、実測値も理論通り約３ｄＢ改善されているのが分か
る。
ΔΣ変調器を１回路だけ使用した場合）とＮ＝２（図１
においてΔΣ変調器を２回路使用した場合）の特性カー
ブをみると、Ｎ＝２の場合はＮ＝１の場合と比較して、
理論上１／２1/2 つまり３ｄＢ改善されることになるの
が、実測値も理論通り約３ｄＢ改善されているのが分か
る。
【００１２】図２は本発明のＡ／Ｄ変換器の他の実施例
のブロック図である。図において、入力端子１よりアナ
ログ信号がＮ個（Ｎは２以上の整数）のΔΣ変調器２
1 ，２2 ，．．．，２N に入力される。各ΔΣ変調器２
1，２2 ，．．．，２Nの出力は、それぞれデシメーショ
ン・フィルタ３1 ，３2 ，．．．，３Nを介して加算器
５で加算され、出力端子４に最終的なデジタル出力を得
る。
のブロック図である。図において、入力端子１よりアナ
ログ信号がＮ個（Ｎは２以上の整数）のΔΣ変調器２
1 ，２2 ，．．．，２N に入力される。各ΔΣ変調器２
1，２2 ，．．．，２Nの出力は、それぞれデシメーショ
ン・フィルタ３1 ，３2 ，．．．，３Nを介して加算器
５で加算され、出力端子４に最終的なデジタル出力を得
る。
【００１３】図２の構成のＡ／Ｄ変換器も従来のＡ／Ｄ
変換器に比較して性能の改善が得られる。ただし、達成
できる限界性能は、デシメーション・フィルタ３1 ，３
2，．．．，３N の出力ビット数で制限される。つま
り、加算器５で加算することによって全体システムのデ
ジタル出力のビット数は増えるが、並列する数Ｎを増や
していったときに到達する理論的な限界性能は、各デシ
メーション・フィルタの出力ビット数までとなる。した
がって、限界性能を向上させるためには全てのデシメー
ション・フィルタの出力ビット数を増やさなければなら
ない。また、ハードウェアの規模も、デシメーション・
フィルタ部がＮ個必要となる。図１の構成のものは、Δ
Σ変調器部分だけを複数個使用しているので、後段のデ
シメーション・フィルタ部の出力ビット数を一か所だけ
増やすことによって簡単に変換精度を上げることができ
る。
変換器に比較して性能の改善が得られる。ただし、達成
できる限界性能は、デシメーション・フィルタ３1 ，３
2，．．．，３N の出力ビット数で制限される。つま
り、加算器５で加算することによって全体システムのデ
ジタル出力のビット数は増えるが、並列する数Ｎを増や
していったときに到達する理論的な限界性能は、各デシ
メーション・フィルタの出力ビット数までとなる。した
がって、限界性能を向上させるためには全てのデシメー
ション・フィルタの出力ビット数を増やさなければなら
ない。また、ハードウェアの規模も、デシメーション・
フィルタ部がＮ個必要となる。図１の構成のものは、Δ
Σ変調器部分だけを複数個使用しているので、後段のデ
シメーション・フィルタ部の出力ビット数を一か所だけ
増やすことによって簡単に変換精度を上げることができ
る。
【００１４】
【発明の効果】本発明によるＡ／Ｄ変換器によれば、Ａ
／Ｄ変換器全体としてのダイナミック・レンジや直線
性、高調波ひずみなどの特性が改善される。
／Ｄ変換器全体としてのダイナミック・レンジや直線
性、高調波ひずみなどの特性が改善される。
【図１】本発明のＡ／Ｄ変換器の一実施例のブロック図
である。
である。
【図２】本発明のＡ／Ｄ変換器の他の実施例のブロック
図である。
図である。
【図３】図１に示した本発明のＡ／Ｄ変換器の実際回路
で測定した全高調波歪＋雑音対入力信号周波数特性を示
すグラフである。
で測定した全高調波歪＋雑音対入力信号周波数特性を示
すグラフである。
【図４】従来のΔΣ変調器を用いたＡ／Ｄ変換器の一例
のブロック図である。
のブロック図である。
１ 入力端子 ２，２1 ，２2 ，．．．，２n ΔΣ変調器 ３，３1 ，３2 ，．．．，３n デシメーション・フィ
ルタ ４ 出力端子 ５ 加算器
ルタ ４ 出力端子 ５ 加算器
Claims (3)
- 【請求項１】 ΔΣ変調器を用いたＡ／Ｄ変換器におい
て、アナログ信号が入力される複数のΔΣ変調器と、該
複数のΔΣ変調器の各出力を加算する加算回路と、該加
算回路の出力が入力されるデジタルフィルタとからな
り、デジタルフィルタから変換後のデジタル出力を得る
ようにしたことを特徴とするＡ／Ｄ変換器。 - 【請求項２】 ΔΣ変調器を用いたＡ／Ｄ変換器におい
て、アナログ信号が入力される複数のΔΣ変調器と、前
記複数のΔΣ変調器の各出力が入力される複数のデジタ
ルフィルタと、前記複数のデジタルフィルタの出力が入
力される加算回路とからなり、前記加算回路から変換後
のデジタル出力を得るようにしたことを特徴とするＡ／
Ｄ変換器。 - 【請求項３】 請求項１または２記載のＡ／Ｄ変換器に
おいて、デジタルフィルタはデシメーション・フィルタ
であるＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33373894A JPH08172360A (ja) | 1994-12-19 | 1994-12-19 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33373894A JPH08172360A (ja) | 1994-12-19 | 1994-12-19 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172360A true JPH08172360A (ja) | 1996-07-02 |
Family
ID=18269406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33373894A Pending JPH08172360A (ja) | 1994-12-19 | 1994-12-19 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206567A (ja) * | 2009-03-04 | 2010-09-16 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP2011188236A (ja) * | 2010-03-09 | 2011-09-22 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
-
1994
- 1994-12-19 JP JP33373894A patent/JPH08172360A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206567A (ja) * | 2009-03-04 | 2010-09-16 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP2011188236A (ja) * | 2010-03-09 | 2011-09-22 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
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